掉电保护电路及其掉电检测电路
阅读说明：本技术 掉电保护电路及其掉电检测电路 (Power-down protection circuit and power-down detection circuit thereof ) 是由 王钊 于 2020-12-10 设计创作，主要内容包括：本发明提供一种掉电保护电路及其掉电检测电路,所述掉电检测电路包括：检测端,其与闪存电路的电源电压相连；输出端,其与所述闪存电路相连；所述掉电检测电路用于通过所述检测闪存电路的电源电压来判断所述闪存电路是否掉电,当所述电源电压小于第一翻转阈值时,所述掉电检测电路判断为产生掉电,并通过输出端Write输出第一电平,通知所述闪存电路禁止写操作；当所述电源电压大于第二翻转阈值时,所述掉电检测电路判断为未掉电,并通过输出端Write输出第二电平,通知所述闪存电路允许写操作。与现有技术相比,本发明可以检测闪存电路是否掉电,并在闪存电路掉电时快速禁止写操作,从而改善闪存电路的寿命。(The invention provides a power failure protection circuit and a power failure detection circuit thereof, wherein the power failure detection circuit comprises: a detection terminal connected to a power supply voltage of the flash memory circuit; an output terminal connected to the flash memory circuit; the power failure detection circuit is used for judging whether the flash memory circuit has power failure or not by detecting the power supply voltage of the flash memory circuit, judging that the power failure occurs by the power failure detection circuit when the power supply voltage is smaller than a first turning threshold value, outputting a first level through an output end Write and informing the flash memory circuit of forbidding Write operation; and when the power supply voltage is greater than a second turnover threshold value, the power failure detection circuit judges that power failure does not occur, outputs a second level through an output end Write and informs the flash memory circuit of allowing Write operation. Compared with the prior art, the method can detect whether the flash memory circuit is powered down and quickly forbid write operation when the flash memory circuit is powered down, thereby improving the service life of the flash memory circuit.)
【技术领域】
本发明涉及集成电路领域，特别涉及一种掉电保护电路及其掉电检测电路。
【背景技术】
闪存电路(flash memory)是一种电子式可清除程序化只读存储器的形式，允许在操作中被多次擦或写的存储器。这种科技主要用于一般性数据存储，以及在计算机与其他数字产品间交换传输数据，如储存卡与U盘。目前越来越多的系统中采用了闪存电路(Flashmemory)，但是闪存电路容易出现损坏的情况。
因此，有必要提出一种新的技术方案来克服上述问题。
【
发明内容
】本发明的目的在于提供一种掉电保护电路及其掉电检测电路，其可以检测闪存电路是否掉电，并在闪存电路掉电时快速禁止写操作，从而改善闪存电路的寿命。
根据本发明的一个方面，本发明提供一种掉电检测电路，其包括：检测端，其与闪存电路的电源电压相连；输出端，其与所述闪存电路相连；所述掉电检测电路用于通过所述检测闪存电路的电源电压来判断所述闪存电路是否掉电，当所述电源电压小于第一翻转阈值时，所述掉电检测电路判断为产生掉电，并通过输出端Write输出第一电平，通知所述闪存电路禁止写操作；当所述电源电压大于第二翻转阈值时，所述掉电检测电路判断为未掉电，并通过输出端Write输出第二电平，通知所述闪存电路允许写操作。
进一步的，所述第一翻转阈值等于第二翻转阈值；或所述第一翻转阈值与第二翻转阈值不相等，当所述电源电压由大于第一翻转阈值变得小于第一翻转阈值时，所述掉电检测电路判断为产生掉电，并且输出端Write的输出由第二电平翻转为第一电平；当所述电源电压由小于第二翻转阈值变得大于第二翻转阈值时，所述掉电检测电路判断为未掉电，并且输出端Write的输出由第一电平翻转为第二电平。
进一步的，所述掉电检测电路还包括电阻R2、电阻R3、电阻R4、第一晶体管和第二晶体管，所述电阻R2的一端与所述掉电检测电路的检测端相连，其另一端与第一连接节点A相连；所述第一晶体管的第一连接端经所述电阻R3与所述第一连接节点A相连，其第二连接端与接地端相连，其控制端与其第一连接端相连；所述电阻R4的一端与所述掉电检测电路的检测端相连，其另一端与第二连接节点B相连；第二晶体管的第一连接端与第二连接节点B相连，其控制端与所述第一连接节点A相连，其第二连接端与接地端相连；所述第二连接节点B与所述掉电检测电路的输出端Write相连。
进一步的，所述第一晶体管和第二晶体管为NMOS晶体管MN1和MN2，所述第一晶体管的第一连接端、第二连接端和控制端分别为NMOS晶体管MN1的漏极、源极和栅极；所述第二晶体管的第一连接端、第二连接端和控制端分别为NMOS晶体管MN2的漏极、源极和栅极。
进一步的，所述NMOS晶体管MN1的宽长比大于NMOS晶体管MN2的宽长比；所述NMOS晶体管MN2的栅源电压和MN1的栅源电压之差ΔVgs为正温度系数电压；所述NMOS晶体管MN1的阈值电压Vth为负温度系数电压。
进一步的，所述第一晶体管和第二晶体管为NPN双极型晶体管NPN1和NPN2，所述第一晶体管的第一连接端、第二连接端和控制端分别为NPN双极型晶体管NPN1的集电极、射极和基极；所述第二晶体管的第一连接端、第二连接端和控制端分别为NMOS晶体管MN2的漏极、源极和栅极。
进一步的，所述NPN双极型晶体管NPN1的发射极面积大于NPN双极型晶体管NPN2的发射极面积；所述NPN双极型晶体管NPN2的基极-发射极电压和NPN1的基极-发射极电压之差ΔVbe为正温度为正温度系数电压；所述NPN双极型晶体管NPN1的基极-发射极电压Vbe1为负温度系数电压。
进一步的，所述掉电检测电路还包括电阻R1和开关，所述电阻R1的一端与所述掉电检测电路的检测端相连，其另一端和所述电阻R2的一端之间；所述开关MP1的一端与所述电阻R1的一端相连，其另一端与所述电阻R1的另一端相连，当所述掉电检测电路的输出端Write输出第一电平时，所述开关MP1关断；当所述掉电检测电路的输出端Write输出第二电平时，所述开关MP1导通。
进一步的，所述开关为PMOS晶体管MP1，所述开关的一端、另一端和控制端分别为PMOS晶体管MP1的源极、漏极和栅极。
进一步的，所述掉电检测电路还包括第一反相器和第二反相器，所述第一反相的输入端与所述第二连接节点B相连，其输出端与所述掉电检测电路的输出端Write相连；所述第二反相的输入端与所述掉电检测电路的输出端Write相连，其输出端与PMOS晶体管MP1的栅极相连。
进一步的，所述第一反相器包括PMOS晶体管MP2和NMOS晶体管MN3，所述PMOS晶体管MP2的源极与所述掉电检测电路的检测端相连，其栅极与所述第一反相器的输入端相连，其漏极与所述NMOS晶体管MN3的漏极相连，所述NMOS晶体管MN3的栅极与所述第一反相器的输入端相连，所述NMOS晶体管MN3的源极与接地端；所述第二反相器包括PMOS晶体管MP3和NMOS晶体管MN4，所述PMOS晶体管MP3的源极与所述掉电检测电路的检测端相连，其栅极与所述第二反相器的输入端相连，其漏极与所述NMOS晶体管MN4的漏极相连，所述NMOS晶体管MN4的栅极与所述第二反相器的输入端相连，所述NMOS晶体管MN4的源极与接地端相连。
根据本发明的另一个方面，本发明提供一种掉电保护电路，其包括闪存电路和掉电检测电路，所述掉电检测电路包括：检测端，其与闪存电路的电源电压相连；输出端，其与所述闪存电路相连；所述掉电检测电路用于通过所述检测闪存电路的电源电压来判断所述闪存电路是否掉电，当所述电源电压小于第一翻转阈值时，所述掉电检测电路判断为产生掉电，并通过输出端Write输出第一电平，通知所述闪存电路禁止写操作；当所述电源电压大于第二翻转阈值时，所述掉电检测电路判断为未掉电，并通过输出端Write输出第二电平，通知所述闪存电路允许写操作。
与现有技术相比，本发明通过检测闪存电路的电源电压来判断闪存电路是否掉电，如果闪存电路的电源电压下降到一定阈值，则判断为产生掉电，并通知闪存电路禁止写操作，从而改善闪存电路的寿命。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为本发明在一个实施例中的掉电保护电路的功能框图；
图2为图1所示的掉电检测电路在一个实施例中的电路示意图；
图3为图1所示的掉电检测电路在另一个实施例中的电路示意图。
【
具体实施方式
】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
发明人通过大量的实验及分析发现，导致闪存电路易损坏的主要原因之一是：闪存电路突然掉电，同时如果闪存电路正在写操作，此时容易导致其损坏。基于此，本发明设计了一种掉电保护电路及其掉电检测电路，其可以检测闪存电路是否掉电，并在闪存电路掉电时快速禁止写操作，从而改善闪存电路的寿命。
请参考图1所示，其为本发明在一个实施例中的掉电保护电路的功能框图。图1所示的掉电保护电路包括掉电检测电路110和闪存电路120。
掉电检测电路110的检测端与闪存电路120的电源电压VDD相连，其接地端G接地，其输出端Write与闪存电路120相连。所述掉电检测电路110内设置有第一翻转阈值和第二翻转阈值。
掉电检测电路110用于通过检测闪存电路120的电源电压VDD来判断闪存电路120是否掉电。当闪存电路120的电源电压VDD下降且低于第一翻转阈值(例如，第一翻转阈值可以设置为闪存电路120正常工作电压的0.85倍)时，掉电检测电路110判断为产生掉电(或判断闪存电路120产生掉电)，并通过输出端Write输出第一电平(例如，第一电平为低电平)，通知闪存电路120禁止写操作；当闪存电路120的电源电压VDD上升且超过第二翻转阈值时，掉电检测电路110判断为未掉电(或判断闪存电路120未掉电)，并通过输出端Write输出第二电平(例如，第二电平为高电平)，通知闪存电路120允许写操作。也就是说，当所述电源电压VDD由大于第一翻转阈值变得小于第一翻转阈值时，所述掉电检测电路110判断为产生掉电，并且输出端Write的输出由第二电平翻转为第一电平；当所述电源电压VDD由小于第二翻转阈值变得大于第二翻转阈值时，所述掉电检测电路110判断为未掉电，并且输出端Write的输出由第一电平翻转为第二电平。
在一个实施例中，第一翻转阈值等于第二翻转阈值。在另一个实施例中，第一翻转阈值与第二翻转阈值之间存在一定差异，这个差异电压即迟滞电压。
请参考图2所示，其为图1所示的掉电检测电路110在一个实施例中的电路示意图。图2所示的掉电检测电路包括：电阻R1、R2、R3、R4，PMOS晶体管MP1、MP2、MP3，NMOS晶体管MN1、MN2、MN3、MN4。
以下介绍图2所示的掉电检测电路中各器件的具体连接关系。
电阻R1的一端与掉电检测电路110的检测端(或闪存电路120的电源电压VDD)相连，其另一端与电阻R2的一端相连，电阻R2的另一端与第一连接节点A相连；NMOS晶体管MN1的漏极经电阻R3与第一连接节点A相连，其源极与掉电检测电路110的接地端G相连，其栅极与其漏极相连；电阻R4的一端与掉电检测电路110的检测端(或闪存电路120的电源电压VDD)相连，其另一端与第二连接节点B相连；NMOS晶体管MN2的漏极与第二连接节点B相连，其栅极与第一连接节点A相连，其源极与掉电检测电路110的接地端G相连。
PMOS晶体管MP2和NMOS晶体管MN3构成第一反相器210，第一反相器210的输入端与第二连接节点B相连，其输出端与掉电检测电路110的输出端Write相连。其中，PMOS晶体管MP2的源极与掉电检测电路110的检测端(或闪存电路120的电源电压VDD)相连，其栅极与第一反相器210的输入端(或第二连接节点B)相连，其漏极与NMOS晶体管MN3的漏极相连，NMOS晶体管MN3的栅极与第一反相器210的输入端(或第二连接节点B)相连，NMOS晶体管MN3的源极与掉电检测电路110的接地端G相连。
PMOS晶体管MP3和NMOS晶体管MN4构成第二反相器220，第二反相器220的输入端与掉电检测电路110的输出端Write(或第一反相器210的输出端)相连，其输出端与PMOS晶体管MP1的栅极相连。其中，PMOS晶体管MP3的源极与掉电检测电路110的检测端(或闪存电路120的电源电压VDD)相连，其栅极与第二反相器220的输入端(或掉电检测电路110的输出端Write)相连，其漏极与NMOS晶体管MN4的漏极相连，NMOS晶体管MN4的栅极与第二反相器220的输入端(或掉电检测电路110的输出端Write)相连，NMOS晶体管MN4的源极与掉电检测电路110的接地端G相连。
PMOS晶体管MP1的源极与电阻R1的一端相连，其漏极与电阻R1的另一端相连。
以下具体介绍图2所示的掉电检测电路的工作原理。
NMOS晶体管MN1的宽长比设计比较大，NMOS晶体管MN2的宽长比设计比较小，也可以说，NMOS晶体管MN1的宽长比大于NMOS晶体管MN2的宽长比。
流经电阻R3的电流IR3满足：
IR3＝(VDD-Vth)/(R1+R2+R3)
其中VDD为闪存电路120的电源电压，Vth为NMOS晶体管MN1的阈值电压，R1为电阻R1的电阻值，R2为电阻R2的电阻值，R3为电阻R3的电阻值。
电阻R3上的电压VR3满足:
VR3＝(VDD-Vth).R3/(R1+R2+R3) (1)
由于NMOS晶体管MN2和MN1的宽长比设计的不同，这样流经相同电流时两者存在一定的栅源电压之差ΔVgs，当满足如下条件时MN2将其漏极电压下拉到地电平:
VR3+Vgs1>Vgs2，其中，Vgs1为NMOS晶体管MN1的栅源电压，Vgs2为NMOS晶体管MN2的栅源电压，
因此，产生MN2漏极电压翻转的条件是VR3+Vgs1＝Vgs2
即VR3＝Vgs2-Vgs1＝ΔVgs (2)
其中，ΔVgs为NMOS晶体管MN2的栅源电压和MN1的栅源电压之差，
带入公式(1)到公式(2)可得:
(VDD-Vth).R3/(R1+R2+R3)＝ΔVgs
求解可得:
VDD＝ΔVgs.(R1+R2+R3)/R3+Vth (3)
这个VDD的值即为导致NMOS晶体管MN2漏极电压翻转的条件，当闪存电路120的电源电压VDD大于此值时，NMOS晶体管MN2漏极电压为低电平，经第一反相器210导致输出信号Write为高电平；当闪存电路120的电源电压VDD小于此值时，NMOS晶体管MN2漏极电压为高电平，经第一反相器210导致输出信号Write为低电平。NMOS晶体管MN2的栅源电压和MN1的栅源电压之差ΔVgs为正温度系数电压，NMOS晶体管MN1的阈值电压Vth为负温度系数电压，因此可以设计合适的(R1+R2+R3)/R3比值，来实现温度补偿，从而实现比较稳定的接近零温度系数的翻转阈值。
PMOS晶体管MP1在此作为开关使用，以形成正反馈，其功能是产生一个小的迟滞电压，避免闪存电路120的电源电压VDD受到噪声影响在翻转阈值附近时导致输出信号Write不稳定。迟滞电压的含义是：当电源电压VDD从高电压下降且低于第一翻转阈值时，输出信号Write从高电平变成低电平；当电源电压VDD从低电压升高且超过第二翻转阈值时，输出信号Write从低电平变成高电平，第一翻转阈值与第二翻转阈值之间存在一定差异，这个差异电压即迟滞电压。
以下具体介绍图2所示的掉电检测电路的工作过程。
当输出信号Write为高电平(其可称为第二电平)时，经第二反相器220导致PMOS晶体管MP1的栅极为低电平，PMOS晶体管MP1导通，电阻R1短路，由前述推导可知，此时，掉电检测电路110的翻转阈值为第一翻转阈值：
VDD＝ΔVgs.(R2+R3)/R3+Vth (4)
若电源电压VDD从高电压下降且低于第一翻转阈值时，输出信号Write从高电平变成低电平，即掉电检测电路110判断为产生掉电并通过输出端Write输出低电平(其可称为第一电平)，通知闪存电路120禁止写操作。
当输出信号Write为低电平(其可称为第一电平)时，经第二反相器220导致PMOS晶体管MP1的栅极为高电平，PMOS晶体管MP1关断，由前述推导可知，此时，掉电检测电路110的翻转阈值为第二翻转阈值：
VDD＝ΔVgs.(R1+R2+R3)/R3+Vth (3)
若电源电压VDD从低电压上升且高于第二翻转阈值时，输出信号Write从低电平变成高电平，即掉电检测电路110判断为未掉电并通过输出端Write输出高电平(其可称为第二电平)，通知闪存电路120允许写操作。
请参考图3所示，其为图1所示的掉电检测电路110在另一个实施例中的电路示意图。与图2相比，NMOS晶体管MN1和MN2分别被替换成了NPN双极型晶体管NPN1和NPN2。图3所示的掉电检测电路包括：电阻R1、R2、R3、R4，PMOS晶体管MP1、MP2、MP3，NMOS晶体管MN3、MN4，NPN双极型晶体管NPN1和NPN2。
以下介绍图3所示的掉电检测电路中各器件的具体连接关系。
电阻R1的一端与掉电检测电路110的检测端(或闪存电路120的电源电压VDD)相连，其另一端与电阻R2的一端相连，电阻R2的另一端与第一连接节点A相连；NPN双极型晶体管NPN1的集电极经电阻R3与第一连接节点A相连，其射极与掉电检测电路110的接地端G相连，其基极与其集电极相连；电阻R4的一端与掉电检测电路110的检测端(或闪存电路120的电源电压VDD)相连，其另一端与第二连接节点B相连；NPN双极型晶体管NPN2的集电极与第二连接节点B相连，其基极与第一连接节点A相连，其射极与掉电检测电路110的接地端G相连。
PMOS晶体管MP2和NMOS晶体管MN3构成第一反相器210，第一反相器210的输入端与第二连接节点B相连，其输出端与掉电检测电路110的输出端Write相连。其中，PMOS晶体管MP2的源极与掉电检测电路110的检测端(或闪存电路120的电源电压VDD)相连，其栅极与第一反相器210的输入端(或第二连接节点B)相连，其漏极与NMOS晶体管MN3的漏极相连，NMOS晶体管MN3的栅极与第一反相器210的输入端(或第二连接节点B)相连，NMOS晶体管MN3的源极与掉电检测电路110的接地端G相连。
PMOS晶体管MP3和NMOS晶体管MN4构成第二反相器220，第二反相器220的输入端与掉电检测电路110的输出端Write(或第一反相器210的输出端)相连，其输出端与PMOS晶体管MP1的栅极相连。其中，PMOS晶体管MP3的源极与掉电检测电路110的检测端(或闪存电路120的电源电压VDD)相连，其栅极与第二反相器220的输入端(或掉电检测电路110的输出端Write)相连，其漏极与NMOS晶体管MN4的漏极相连，NMOS晶体管MN4的栅极与第二反相器220的输入端(或掉电检测电路110的输出端Write)相连，NMOS晶体管MN4的源极与掉电检测电路110的接地端G相连。
PMOS晶体管MP1的源极与电阻R1的一端相连，其漏极与电阻R1的另一端相连。
以下具体介绍图3所示的掉电检测电路的工作原理。
NPN双极型晶体管NPN1的发射极面积设计比较大，NPN双极型晶体管NPN2的发射极面积设计比较小，也可以说，NPN双极型晶体管NPN1的发射极面积大于NPN双极型晶体管NPN2的发射极面积。
流经电阻R3的电流IR3满足：
IR3＝(VDD-Vbe1)/(R1+R2+R3)
其中VDD为闪存电路120的电源电压，Vbe1为NPN双极型晶体管NPN1的基极-发射极电压，R1为电阻R1的电阻值，R2为电阻R2的电阻值，R3为电阻R3的电阻值。
电阻R3上的电压VR3满足:
VR3＝(VDD-Vbe1).R3/(R1+R2+R3) (5)
由于NPN双极型晶体管NPN1和NPN2的发射极面积设计的不同，这样流经相同电流时两者存在一定的基极-发射极电压之差ΔVbe，当满足如下条件时NPN2将其集电极电压下拉到地电平:
VR3+Vbe1>Vbe2，其中，Vbe1为NPN双极型晶体管NPN1的基极-发射极电压，Vbe2为NPN双极型晶体管NPN2的基极-发射极电压，
因此，产生NPN2集电极电压翻转的条件是VR3+Vbe1＝Vbe2
即VR3＝Vbe2-Vbe1＝ΔVbe(6)
其中，ΔVbe为NPN双极型晶体管NPN2的基极-发射极电压和NPN1的基极-发射极电压之差，
带入公式(5)到公式(6)可得:
(VDD-Vbe1).R3/(R1+R2+R3)＝ΔVbe
求解可得:
VDD＝ΔVbe.(R1+R2+R3)/R3+Vbe1 (7)
这个VDD的值即为导致NPN双极型晶体管NPN2集电极电压翻转的条件，当闪存电路120的电源电压VDD大于此值时，NPN双极型晶体管NPN2集电极电压为低电平，经第一反相器210导致输出信号Write为高电平；当闪存电路120的电源电压VDD小于此值时，NPN双极型晶体管NPN2集电极电压为高电平，经第一反相器210导致输出信号Write为低电平。NPN双极型晶体管NPN2的基极-发射极电压和NPN1的基极-发射极电压之差ΔVbe为正温度为正温度系数电压，NPN双极型晶体管NPN1的基极-发射极电压Vbe1为负温度系数电压，因此可以设计合适的(R1+R2+R3)/R3比值，来实现温度补偿，从而实现比较稳定的接近零温度系数的翻转阈值。
PMOS晶体管MP1在此作为开关使用，以形成正反馈，其功能是产生一个小的迟滞电压，避免闪存电路120的电源电压VDD受到噪声影响在翻转阈值附近时导致输出信号Write不稳定。迟滞电压的含义是：当电源电压VDD从高电压下降且低于第一翻转阈值时，输出信号Write从高电平变成低电平；当电源电压VDD从低电压升高且超过第二翻转阈值时，输出信号Write从低电平变成高电平，第一翻转阈值与第二翻转阈值之间存在一定差异，这个差异电压即迟滞电压。
以下具体介绍图3所示的掉电检测电路的工作过程。
当输出信号Write为高电平(其可称为第二电平)时，经第二反相器220导致PMOS晶体管MP1的栅极为低电平，PMOS晶体管MP1导通，电阻R1短路，由前述推导可知，此时，掉电检测电路110的翻转阈值为第一翻转阈值：
VDD＝ΔVbe.(R2+R3)/R3+Vbe1 (8)
若电源电压VDD从高电压下降且低于第一翻转阈值时，输出信号Write从高电平变成低电平，即掉电检测电路110判断为产生掉电并通过输出端Write输出低电平(其可称为第一电平)，通知闪存电路120禁止写操作。
当输出信号Write为低电平(其可称为第一电平)时，经第二反相器220导致PMOS晶体管MP1的栅极为高电平，PMOS晶体管MP1关断，由前述推导可知，此时，掉电检测电路110的翻转阈值为第二翻转阈值：
VDD＝ΔVbe.(R1+R2+R3)/R3+Vbe1 (7)
若电源电压VDD从低电压上升且高于第二翻转阈值时，输出信号Write从低电平变成高电平，即掉电检测电路110判断为未掉电并通过输出端Write输出高电平(其可称为第二电平)，通知闪存电路120允许写操作。
需要特别说明的是，在另一个实施例中，也可以省去图2或图3中的第二反相器220、电阻R2和PMOS晶体管MP1，使得第一翻转阈值和第二翻转阈值相等，即不存在迟滞电压。
需要特别说明的是，NMOS晶体管MN1和NPN，以及NPN双极型晶体管NPN1和NPN2可以统称为晶体管，其中，NMOS晶体管MN1和NPN双极型晶体管NPN1称为第一晶体管，NMOS晶体管MN2和NPN双极型晶体管NPN2称为第二晶体管。在图2所示的实施例中，所述第一晶体管和第二晶体管为NMOS晶体管MN1和MN2，所述第一晶体管的第一连接端、第二连接端和控制端分别为NMOS晶体管MN1的漏极、源极和栅极；所述第二晶体管的第一连接端、第二连接端和控制端分别为NMOS晶体管MN2的漏极、源极和栅极。在图3所示的实施例中，所述第一晶体管和第二晶体管为NPN双极型晶体管NPN1和NPN2，所述第一晶体管的第一连接端、第二连接端和控制端分别为NPN双极型晶体管NPN1的集电极、射极和基极；所述第二晶体管的第一连接端、第二连接端和控制端分别为NMOS晶体管MN2的漏极、源极和栅极。
需要特别说明的是，在图2和图3中，PMOS晶体管MP1是作为开关使用的，该开关的一端、另一端和控制端分别为PMOS晶体管MP1的源极、漏极和栅极。在其它实施例中，PMOS晶体管MP1也可以替换为其它种类的开关，只要当所述掉电检测电路的输出端Write输出第一电平时，所述开关关断；当所述掉电检测电路的输出端Write输出第二电平时，所述开关导通即可。
综上所述，本发明中的掉电检测电路110通过所述检测闪存电路120的电源电压VDD来判断所述闪存电路120是否掉电，当所述电源电压VDD小于第一翻转阈值时，所述掉电检测电路110判断为产生掉电，并通过输出端Write输出第一电平，通知所述闪存电路120禁止写操作；当所述电源电压VDD大于第二翻转阈值时，所述掉电检测电路110判断为未掉电，并通过输出端Write输出第二电平，通知所述闪存电路120允许写操作，从而改善闪存电路的寿命。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：三维存储器及其控制方法