用于实现3D铁电非易失性数据储存的3D FeFET的架构、结构、方法和存储阵列
阅读说明：本技术 用于实现3D铁电非易失性数据储存的3D FeFET的架构、结构、方法和存储阵列 (Architecture, structure, method and memory array of 3D fefets for 3D ferroelectric non-volatile data storage ) 是由 刘峻 于 2020-10-23 设计创作，主要内容包括：一种三维存储架构,所述三维存储架构包括存储单元的顶部单元阵列、存储单元的底部单元阵列、耦合到阵列的多个字线、以及耦合到字线并且可操作以选择性地激活字线的多个字线解码器。多个字线解码器从底部单元阵列的第一边缘和从底部单元阵列的第二边缘延伸,第二边缘与第一边缘是相对的,其中,多个字线解码器包括字线解码器的第一部分和字线解码器的第二部分,并且其中,字线解码器的第一部分相对于字线解码器的第二部分沿平行于、或基本平行于第一边缘和第二边缘的方向移动。(A three-dimensional memory architecture includes a top cell array of memory cells, a bottom cell array of memory cells, a plurality of word lines coupled to the array, and a plurality of word line decoders coupled to the word lines and operable to selectively activate the word lines. The plurality of word line decoders extend from a first edge of the bottom cell array and from a second edge of the bottom cell array, the second edge being opposite the first edge, wherein the plurality of word line decoders includes a first portion of the word line decoder and a second portion of the word line decoder, and wherein the first portion of the word line decoder moves in a direction parallel, or substantially parallel, to the first edge and the second edge relative to the second portion of the word line decoder.)
技术领域
本公开总体上涉及包括铁电场效应晶体管的三维电子存储器，并且更具体地，涉及增加存储单元的数据储存密度并减少存储位成本。
背景技术
通过改进工艺技术、电路设计、编程算法、和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样，平面存储单元的存储密度接近上限。
铁电随机存取存储器(FeRAM)使用平面晶体管作为用于铁电存储单元的选择器件以形成二维存储阵列。FeRAM是类似于动态随机存取存储器 (DRAM)的随机存取存储器，但是FeRAM使用具有铁电电容器而不是电介质电容器的存储单元来储存数据。存在两种类型的FeRAM，一种使用铁电电容器来储存数据，并且另一种使用铁电场效应晶体管(FeFET)来储存数据。与常规的FeRAM 1T-1C存储单元相比，FeFET是不具有独立的铁电电容器的1T/C存储单元。FeFET在互补金属氧化物半导体(CMOS)晶体管中并入铁电栅极电介质。因此，FeFET表现出非易失性特性，这是由于以下事实：即使在去除电源电压时，现在铁电栅极绝缘体的两个稳定的残余极化状态也会修改阈值电压。因此，二进制状态被编码在晶体管的阈值电压中。
二维平面FeFET的存储位密度高度依赖于晶体管尺寸，其中最小存储单元尺寸由电容要求限定，以便表示数据差异。结果，有必要实施新颖的三维(3D)存储单元结构以进一步减少单元占用面积和位成本。
发明内容
包括以下的发明内容以便提供对本公开的方面和特征的基本理解。该发明内容不是广泛的概述，并且因此，其并非旨在特别地标识关键或重要的元件或描绘本公开的范围。其唯一目的是以概括的格式提出概念。
在一个方面，提出了用于实施3D铁电场效应晶体管(FeFET)以实现 3D铁电非易失性数据储存的新的单元结构，从而增加数据储存密度并减少存储位成本。3D FeFET是具有凹陷的铁电栅极氧化物的垂直栅极全环绕晶体管，以在4F2单元占用面积中实现非易失性，其中F是最小处理尺寸。在当前的新的单元结构中，交叉点阵列采用有垂直的位线(BL)和垂直的字线(WL)，并且可以与3D FeFET存储单元堆叠在两个或更多个堆栈 (deck)中，以在两个堆栈中实现2F2的有效单元尺寸，并且在四个堆栈中实现1F2的有效单元尺寸，其中F是最小处理尺寸。
由于3D垂直FeFET存储单元，使用FeFET产生最小的4F2单元尺寸。由于将存储单元构建到存取晶体管中的1T/C存储单元，3D垂直FeFET存储单元也具有更低的工艺成本。交叉点架构和垂直晶体管在每个堆栈上实现4F2的有效单元尺寸。通过用多个堆栈，具有共享的位线的3D FeFET架构用多个堆栈增加了存储位密度并降低了硅成本。该架构为FeFET单元的两个堆栈实现了2F2的有效单元尺寸，并且为FeFET单元的四个堆栈实现了1F2的有效单元尺寸。
用于实施3D FeFET存储阵列的交叉点架构包括多个单元堆栈，该多个单元堆栈包括垂直栅极全环绕FeFET单元，其中，多个单元堆栈被堆叠。垂直栅极全环绕FeFET单元实现交叉点阵列并提供每堆栈的4F2的有效单元尺寸。垂直栅极全环绕FeFET实现4F2单元面积，而多个单元堆栈共享位线。垂直栅极全环绕FeFET单元是1T/C单元。
三维存储阵列包括交叉点阵列架构。交叉点阵列架构包括多个单元堆栈，该多个单元堆栈包括字线和位线。多个单元堆栈的字线是平行的或垂直的，并且多个单元堆栈的位线垂直于字线。多个单元堆栈还包括FeFET 单元。FeFET单元包括垂直FeFET晶体管。FeFET单元通过垂直FeFET晶体管被位线访问。
三维FeRAM存储单元包括垂直栅极全环绕FeFET。垂直栅极全环绕FeFET包括凹陷的铁电栅极电介质和实心或空心沟道。
制造三维存储阵列的方法包括：形成用于第一堆栈的平行的多晶硅字线；在平行的多晶硅字线中形成垂直沟道孔的阵列；使垂直沟道孔的阵列中的一部分凹陷；将铁电栅极电介质材料沉积到凹陷中；将垂直晶体管插入到垂直沟道中以在垂直晶体管上形成三维FeFET存储单元。垂直晶体管是实心或空心的。该方法还可以包括形成平行的位线以及将平行的位线垂直于平行的多晶硅字线进行放置。可以重复该方法以形成第二堆栈。
附图说明
当考虑参考示例性实施例和附图的以下描述时，将进一步理解本公开的前述方面、特征和优点，其中，相似的附图标记表示相似的元件。在描述附图中示出的本公开的示例性实施例时，为了清楚起见，可以使用特定的术语。然而，本公开的方面不旨在限于所使用的特定的术语。
图1是现有的平面存储单元的区段的等距视图。
图2是现有的平面存储阵列的区段的平面图。
图3A和图3B是根据实施例的三维交叉点存储器的区段的平面图。
图4是根据图3A和图3B的实施例的三维交叉点存储器的存储阵列的区段的平面图。
图5A和图5B是根据额外的实施例的三维交叉点存储器的区段的平面图。
图6是根据实施例的三维交叉点存储器的区段的平面图。
图7是根据实施例的三维交叉点存储器的区段的平面图。
图8是根据实施例的三维交叉点存储器的区段的平面图。
图9是根据实施例的三维交叉点存储器的区段的平面图。
图10是根据实施例的三维交叉点存储器的区段的平面图。
图11是根据实施例的三维交叉点存储器的区段的平面图。
图12是根据实施例的三维交叉点存储器的区段的平面图。
具体实施方式
本技术被应用于三维存储器领域。图1示出了平面存储单元的一般性示例。具体地，图1是使用FeFET来储存数据的现有的铁电随机存取存储器(FeRAM)单元的平面图。存储单元10包括FeFET 11，FeFET 11附接到在FeFET的一个表面上沿X方向延伸的字线14。FeFET11还附接到在 FeFET的另一个表面上的基板12。该存储单元还可以包括位线(未示出) 和沿Y方向延伸的字线14，该位线沿X方向延伸。无论如何，可以通过选择性地激活对应于单元的字线和位线来访问个体的存储单元。
图2是现有构造的平面存储电路的区段的平面图。该附图描绘了如沿Z (深度)方向观察的区段。该区段包括在Y(垂直)方向上延伸的字线1、沿X(水平)方向延伸并且对应于存储单元(未示出)的位线13。字线、顶部单元位线、和底部单元位线(未示出)通常根据20nm/20nm线/间隔 (L/S)图案形成并且形成在硅衬底上。
本技术的开发人员已经认识到由现有构造引起的缺点，并鉴于这样的缺点提供了本技术。
图3A和图3B是根据实施例的三维交叉点存储器的区段的平面图。图 4是根据图3A和图3B的实施例的三维交叉点存储器的存储阵列的区段的平面图。
图3A示出了根据本公开的实施例的垂直单个电容器100。垂直单个电容器100包括第一单元堆栈111、第二单元堆栈112、和第三单元堆栈112。第一单元堆栈111放置在公共基板106和第二单元堆栈之间，公共基板106 可以是互补金属氧化物半导体(CMOS)，第二单元堆栈112放置在第一单元堆栈111与第三单元堆栈113之间，而第三单元堆栈113放置在第二单元堆栈112上方以实现3D交叉点架构。第二堆栈112放置成使得字线102b 和FeFET 103b与第一单元堆栈和第三单元堆栈的字线102a、102c以及第一单元堆栈和第三单元堆栈的FeFET 103a、103c偏移。单元堆栈可以在所有堆栈中被实施为平行的。替代地，如在图5A和图5B中可以看出的，堆栈可以被实施为垂直的。在图5A和图5B中，第二单元堆栈112被放置为垂直于第三堆栈113以进一步减少两个堆栈之间的电容式耦合。垂直单个电容器100可以是1T/C。每个单元堆栈包括在X方向上延伸的位线101a、 101b、101c和在Y方向上延伸的字线102a、102b、102c，其中，字线102a、 102b、和102c可以垂直于位线101a、101b、101c。如在图3A中可以看出的，每个堆栈的FeFET 103a、103b、103c被放置在字线102a、102b、102c 的凹陷内并且连接到垂直晶体管104a、104b、104c。垂直单个电容器100 可以不限于三个堆栈，而可以包括堆叠在彼此顶部上的多个堆栈。垂直单个电容器100利用垂直栅极全环绕晶体管104a、104b、104c与凹陷的铁电栅极氧化物103a、103b、103c在4F2单元占用面积中实现非易失性，其中F是最小处理尺寸。图3B以三维视图示出了根据图3A中所示的实施例的垂直单个电容器100。
图4是根据图3A和图3B的实施例的三维交叉点存储器的存储阵列的区段的平面图。图4示出了图3A和图3B中描述的垂直单个电容器100的存储阵列400。如在图4中可以看出的，第一区段414类似于第二区段415 来被配置。如本文所述的第一区段414也可以应用于第二区段415。可以将单个电容器100的存储阵列400实施为交叉点架构。存储阵列400包括在Y 方向上延伸的每个单元堆栈的字线402a、402b、402c和在X方向上延伸的每个单元堆栈的位线401a、401b、401c。如图3A和图3B中所述的，可以在存储阵列400的每个单元堆栈中实施FeFET 403a、403b、403c和垂直晶体管404a、404b、404c。第一单元堆栈411被放置在CMOS 406和第二单元堆栈412之间。第二单元堆栈412被放置在第一单元堆栈411和第三单元堆栈413之间。第三单元堆栈413被放置在第二单元堆栈412上。单元堆栈411、412、413的字线和位线可以在所有堆栈中被实施为平行的。替代地，单元堆栈的字线和位线可以被实施为垂直的。
图7至图12示出了制造根据图3A、图3B和图4的三维垂直单个电容器的方法。示出了制造根据另一个实施例的三维垂直单个电容器的方法。在图6中，形成用于第一堆栈的公共基板106。公共基板可以是互补金属氧化物半导体。在图7中，形成用于第一堆栈111的平行的字线102。字线可以掺杂有多晶硅。如在图8中可以看出的，在字线102中形成沟道孔107，其中，沟道孔落在公共基板106上。然后，如在图9中可以看出的，用氢氧化四甲铵使沟道孔107凹陷。在图10中，在形成凹陷之后，将铁电栅极材料103沉积在凹陷中以形成用于垂直FeFET的晶体管栅极。在图11中，形成用于垂直晶体管104的多晶硅沟道。垂直晶体管104可以是实心或空心的。在图12中，将平行的位线101形成为垂直于字线102。可以重复该方法以形成第二和第三堆栈112、113，第二和第三堆栈112、113被堆叠以形成图3A和图3B的垂直3D FeFET阵列。
大多数的前述替代性示例不是互相排斥的，而是可以以各种组合实施来实现独特的优点。由于可以在不脱离由权利要求所限定的主题的情况下，利用以上讨论的特征的这些和其他变形以及组合，因此对实施例的前述描述应当通过说明性的方式而不是通过由权利要求所限定的主题的限制性的方式来进行。作为示例，不必以上述的精确顺序执行前述操作。相反，可以以不同的顺序(例如颠倒或同时)来处理各个步骤。除非另有说明，否则也可以省略步骤。另外，本文描述的示例的提供以用短语表达为“例如”、“包括”等的从句不应当被解释为将权利要求的主题限制于特定的示例；相反，该示例旨在仅说明许多可能的实施例中的一个。此外，不同附图中的相同附图标记可以标识相同或类似的元件。
尽管本文已经参考特定的实施例描述了本公开，但是应当理解，这些实施例仅是本公开的原理和应用的说明。因此，应当理解，在不脱离由所附权利要求限定的本公开的精神和范围的情况下，可以对说明性实施例做出众多修改，并且可以设计其他布置。
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