阅读说明：本技术 用于存储器装置的源极线配置 (Source line configuration for memory devices ) 是由 R·E·法肯索尔 于 2020-02-11 设计创作，主要内容包括：本发明描述用于存储器装置的源极线配置的方法、系统及装置。在一些情况中,所述存储器装置的存储器单元可包含具有用于存储所述存储器单元的逻辑状态的浮动栅极的第一晶体管及与所述第一晶体管的所述浮动栅极耦合的第二晶体管。所述存储器单元可与字线、数字线及源极线耦合。在写入操作期间,可使用所述存储器装置中的一或多个存储器单元将所述源极线箝位到所述数字线。在读取操作期间,可使用所述存储器装置中的一或多个存储器单元使所述源极线接地。(Methods, systems, and devices are described for source line configuration for memory devices. In some cases, a memory cell of the memory device may include a first transistor having a floating gate for storing a logic state of the memory cell and a second transistor coupled with the floating gate of the first transistor. The memory cells may be coupled with word lines, digit lines, and source lines. During a write operation, the source line may be clamped to the digit line using one or more memory cells in the memory device. During a read operation, the source line may be grounded using one or more memory cells in the memory device.)

具体实施方式

存储器装置可包含可编程以存储不同逻辑状态的一或多个存储器单元。举例来说，存储器单元可在操作期间存储数字逻辑的一个位(例如，逻辑1状态及逻辑0状态)。

存储器单元可使用两个晶体管存储逻辑状态，所述两个晶体管中的一者可与浮动栅极相关联。浮动栅极可为紧密接近于晶体管的控制栅极但通过电介质材料与控制栅极分离的电节点。存储于浮动栅极上的电压或电荷可影响与浮动栅极相关联的晶体管的阈值电压且因此还可影响在将电压施加到控制栅极时流动通过晶体管的电流的量。流动通过晶体管的电流的量可经“感测”以确定由存储器单元存储的逻辑状态。此类型的存储器单元(其可被称为浮动栅极存储器单元)可不使用电容器来存储逻辑状态。代替地，具有浮动栅极的存储器单元可基于浮动栅极的电压存储逻辑状态。

浮动栅极存储器单元可包含两个晶体管，用于存储逻辑状态的第一晶体管及用于选择性地存取第一晶体管的浮动栅极的第二晶体管。本文中的描述将与浮动栅极相关联的第一晶体管称为读取晶体管，这是因为此晶体管可在读取操作期间激活以读取存储器单元的状态。存储器单元中的第二晶体管可被称为写入晶体管，这是因为第二晶体管可在写入操作期间激活以将电压施加到第一晶体管的浮动栅极。

浮动栅极存储器单元可与各种存取线耦合。这些存取线可包含字线及数字线，例如与其它类型的存储器单元一起使用的字线及数字线。浮动栅极存储器单元还可与称为源极线的存取线耦合。

可通过偏置(例如，将电压施加到)与存储器单元相关联的存取线(例如字线、数字线及源极线)而读取或写入浮动栅极存储器单元。举例来说，字线可与读取晶体管及写入晶体管的控制栅极耦合且可经偏置以在读取或写入操作期间选择目标存储器单元。数字线可与读取晶体管及写入晶体管的漏极耦合，且可经偏置以在写入操作期间(经由写入晶体管)将电压施加到浮动栅极或在读取操作期间(经由读取晶体管)引起电流在数字线与源极线之间流动。源极线可在读取操作期间偏置到相对低电压(例如，接地电压)以使电流能够经由读取晶体管从数字线流动到源极线。

在一些情况中，如果源极线在写入操作期间偏置到低电压而数字线经偏置到较高电压以将逻辑状态写入到选定存储器单元，那么数字线与源极线之间的电压差可引起电流流动通过与相同数字线及源极线耦合的未选定存储器单元。积累泄漏电流可引起存储器装置中的非所要效应。因此，可期望在写入操作期间将源极线偏置到数字线电压以消除或缓和通过未选定存储器单元的非所要电流。即，源极线可需要取决于其是否用于读取操作或写入操作而以不同方式偏置。

在一些情况中，可通过耦合源极线与控制器或电压调节器而偏置源极线，所述控制器或电压调节器取决于存取操作而将源极线驱动到适当电压。然而，使用此方法，可从与存储器装置相关联的存储器单元块引出(例如，从存储器单元的图块或片块引出)源极线，此可为昂贵的。

为避免将源极线从对应存储器单元块引出，在一些情况中，可使用制造于与存储器单元阵列相同的裸片上的其它浮动栅极存储器单元偏置源极线。这些其它浮动栅极存储器单元可与阵列中的存储器单元的源极线耦合且可经配置以取决于操作(读取或写入)而将源极线偏置到适当电压。

举例来说，在一些情况中，存储器裸片可包含与源极线及数字线耦合且经配置以在写入操作期间箝位(例如，耦合)源极线与对应数字线的存储器单元。在一些情况中，存储器裸片可包含与源极线及接地节点耦合且用于在读取操作期间使源极线接地的存储器单元。以此方式，可使用存在于存储器单元块上的存储器单元而非通过将源极线从存储器单元块引出来适当地偏置源极线。

最初在如参考图1及2描述的存储器系统及存储器裸片的上下文中描述本发明的特征。在如参考图3到7描述的存储器装置及时序图的上下文中描述本发明的特征。通过且参考关于如参考图8到10描述的源极线管理的使用的装置图及流程图进一步说明且描述本发明的这些及其它特征。

图1说明根据如本文中揭示的实例的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及耦合外部存储器控制器105与存储器装置110的多个通道115。系统100可包含一或多个存储器装置，但为易于描述，一或多个存储器装置可被描述为单个存储器装置110。

系统100可包含电子装置的方面，例如运算装置、移动运算装置、无线装置或图形处理装置。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝式电话、穿戴式装置、因特网连接装置或类似物。存储器装置110可为系统的组件，其经配置以存储系统100的一或多个其它组件的数据。在一些实例中，系统100经配置以使用基站或接入点与其它系统或装置进行双向无线通信。在一些实例中，系统100能够进行机器型通信(MTC)、机器对机器(M2M)通信或装置对装置(D2D)通信。

系统100的至少部分可为主机装置的实例。此主机装置可为使用存储器来执行过程的装置的实例，例如运算装置、移动运算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝式电话、穿戴式装置、因特网连接装置、某其它固定或便携式电子装置或类似物。在一些情况中，主机装置可指实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情况中，外部存储器控制器105可被称为主机或主机装置。在一些情况中，主机装置可为图形处理单元(GPU)的实例。

在一些情况中，存储器装置110可为独立装置或组件，其经配置以与系统100的其它组件通信且提供物理存储器地址/空间以潜在地由系统100使用或参考。在一些实例中，存储器装置110可经配置以与至少一个或多个不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可操作以支持用于调制信号的调制方案、用于传递信号的不同引脚设计、系统100及存储器装置110的相异封装、系统100与存储器装置110之间的时钟信令及同步、时序惯例及/或其它因素。

存储器装置110可经配置以存储系统100的组件的数据。在一些情况中，存储器装置110可充当系统100的从属型装置(例如，通过外部存储器控制器105作出响应且执行由系统100提供的命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含两个或更多个存储器裸片160(例如，存储器芯片)以支持所要或指定数据存储容量。包含两个或更多个存储器裸片的存储器装置110可被称为多裸片存储器或封装(也被称为多芯片存储器或封装置)。

系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130及输入/输出(I/O)控制器135。系统100的组件可使用总线140彼此电子通信。

处理器120可经配置以控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。在此类情况中，处理器120可为中央处理单元(CPU)、GPU、通用图形处理单元(GPGPU)或系统单芯片(SoC)以及其它实例的实例。

BIOS组件125可为包含作为固件操作的BIOS的软件组件，其可初始化且运行系统100的各种硬件组件。BIOS组件125还可管理处理器120与系统100的各种组件(例如，外围组件130、I/O组件135等)之间的数据流。BIOS组件125可包含存储于只读存储器(ROM)、闪存或任何其它非易失性存储器中的程序或软件。

外围组件130可为可集成到系统100中或与系统100集成的任何输入或输出装置或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽(例如外围组件互连件(PCI)或专用图形端口)。外围组件130可为所属领域的技术人员理解为外围装置的其它组件。

I/O控制器135可管理处理器120与外围组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或未与系统100集成的外围装置。在一些情况中，I/O控制器135可表示到外部外围组件的物理连接或端口。

输入145可表示系统100外部的装置或信号，其将信息、信号或数据提供到系统100或其组件。此可包含用户接口或与其它装置介接或在其它装置之间介接。在一些情况中，输入145可为经由一或多个外围组件130与系统100介接或可通过I/O控制器135管理的外围装置。

输出150可表示系统100外部的装置或信号，其经配置以从系统100或其组件中的任一者接收输出。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等。在一些情况中，输出150可为经由一或多个外围组件130与系统100介接或可通过I/O控制器135管理的外围装置。

系统100的组件可由经设计以实行其功能的通用或专用电路组成。此可包含经配置以实行本文中描述的功能的各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。

存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含局部存储器控制器165(例如，局部存储器控制器165-a、局部存储器控制器165-b及/或局部存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，栅格)，其中每一存储器单元经配置以存储数字数据的至少一个位。参考图2更详细描述存储器阵列170及/或存储器单元的特征。

存储器装置110可为二维(2D)存储器单元阵列的实例或可为三维(3D)存储器单元阵列的实例。举例来说，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或更多个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b及/或任何数量的存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可堆叠于彼此的顶部上或彼此相邻。在一些情况中，3D存储器装置中的存储器裸片160-N可被称为层面、层级、层或裸片。3D存储器装置可包含任何数量的堆叠存储器裸片160-N(例如，高到两个、高到三个、高到四个、高到五个、高到六个、高到七个、高到八个)。与单个2D存储器装置相比，此可增加可定位于衬底上的存储器单元的数量，此又可减少生产成本或增加存储器阵列的性能或两者。在某一3D存储器装置中，不同层面可共享至少一个共同存取线，使得一些层面可共享字线、数字线及/或板极线中的至少一者。

装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含使存储器装置110能够执行命令的硬件、固件及软件且可经配置以接收、传输或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或处理器120通信。在一些情况中，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收指示存储器装置110将代表系统100的组件(例如，处理器120)存储某些数据的写入命令或指示存储器装置110待与将存储于存储器裸片160中的某些数据提供到系统100的组件(例如，处理器120)的读取命令。在一些情况中，装置存储器控制器155可结合存储器裸片160的局部存储器控制器165控制本文中描述的存储器装置110的操作。包含于装置存储器控制器155及/或局部存储器控制器165中的组件的实例可包含用于解调制从外部存储器控制器105接收的信号的接收器、用于调制且传输信号到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器或类似物。

局部存储器控制器165(例如，在存储器裸片160本地)可经配置以控制存储器裸片160的操作。而且，局部存储器控制器165可经配置以与装置存储器控制器155通信(例如，接收及传输数据及/或命令)。局部存储器控制器165可支持装置存储器控制器155以控制如本文中描述的存储器装置110的操作。在一些情况中，存储器装置110不包含装置存储器控制器155，且局部存储器控制器165或外部存储器控制器105可执行本文中描述的各种功能。因而，局部存储器控制器165可经配置以与装置存储器控制器155、与其它局部存储器控制器165或直接与外部存储器控制器105或处理器120通信。

外部存储器控制器105可经配置以实现系统100的组件(例如，处理器120)与存储器装置110之间的信息、数据及/或命令的通信。外部存储器控制器105可充当系统100的组件与存储器装置110之间的联络者，使得系统100的组件可无需知道存储器装置的操作的细节。系统100的组件可将请求呈现到外部存储器控制器105满意的外部存储器控制器105(例如，读取命令或写入命令)。外部存储器控制器105可转换或转译在系统100的组件与存储器装置110之间交换的通信。在一些情况中，外部存储器控制器105可包含产生共同(源极)系统时钟信号的系统时钟。在一些情况中，外部存储器控制器105可包含产生共同(源极)数据时钟信号的共同数据时钟。

在一些情况中，外部存储器控制器105或系统100的其它组件或本文中描述的其功能可通过处理器120实施。举例来说，外部存储器控制器105可为硬件、固件或软件或通过处理器120或系统100的其它组件实施的其某一组合。虽然外部存储器控制器105被描绘为在存储器装置110外部，但在一些情况中，外部存储器控制器105或本文中描述的其功能可通过存储器装置110实施。举例来说，外部存储器控制器105可为硬件、固件或软件或通过装置存储器控制器155或一或多个局部存储器控制器165实施的其某一组合。在一些情况中，外部存储器控制器105可跨处理器120及存储器装置110分布，使得外部存储器控制器105的部分通过处理器120实施且其它部分通过装置存储器控制器155或局部存储器控制器165实施。同样地，在一些情况中，在本文中归属于装置存储器控制器155或局部存储器控制器165的一或多个功能可在一些情况中通过外部存储器控制器105(与处理器120分离或包含于处理器120中)执行。

在一些情况中，存储器装置110可接收命令以对存储器单元执行写入操作，所述存储器单元具有拥有用于存储存储器单元的逻辑状态的浮动栅极的第一晶体管及与浮动栅极耦合的第二晶体管。在一些情况中，外部存储器控制器105、装置存储器控制器155及/或局部存储器控制器165可经配置以致使存储器装置：基于接收命令而耦合源极线与数字线，源极线与第一晶体管耦合且数字线与第二晶体管耦合；将第一电压施加到数字线；通过激活第二晶体管而将第二电压施加到第一晶体管的浮动栅极，第二电压至少部分基于第一电压；及通过撤销激活第二晶体管而将逻辑状态存储到存储器单元。在一些情况中，逻辑状态是基于第二电压。

在一些情况中，存储器装置110可接收命令以对存储器单元执行读取操作，所述存储器单元具有拥有用于存储存储器单元的逻辑状态的浮动栅极的第一晶体管及与浮动栅极耦合的第二晶体管。在一些情况中，外部存储器控制器105、装置存储器控制器155及/或局部存储器控制器165可经配置以：使与第一晶体管耦合的源极线接地；将第一电压施加到与存储器单元的第二晶体管耦合的数字线；及基于将第一电压施加到数字线且使源极线接地而确定存储于存储器单元上的逻辑状态。

系统100的组件可使用多个通道115与存储器装置110交换信息。在一些实例中，通道115可实现外部存储器控制器105与存储器装置110之间的通信。每一通道115可包含与系统100的组件相关联的终端之间的一或多个信号路径或传输媒体(例如，导体)。举例来说，通道115可包含在外部存储器控制器105处包含一或多个引脚或衬垫且在存储器装置110处包含一或多个引脚或衬垫的第一终端。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可经配置以充当通道的部分。在一些情况中，终端的引脚或衬垫可为通道115的信号路径的部分。额外信号路径可与通道的终端耦合以在系统100的组件内路由信号。举例来说，存储器装置110可包含将信号从通道115的终端路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、局部存储器控制器165、存储器阵列170)的信号路径(例如，在存储器装置110或其组件内部(例如在存储器裸片160内部)的信号路径)。

通道115(及相关联信号路径及终端)可专用于传递特定类型的信息。在一些情况中，通道115可为汇总通道且因此可包含多个个别通道。举例来说，数据通道190可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等。通过通道传递的信号可使用双倍数据速率(DDR)时序方案。举例来说，信号的一些符号可寄存在时钟信号的上升边缘上且信号的其它符号可寄存在时钟信号的下降边缘上。通过通道传递的信号可使用单倍数据速率(SDR)信令。举例来说，可针对每一时钟循环寄存信号的一个符号。

在一些情况中，通道115可包含一或多个命令及地址(CA)通道186。CA通道186可经配置以在外部存储器控制器105与存储器装置110之间传递命令，包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA通道186可包含具有所要数据的地址的读取命令。在一些情况中，CA通道186可寄存在上升时钟信号边缘及/或下降时钟信号边缘上。在一些情况中，CA通道186可包含任何数量的信号路径以解码地址及命令数据(例如，八个或九个信号路径)。

在一些情况中，通道115可包含一或多个时钟信号(CK)通道188。CK通道188可经配置以在外部存储器控制器105与存储器装置110之间传递一或多个共同时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡且协调外部存储器控制器105及存储器装置110的动作。在一些情况中，时钟信号可为差分输出(例如，CK_t信号及CK_c信号)且CK通道188的信号路径可相应地配置。在一些情况中，时钟信号可为单端型。CK通道188可包含任何数量的信号路径。在一些情况中，时钟信号CK(例如，CK_t信号及CK_c信号)可为命令提供时序参考且为存储器装置110提供寻址操作或为存储器装置110提供其它全系统操作。时钟信号CK可因此可不同地称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可由系统时钟产生，其可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管或类似物)。

在一些情况中，通道115可包含一或多个数据(DQ)通道190。数据通道190可经配置以在外部存储器控制器105与存储器装置110之间传递数据及/或控制信息。举例来说，数据通道190可传递待写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。

在一些情况中，通道115可包含可专用于其它目的的一或多个其它通道192。这些其它通道192可包含任何数量的信号路径。

通道115可使用各种不同架构耦合外部存储器控制器105与存储器装置110。各种架构的实例可包含总线、点对点连接、交叉杆、高密度中介层(例如硅中介层)或形成于有机衬底中的通道或其某一组合。举例来说，在一些情况中，信号路径可至少部分包含高密度中介层，例如硅中介层或玻璃中介层。

可使用各种不同调制方案调制通过通道115传递的信号。在一些情况中，二进制符号(或二进制层级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传递的信号。二进制符号调制方案可为其中M等于2的M进制调制方案的实例。二进制符号调制方案的每一符号可经配置以表示数字数据的一个位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含(但不限于)不归零(NRZ)、单极编码、双极编码、曼彻斯特(Manchester)编码、具有两个符号(例如，PAM2)的脉冲振幅调制(PAM)及/或其它。

在一些情况中，多符号(或多层级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传递的信号。多符号调制方案可为其中M大于或等于3的M进制调制方案的实例。多符号调制方案的每一符号可经配置以表示数字数据的一个以上位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含(但不限于)PAM4、PAM8等、正交振幅调制(QAM)、正交相移键控(QPSK)及/或其它。多符号信号或PAM4信号可为使用调制方案调制的信号，所述调制方案包含至少三个层级以编码信息的一个以上位。多符号调制方案及符号可替代地被称为非二进制、多位或较高阶调制方案及符号。

图2说明根据如本文中揭示的实例的存储器裸片200的实例。存储器裸片200可为参考图1描述的存储器裸片160的实例。在一些情况中，存储器裸片200可被称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可编程以存储两个或更多个状态。举例来说，存储器单元205可经配置以一次存储数字逻辑的一个位(例如，逻辑0及逻辑1)。在一些情况中，单个存储器单元205(例如，多层级存储器单元)可经配置以一次存储数字逻辑的一个以上位(例如，逻辑00、逻辑01、逻辑10或逻辑11)。

存储器单元205可存储表示数字数据的状态。在动态随机存取存储器(DRAM)架构或铁电随机存取存储器(FeRAM)架构中，存储器单元205可包含电容器，所述电容器包含电介质材料以存储表示可编程状态的电荷。在浮动栅极存储器架构中，存储器单元205可包含两个晶体管，其中的一者与浮动栅极相关联。浮动栅极可经配置以存储表示可编程状态的电荷。

可通过激活、选择或偏置例如字线210、数字线215及/或源极线220的存取线而对浮动栅极存储器单元205执行例如读取及写入的操作。在一些情况中，数字线215还可被称为位线。在不损失理解或操作的情况下，对存取线、字线、数字线、源极线或其类似物的参考可互换。激活、选择或偏置字线210、数字线215或源极线220可包含将电压施加到相应线。

存储器裸片200可包含布置成栅格状图案的存取线(例如，字线210、数字线215及源极线220)。存储器单元205可定位于字线210、数字线215及/或源极线220的交叉点处。通过偏置字线210、数字线215及源极线220(例如，将电压施加到字线210、数字线215或源极线220)，可在其交叉点处存取单个存储器单元205。

可通过行解码器225及列解码器230控制存取存储器单元205。举例来说，行解码器225可从局部存储器控制器265接收行地址且基于所接收的行地址激活字线210。列解码器230从局部存储器控制器265接收列地址且基于所接收的列地址激活数字线215。

举例来说，存储器裸片200可包含多个字线210(标记为WL_1到WL_M)、多个数字线215(标记为DL_1到DL_N)及多个源极线(标记为SL_1到SL_N)，其中M及N取决于存储器阵列的大小。在一些情况中，源极线的数量N对应于数字线的数量N，使得每一数字线215具有与和数字线215相同的存储器单元205相关联的对应源极线220。因此，通过激活或偏置字线210、数字线215及源极线220(例如，WL_1、DL_2及SL_2)，可存取其交叉点处的存储器单元205。字线210及数字线215的交叉点(在二维或三维配置中)可被称为存储器单元205的地址。在一些情况中，字线210、数字线215及源极线220的交叉点可被称为存储器单元205的地址。

存储器单元205可包含与浮动栅极240相关联的读取晶体管235及写入晶体管245。读取晶体管235及写入晶体管245可一起用于将逻辑状态读取及写入到存储器单元205。

浮动栅极240可用于存储表示存储器单元205的逻辑状态的电荷或电压。浮动栅极240可为定位于读取晶体管235的控制栅极275附近的电节点，使得浮动栅极240上的电荷或电压可影响与读取晶体管235相关联的阈值电压。举例来说，控制栅极275可为晶体管的栅极，其用于激活或撤销激活晶体管。读取晶体管235可与浮动栅极240相关联，这是至少因为读取晶体管235的阈值电压可受浮动栅极240上的电荷或电压的影响。阈值电压可为必须施加到晶体管的控制栅极以完全激活晶体管且耦合晶体管的源极节点与晶体管的漏极节点的最小电压。

在一些情况中，读取晶体管235可包含浮动栅极240。即，读取晶体管235可为包含浮动栅极240的浮动栅极晶体管。在一些情况中，读取晶体管235可为不包含浮动栅极240的晶体管(例如，并非浮动栅极晶体管)。在此情况中，浮动栅极240可为紧密接近于读取晶体管235的控制栅极制造但不包含于读取晶体管235内的电节点。浮动栅极240可与写入晶体管245的漏极节点295耦合。

在一些情况中，读取晶体管235可为第一类型的晶体管(p型、n型)且写入晶体管245可为第二类型的晶体管(n型、p型)。举例来说，读取晶体管235可为p型晶体管且写入晶体管可为n型晶体管或相反。为简单起见，在本文中的揭示内容中，读取晶体管235被假定为p型晶体管且写入晶体管245被假定为n型晶体管，但也可使用相反情况。类似地，对读取晶体管235及写入晶体管245的源极节点及漏极节点的引用可颠倒。在一些情况中，读取晶体管235及写入晶体管245可为相同类型的晶体管(例如，都为p型或都为n型)。

字线210可为与存储器单元205耦合的导电线，其用于对存储器单元205执行存取操作。在一些架构中，字线210可与读取晶体管235的控制栅极275且与写入晶体管245的控制栅极270耦合。在一些情况中，字线210可经配置以通过将电压施加到控制栅极275及控制栅极270而在存储器单元存取期间控制读取晶体管235及写入晶体管245的激活。在一些情况中，由于读取晶体管235及写入晶体管245是不同类型晶体管，所以将电压施加到字线210可激活读取晶体管235或写入晶体管245但不可同时激活两个晶体管。在一些情况中，字线210可在读取操作期间偏置到激活读取晶体管235但不激活写入晶体管245的电压。在一些情况中，字线210可在写入操作期间偏置到激活写入晶体管245但不激活读取晶体管235的电压。

数字线215可为连接存储器单元205与感测组件250且用于对存储器单元205执行存取操作的导电线。数字线215可与写入晶体管245的源极节点280且与读取晶体管235的漏极节点290连接。

源极线220可为与存储器单元205耦合的导电线，其用于对存储器单元205执行存取操作。源极线220可与读取晶体管235的源极节点285耦合。在一些存储器装置中，共同源极线(例如，源极板)可与每一存储器单元耦合。在此类存储器装置中，存取操作(例如，读取操作或写入操作)可引起对其它行或列的干扰。在一些存储器装置中可不包含共同源极线或源极板，但可代替地包含与数字线相关联的源极线。在此类实例中，单个源极线可与单个数字线相关联。此架构可减少或缓和存取操作期间的干扰，但可增加与源极线相关联的组件(例如，驱动器等)。本文中描述包含与数字线相关联的源极线的源极线配置。

在写入操作期间，字线210可经偏置到激活写入晶体管245的写入电压，且数字线215可经偏置到基于待由存储器单元205存储的逻辑状态的状态电压。举例来说，数字线215可经偏置到较高电压以存储逻辑状态“1”及偏置到较低电压以存储逻辑状态“0”。激活写入晶体管245可耦合写入晶体管245的源极节点280与写入晶体管245的漏极节点295，借此引起基于数字线215的电压的电压施加到浮动栅极240。在电压已施加到浮动栅极240之后，字线210可经偏置到撤销激活写入晶体管245的电压，借此隔离浮动栅极240且将所施加电压存储于浮动栅极240上。在一些情况中，读取晶体管235可在写入操作期间保持于非作用中。

在读取操作期间，字线210可经偏置到可激活读取晶体管235的读取电压，且写入晶体管245可保持于非作用中。激活读取晶体管235可耦合读取晶体管235的漏极节点290与读取晶体管235的源极节点285，借此耦合数字线215与源极线220。在读取操作期间，数字线215可经偏置到小正电压且源极线220可经接地，使得在激活读取晶体管235时，电流可从数字线215流动到源极线220。从数字线215流动到源极线220的电流的量可受由存储器单元205存储的状态的影响。即，存储于浮动栅极240上的电压或电荷可影响与读取晶体管235相关联的阈值电压，借此影响读取晶体管235响应于读取电压的激活电平。读取晶体管235的激活电平可又影响在数字线215与源极线220之间流动的电流的量。

感测组件250可经配置以检测存储于存储器单元205的浮动栅极240上的状态(例如，电荷或电压)且基于所检测状态确定存储器单元205的逻辑状态。在一些情况中，感测组件250可通过在读取操作期间检测在数字线215与源极线220之间流动的电流的量(其可被视为由存储器单元205输出的信号)而检测状态。

在一些情况中，感测组件250可包含一或多个感测放大器以放大存储器单元205的信号输出。感测放大器可在读取操作期间检测沿数字线215的电流的微小改变且可基于所检测电流产生对应于逻辑0或逻辑1的信号。

感测组件250可经配置以比较跨数字线215从存储器单元205接收的信号与参考信号255(例如，参考电压或电流)。感测组件250可基于比较确定存储器单元205的所存储状态。举例来说，在二进制信令中，如果数字线215具有高于参考信号255的电压或电流，那么感测组件250可确定存储器单元205的所存储状态是逻辑1，且如果数字线215具有低于参考信号255的电压或电流，那么感测组件250可确定存储器单元205的所存储状态是逻辑0。感测组件250可包含各种晶体管或放大器以检测及放大信号的差异。存储器单元205的所检测逻辑状态可通过行解码器230输出为输出260。在一些情况中，感测组件250可为另一组件(例如，列解码器230、行解码器225)的部分。在一些情况中，感测组件250可与行解码器255及/或列解码器230电子通信。

局部存储器控制器265可通过各种组件(例如，行解码器225、列解码器230及感测组件250)控制存储器单元205的操作。局部存储器控制器265可为参考图1描述的局部存储器控制器165的实例。在一些情况中，行解码器225、列解码器230及感测组件250中的一或多者可与局部存储器控制器265共置。局部存储器控制器265可经配置以：从外部存储器控制器105(或参考图1描述的装置存储器控制器155)接收一或多个命令及/或数据；将命令及/或数据转译为可由存储器裸片200使用的信息；对存储器裸片200执行一或多个操作；及响应于执行一或多个操作而将数据从存储器裸片200传递到外部存储器控制器105(或装置存储器控制器155)。局部存储器控制器265可产生行、列及/或源极线地址信号以偏置或激活目标字线210、目标数字线215及目标源极线220。局部存储器控制器265还可产生及控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文中描述的所施加电压或电流的振幅、形状或持续时间可经调整或变化且可针对在操作存储器裸片200中描述的各种操作而不同。

在一些情况中，局部存储器控制器265可经配置以对存储器裸片200执行预充电操作。预充电操作可包括将存储器裸片200的一或多个组件及/或存取线预充电到一或多个预定电压电平。在一些例子中，存储器单元205及/或存储器裸片200的部分可在不同存取操作之间预充电。在一些例子中，数字线215及/或其它组件可在读取操作之前预充电。

在一些情况中，局部存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所要逻辑状态。在一些情况中，可在单个写入操作期间编程多个存储器单元205。局部存储器控制器265可识别对其执行写入操作的目标存储器单元205。局部存储器控制器265可识别与目标存储器单元205耦合的目标字线210、目标数字线215及/或目标源极线220(例如，目标存储器单元205的地址)。局部存储器控制器265可激活目标字线210、目标数字线215及/或目标源极线220(例如，将电压施加到字线210、数字线215或源极线220)以存取目标存储器单元205。局部存储器控制器265可在写入操作期间将特定信号(例如，电压)施加到数字线215以将特定状态存储于存储器单元205的浮动栅极240上，特定状态指示所要逻辑状态。

在一些情况中，局部存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情况中，可在单个读取操作期间感测多个存储器单元205。局部存储器控制器265可识别对其执行读取操作的目标存储器单元205。局部存储器控制器265可识别与目标存储器单元205耦合的目标字线210、目标数字线215及/或目标源极线220(例如，目标存储器单元205的地址)。局部存储器控制器265可激活目标字线210、目标数字线215及/或目标源极线220(例如，将电压施加到字线210、数字线215或源极线220)以存取目标存储器单元205。目标存储器单元205可响应于偏置存取线而将信号传送到感测组件250。感测组件250可放大信号。局部存储器控制器265可触发感测组件250(例如，锁存感测组件)且借此比较从存储器单元205接收的信号与参考信号255。基于所述比较，感测组件250可确定存储于存储器单元205上的逻辑状态。作为读取操作的部分，局部存储器控制器265可将存储于存储器单元205上的逻辑状态传递到外部存储器控制器105(或装置存储器控制器)。

在一些存储器架构中，存取存储器单元205可使存储于存储器单元205中的逻辑状态降级或损毁。举例来说，对浮动栅极存储器单元执行的读取操作可损毁存储于浮动栅极上的逻辑状态。局部存储器控制器265可执行重写操作或刷新操作以使存储器单元205返回到其原始逻辑状态。局部存储器控制器265可在读取操作之后将逻辑状态重写到目标存储器单元。在一些情况中，重写操作可被视为读取操作的部分。另外，激活单个存取线(例如字线210)可干扰存储于与所述存取线耦合的一些存储器单元中的状态。因此，可对尚未被存取的一或多个存储器单元执行重写操作或刷新操作。

图3A及3B说明根据如本文中揭示的实例的支持用于存储器装置的源极线配置的存储器装置300分别在写入操作及读取操作期间的存取线偏置的实例。

存储器装置300包含多个存储器单元，包含目标存储器单元205-a。目标存储器单元205-a可为参考图2描述的浮动栅极存储器单元205的实例。目标存储器单元205-a包含与浮动栅极240-a相关联的读取晶体管235-a及写入晶体管245-a。在此实例中，读取晶体管235-a是p型晶体管且写入晶体管245-a是n型晶体管。在一些情况中，存储器装置300中的写入晶体管245可在将第一电压施加到其控制栅极时激活，且存储器装置300中的读取晶体管235可在将第二(不同)电压施加到其控制栅极时激活。在此实例中，写入晶体管245-a可在将三(3)伏特的电压施加到其控制栅极时激活，且读取晶体管235可在将负(-1)伏特的电压施加到其控制栅极时激活。图3A及3B中描述的电压的值被视为实例。电压可为执行本文中描述的功能的任何值或值组合。

图3A描绘存储器装置300在写入操作期间的存取线偏置的实例。在对目标存储器单元205-a的写入操作期间，与目标存储器单元205-a相关联的字线210-a可经偏置到激活写入晶体管245-a但不激活读取晶体管235-a的写入电压。举例来说，写入电压可经由字线210-a施加到写入晶体管245-a的控制栅极且可为超过与写入晶体管245-a相关联的阈值电压的电压。在此实例中，写入电压可为三(3)伏特。存储器装置300中与未选定存储器单元相关联的其它字线(例如字线210-b)可经偏置到零(0)伏特(例如，接地电压)。

在写入操作期间，与目标存储器单元205-a相关联的数字线215-a可经偏置到基于待写入到目标存储器单元205-a的逻辑状态的状态电压。举例来说，为写入逻辑状态“1”，数字线215-a可经偏置到两(2)伏特。为写入逻辑状态“0”，数字线215-a可经偏置到零(0)伏特。存储器装置300中与未选定存储器单元相关联的其它数字线(例如数字线215-b)可经偏置到零(0)伏特(例如，接地电压)。

如参考图2描述，写入晶体管245-a的源极节点可与数字线215-a耦合且写入晶体管245-a的漏极节点可与浮动栅极240-a耦合。因此，当通过将写入电压施加到字线210-a而激活写入晶体管245-a时，可将基于施加到数字线215-a的状态电压的电压施加到浮动栅极240-a。在一些情况中，施加到浮动栅极240-a的电压可与数字线215-a上的状态电压减去跨写入晶体管245-a的任何电压降大体上相同。

在将电压施加到浮动栅极240-a之后，可将字线210-a设置到零(0)伏特以撤销激活写入晶体管245-a，借此使浮动栅极240-a与数字线215-a解耦合。浮动栅极240-a可为浮动的(例如，从任何电压源或电压轨解耦合)且可因此存储表示逻辑状态的电压。

在写入操作期间，与目标存储器单元205-a相关联的源极线220-a可不被使用且可经偏置到零(0)伏特(例如，接地电压)。为简化制造及源极线偏置，在此实例中，多个源极线220可与单个导电源极板310耦合，所述单个导电源极板310可经偏置到零(0)伏特。

图3B描绘在目标存储器单元205-a的读取操作期间存储器装置300的存取线偏置的实例。在对目标存储器单元205-a的读取操作期间，与目标存储器单元205-a相关联的字线210-a可经偏置到激活读取晶体管235-a但不激活写入晶体管245-a的读取电压。举例来说，读取电压可经由字线210-a施加到读取晶体管235-a的控制栅极且可为超过与读取晶体管235-a相关联的标称阈值电压的电压。标称阈值电压可为在浮动栅极240-a未充电时读取晶体管235-a的阈值电压。在此实例中，读取电压可为负(-1)伏特。存储器装置300中与未选定存储器单元相关联的其它字线(例如字线210-b)可经偏置到零(0)伏特(例如，接地电压)。

在读取操作期间，与目标存储器单元205-a相关联的数字线215-a可经偏置到读取电压。在此实例中，读取电压可为0.5伏特，且可为相同电压而与由目标存储器单元205-a存储的逻辑状态无关。存储器装置300中与未选定存储器单元相关联的其它数字线(例如数字线215-b)可经偏置到零(0)伏特。

如参考图2描述，读取晶体管235-a的漏极节点可与数字线215-a耦合且读取晶体管235-a的源极节点可与源极线220-a耦合。在读取操作期间，数字线215-a经偏置到高于源极线220-a的电压(例如，0.5V)。因此，当通过将读取电压施加到字线210-a而激活读取晶体管235-a时，电流可经由读取晶体管235-a在数字线215-a与源极线220-a之间流动。由读取晶体管235-a传导的电流的量可取决于存储于浮动栅极240-a上的电压。因此，可由感测放大器感测从数字线215-a流动到源极线220-a的电流的量以确定由目标存储器单元205-a存储的逻辑状态。

在一些情况中，在逻辑状态“1”的写入操作期间(例如，当施加到数字线215-a的写入电压是相对高电压(例如两(2)伏特)时)，与数字线215-a及源极线220-a相关联的读取晶体管235-a、235-b可不激活但仍可归因于数字线215-a与源极线220-a之间的电压差而传导少量电流(例如泄漏电流)。尽管图3A描绘与数字线215-a及源极线220-a耦合的两个存储器单元，但在实践中，可存在与这些存取线耦合的数百或数千个存储器单元。因此，可在写入操作期间传导通过读取晶体管235的积累泄漏电流可为显著的。

因此，在一些情况中，可期望在写入操作期间将与目标存储器单元205相关联的源极线220偏置到和与目标存储器单元205相关联的数字线215相同的电压以避免数字线215与源极线220之间的电压差，且因此减少或消除通过读取晶体管的泄漏电流。

图4说明根据如本文中揭示的实例的支持用于存储器装置的源极线配置的存储器装置400的存取线偏置的实例。图4描绘存储器装置400在写入操作期间的存取线偏置的实例。图4中描述的电压的值被视为实例。电压可为执行本文中描述的功能的任何值或值组合。

存储器装置400类似于存储器装置300，但在此情况中，存储器装置400包含可经独立偏置而非与单个源极板(例如图3A及3B中描绘的源极板310)耦合的多个源极线220-c、220-d。使源极线220-c、220-d彼此隔离可允许存储器装置在写入操作期间将与目标存储器单元205-c相关联的源极线220-c偏置到与目标存储器单元205相关联的数字线215-c的电压，借此减少或消除通过与源极线220-c及数字线215-c相关联的读取晶体管的泄漏电流。举例来说，如果数字线215-c经偏置到两(2)伏特(例如，将逻辑状态“1”写入到目标存储器单元205-c)，那么源极线220-c还可经偏置到两(2)伏特。如果数字线215-c经偏置到零(0)伏特(例如，将逻辑状态“0”写入到目标存储器单元205-c)，那么源极线220-c还可经偏置到零(0)伏特。在一些情况中，单个源极线(例如，源极线220-c)可与单个数字线(例如，数字线215-c)相关联。

存储器装置400中未与目标存储器单元205-c相关联的源极线(例如源极线220-d)可保持偏置于零(0)伏特以减少功率消耗。

在一些情况中，可通过将每一源极线220-c、220-d从对应存储器单元块引出且将每一源极线耦合到电压供应器或电压调节器使得可个别地偏置每一源极线而个别地偏置源极线220-c、220-d。然而，此方法可不适用于一些应用。因此，源极线偏置的替代方法可为有用的。

图5说明根据如本文中揭示的实例的支持用于存储器装置的源极线配置的存储器装置500的实例。

存储器装置500包含存储器阵列505，其可为参考图1描述的存储器阵列170的实例。存储器阵列505包含浮动栅极存储器单元205-e、205-f、205-g及205-f。举例来说，存储器阵列505中的每一存储器单元205可与字线210、数字线215及源极线220耦合，如参考图2描述。数字线215可与数字线插座545耦合，数字线插座545可与用于偏置(施加电压到)数字线215的数字线驱动器耦合。

存储器阵列505可被组织为存储器单元205的行及列。举例来说，存储器阵列505具有包含存储器单元205-e、205-f的第一行及包含存储器单元205-g、205-h的第N行。存储器阵列505具有包含存储器单元205-e、205g的第一列及包含存储器单元205-f、205-h的第二列。

存储器阵列505包含箝位存储器单元的至少一个行，包含箝位存储器单元205-i、205-j。箝位存储器单元205-i、205-j可为如参考图2及3描述的浮动栅极存储器单元的实例，且可与包含箝位线515、源极线220及数字线215的存取线相关联。箝位存储器单元510的行中的存储器单元可与存储器阵列505的源极线220及数字线215耦合。箝位线515可用作箝位存储器单元205-i、205-j的字线。箝位线515可与字线解码器耦合且可由字线解码器控制。箝位存储器单元205-i、205-j可不用于存储逻辑状态；代替地，箝位存储器单元205-i、205-j可用于在存储器阵列505中的存储器单元205的写入操作期间偏置存储器阵列505的源极线220。

存储器阵列505包含接地存储器单元520的至少一个行，包含接地存储器单元205-k、205-l。接地存储器单元205-k、205-l可为如参考图2及3描述的浮动栅极存储器单元的实例，且可与包含接地线525及源极线220的存取线相关联。接地存储器单元520的行中的存储器单元可与存储器阵列505的源极线220耦合。接地线525可用作接地存储器单元205-k、205-l的字线。接地线525可与字线解码器耦合且可由字线解码器控制。

不同于存储器阵列505中的存储器单元及箝位存储器单元510的行中的箝位存储器单元，接地存储器单元205-k、205-l可不与数字线215耦合。代替地，接地存储器单元205-k、205-l可与偏置到接地电压(例如，零(0)伏特)的接地节点560耦合。即，每一接地存储器单元205-k、205-l中的写入晶体管的源极及读取晶体管的漏极可与接地节点560耦合而非与数字线215耦合。接地存储器单元205-k、205-l可不用于存储逻辑状态；代替地，接地存储器单元205-k、205-l可用于在存储器阵列505中的存储器单元205的读取操作期间偏置存储器阵列505的源极线220。

在存储器阵列505中的目标存储器单元205的写入操作期间，箝位线515可经偏置到激活箝位存储器单元205-i、205-j中的读取晶体管的读取电压，且接地线525可经偏置到使接地存储器单元205-k、205-l中的读取晶体管及写入晶体管保持于非作用中的电压。举例来说，箝位线515可经偏置到负二(-2)伏特，且接地线525可经偏置到零(0)伏特。

在写入操作期间激活箝位存储器单元205-i、205-j中的读取晶体管可耦合与目标存储器单元205相关联的数字线215及与目标存储器单元205相关联的源极线220，借此箝位源极线220与数字线215且将源极线220偏置到数字线215的电压。如先前描述，在写入操作期间将源极线220偏置到与数字线215相同的电压可在写入操作期间减少或消除可在数字线215与源极线220之间流动的泄漏电流。

在存储器阵列505中的目标存储器单元205的读取操作期间，接地线525可经偏置到激活接地存储器单元205-k、205-l中的读取晶体管的读取电压，且箝位线515可经偏置到使箝位存储器单元205-i、205-j中的读取晶体管及写入晶体管保持于非作用中的电压。举例来说，接地线525可经偏置到负二(-2)伏特，且箝位线515可经偏置到零(0)伏特，此可与写入操作期间使用的偏置相反。

激活接地存储器单元205-k、205-l中的读取晶体管可耦合与目标存储器单元205相关联的源极线220与偏置到接地电压的接地节点560，借此将源极线220偏置到接地电压。如参考图2及3B描述，与目标存储器单元205相关联的数字线215可经偏置到电压，使得电流可经由目标存储器单元205中的读取晶体管从数字线215流动到源极线220。

举例来说，如果存储器单元205-g是读取操作期间的目标存储器单元，那么电流可沿电流路径540(未展示)从与数字线插座545相关联的数字线驱动器流动通过数字线215-e，通过存储器单元205-g(例如，通过存储器单元205-g的读取晶体管)而到源极线220-e，接着返回通过接地存储器单元205-k(例如，通过接地存储器单元205-k的读取晶体管)到接地节点560。

如上文描述，箝位存储器单元510的一或多个行及接地存储器单元520的一或多个行(其中的每一者与存储器阵列505耦合)可使存储器装置能够使用可以与浮动栅极存储器单元相同的方式制造及控制的裸片上电路偏置与浮动栅极存储器单元相关联的源极线。此技术可减少或消除将源极线从与用于偏置源极线的存储器装置相关联的存储器单元块引出(例如，从存储器单元的图块或片块引出)的需求。尽管图5描绘箝位存储器单元510的单个行及接地存储器单元520的单个行，但在实践中，可存在每一者的多个行。在一些情况中，箝位存储器单元及接地存储器单元可各自可使用并行操作的多个行实施。可针对足够驱动强度选取行的数量。

在一些情况中，可期望箝位存储器单元及接地存储器单元的全部读取晶体管在高电流(例如，低阈值)状态中操作。在一些情况中，此状态可通过在刷新方案中包含箝位线及接地线而实现。即，箝位存储器单元及接地存储器单元可在存储器装置的操作期间刷新。在对所述行的刷新期间，数字线可保持在零(0)伏特且箝位线及接地线可升高到高电压。此技术可使用箝位存储器单元及接地存储器单元中的写入晶体管将这些单元中的浮动栅极保持在零(0)伏特，此可类似于将零写入到浮动栅极。在一些情况中，还可在电力开启之后以类似方式初始化一或多个箝位行及一或多个接地行。

图6说明根据如本文中揭示的实例的支持用于存储器装置的源极线配置的时序图600的实例。时序图600可描绘在写入操作期间的与目标存储器单元相关联的各种存取线上的电压。时序图包含字线电压V_WL 605、数字线电压V_DL 610、源极线电压V_SL 615、箝位线电压V_CL 620及接地线电压V_GL 625。时序图600还包含浮动栅极的电压V_FG 630。图6中描述的电压的值被视为实例。电压可为执行本文中描述的功能的任何值或值组合。

在时间t0，目标存储器单元及对应存取线可为闲置的，且浮动栅极可存储状态“0”。因此，V_WL 605、V_DL 610、V_SL 615、V_CL 620及V_GL 625都可经偏置到零(0)伏特，且V_FG 630可存储零(0)伏特的电压。

在时间t1，可执行写入操作。V_WL 605可经偏置到三(3)伏特的写入电压以激活目标存储器单元中的写入晶体管。V_DL 610可经偏置到两(2)伏特以写入逻辑状态“1”或偏置到零(0)伏特以写入逻辑状态“0”。V_CL 620可设置到负(-1)伏特以激活箝位存储器单元中的读取晶体管，借此将与目标存储器单元相关联的源极线箝位到与目标存储器单元相关联的数字线，如参考图5描述。因此，V_SL 615可等于V_DL 610。由于激活写入晶体管，借此耦合数字线与浮动栅极且将电压施加到浮动栅极，所以V_FG 630可产生基于V_DL 610的电压的电压。举例来说，V_FG 630可在V_DL 610偏置到两(2)伏特时产生较高电压(例如，约两(2)伏特)且在V_DL 610偏置到零(0)伏特时产生较低电压(例如，零(0)伏特)。在写入操作期间，V_GL 625可在零(0)伏特下保持于非作用中。

在时间t1之后的某一时间，V_WL 605可经偏置到零(0)伏特(未展示)以撤销激活读取晶体管且将逻辑状态存储于浮动栅极上。

图7说明根据如本文中揭示的实例的支持用于存储器装置的源极线配置的时序图700的实例。时序图700可描绘在读取操作期间的与目标存储器单元相关联的各种存取线的电压。时序图包含字线电压V_WL 705、数字线电压V_DL 710、源极线电压V_SL 715、箝位线电压V_CL720及接地线电压V_GL 725。时序图700还包含浮动栅极的电压V_FG 730。图6中描述的电压的值被视为实例。电压可为执行本文中描述的功能的任何值或值组合。

在时间t0，目标存储器单元及对应存取线可为闲置的，且浮动栅极可存储状态“0”或“1”。因此，V_WL 705、V_DL 710、V_SL 715、V_CL 720及V_GL 725都可经偏置到零(0)伏特，且V_FG730可存储约两(2)伏特或零(0)伏特的电压。

在时间t1，可执行读取操作。V_WL 705可经偏置到负(-1)伏特的读取电压以激活目标存储器单元中的读取晶体管。V_DL 710可经偏置到小正电压，例如0.5伏特。V_GL 725可设置到负(-1)伏特以激活接地存储器单元中的读取晶体管，借此使与目标存储器单元相关联的源极线接地，如参考图5描述。因此，在读取操作期间，V_SL 715可保持在零(0)伏特。

由于激活目标存储器单元的读取晶体管以耦合源极线(偏置到零(0)伏特)与数字线(偏置到0.5伏特)，所以电流可从数字线流动通过读取晶体管而到源极线。可流动通过读取晶体管的电流的量可受浮动栅极V_FG 730的电压的影响。如果V_FG 730在读取操作开始时是约两(2)伏特(表示逻辑状态“1”)，那么与V_FG 730在读取操作开始时是零(0)伏特(表示逻辑状态“0”)的情况相比，更多的电流可流动。在前情况中，V_FG 730可在读取操作期间稍微减小。在读取操作期间，V_CL 720可在零(0)伏特下保持于非作用中。

图8展示根据如本文中揭示的实例的支持用于存储器装置的源极线配置的存储器装置805的框图800。举例来说，存储器装置805可为参考图1到5描述的存储器装置或存储器阵列的方面的实例。存储器装置805可包含命令模块810、耦合模块815、偏置模块820、晶体管激活模块825、刷新模块830及确定模块835。这些模块中的每一者可彼此直接通信或(例如，经由一或多个总线)间接通信。

命令模块810可接收命令以对存储器单元执行写入操作，所述存储器单元包含具有用于存储存储器单元的逻辑状态的浮动栅极的第一晶体管及与第一晶体管的浮动栅极连接的第二晶体管。

命令模块810可接收命令以对存储器单元执行读取操作，所述存储器单元包含具有用于存储存储器单元的逻辑状态的浮动栅极的第一晶体管及与第一晶体管的浮动栅极连接的第二晶体管。

耦合模块815可基于接收命令而耦合连接到第一晶体管的源极线与连接到第二晶体管的数字线。在一些实例中，耦合模块815可使源极线与数字线解耦合。

作为写入操作的部分，偏置模块820可将第一电压施加到数字线。在一些实例中，偏置模块820可使与存储器单元的第一晶体管耦合的源极线接地。在一些实例中，作为读取操作的部分，偏置模块820可将第一电压施加到与存储器单元的第二晶体管耦合的数字线。

在一些实例中，偏置模块820可基于接收命令而将第四电压施加到与存储器单元相关联的字线，所述字线与第一晶体管的控制栅极且与第二晶体管的栅极连接。

在一些实例中，偏置模块820可将第四电压施加到字线以激活第二晶体管而不激活第一晶体管。

在一些实例中，作为读取操作的部分，偏置模块820可将第二电压施加到与第一晶体管的控制栅极连接的字线以激活第一晶体管。在一些情况中，字线与第二晶体管的栅极连接，且其中将第二电压施加到字线并未激活第二晶体管。

晶体管激活模块825可激活第二晶体管以将第二电压施加到第一晶体管的浮动栅极，第二电压基于第一电压。

在一些实例中，晶体管激活模块825可撤销激活第二晶体管以致使第一晶体管存储基于施加到第一晶体管的浮动栅极的第二电压的逻辑状态。在一些实例中，命令模块810可接收第二命令以在撤销激活第二晶体管之后对存储器单元执行读取操作。在一些实例中，刷新模块830可在撤销激活第二晶体管之后刷新第二存储器单元。在一些实例中，刷新模块830可通过将第三电压施加到第三晶体管的控制栅极而刷新第二存储器单元。在一些情况中，第二存储器单元的刷新在确定由存储器单元存储的逻辑状态之后发生。

在一些实例中，晶体管激活模块825可激活第二存储器单元中的第三晶体管，第三晶体管具有与数字线连接的第一节点、与源极线连接的第二节点及浮动栅极。在一些实例中，激活第三晶体管包含将第三电压施加到第三晶体管的控制栅极，第三晶体管具有浮动栅极。

在一些实例中，作为读取操作的部分，晶体管激活模块825可激活第三存储器单元中的第四晶体管以耦合源极线与接地电压。

在一些实例中，晶体管激活模块825可激活第二存储器单元中的第三晶体管，第三晶体管具有与源极线连接的第一节点、与接地电压连接的第二节点及浮动栅极。在一些实例中，激活第三晶体管包含将第二电压施加到第三晶体管的控制栅极。

确定模块835可在源极线接地的持续时间的至少一部分期间基于数字线上的信号确定由存储器单元存储的逻辑状态。在一些实例中，确定模块835可在源极线与接地电压耦合时确定存储器单元的第二逻辑状态。在一些实例中，确定模块835可确定由存储器单元存储的逻辑状态是基于激活第一晶体管，数字线上的信号是基于第一晶体管的浮动栅极的电压。

在一些实例中，确定由第一晶体管的浮动栅极存储的状态包含确定与数字线上的信号相关联的电流。

图9展示说明根据本发明的方面的支持用于存储器装置的源极线配置的方法或若干方法900的流程图。方法900的操作可通过如本文中描述的存储器装置或其组件实施。举例来说，方法900的操作可通过如参考图8描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。

在905，存储器装置可接收命令以对存储器单元执行写入操作，所述存储器单元包含具有用于存储存储器单元的逻辑状态的浮动栅极的第一晶体管及与第一晶体管的浮动栅极连接的第二晶体管。905的操作可根据本文中描述的方法执行。在一些实例中，905的操作的方面可通过如参考图8描述的命令模块执行。

在910，存储器装置可基于接收命令而耦合连接到第一晶体管的源极线与连接到第二晶体管的数字线。910的操作可根据本文中描述的方法执行。在一些实例中，910的操作的方面可通过如参考图8描述的耦合模块执行。

作为写入操作的部分，在915，存储器装置可将第一电压施加到数字线。915的操作可根据本文中描述的方法执行。在一些实例中，915的操作的方面可通过如参考图8描述的偏置模块执行。

在920，存储器装置可激活第二晶体管以将第二电压施加到第一晶体管的浮动栅极，第二电压基于第一电压。920的操作可根据本文中描述的方法执行。在一些实例中，920的操作的方面可通过如参考图8描述的晶体管激活模块执行。

在925，存储器装置可撤销激活第二晶体管以致使第一晶体管存储基于施加到第一晶体管的浮动栅极的第二电压的逻辑状态。925的操作可根据本文中描述的方法执行。在一些实例中，925的操作的方面可通过如参考图8描述的晶体管激活模块执行。

在一些实例中，如本文中描述的设备可执行方法或若干方法，例如方法900。设备可包含用于以下每一者的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：接收命令以对存储器单元执行写入操作，所述存储器单元包含具有用于存储存储器单元的逻辑状态的浮动栅极的第一晶体管及与第一晶体管的浮动栅极连接的第二晶体管；基于接收命令而耦合连接到第一晶体管的源极线与连接到第二晶体管的数字线；作为写入操作的部分将第一电压施加到数字线；激活第二晶体管以将第二电压施加到第一晶体管的浮动栅极，第二电压基于第一电压；及撤销激活第二晶体管以致使第一晶体管存储基于施加到第一晶体管的浮动栅极的第二电压的逻辑状态。

在方法900及本文中描述的设备的一些实例中，耦合源极线与数字线可包含用于激活第二存储器单元中的第三晶体管的操作、特征、构件或指令，第三晶体管具有与数字线连接的第一节点、与源极线连接的第二节点及浮动栅极。

在方法900及本文中描述的设备的一些实例中，激活第三晶体管可包含用于将第三电压施加到第三晶体管的控制栅极的操作、特征、构件或指令，第三晶体管具有浮动栅极。

方法900及本文中描述的设备的一些实例可进一步包含用于在撤销激活第二晶体管之后刷新第二存储器单元的操作、特征、构件或指令。

方法900及本文中描述的设备的一些实例可进一步包含用于基于接收命令而将第四电压施加到与存储器单元相关联的字线的操作、特征、构件或指令，字线与第一晶体管的控制栅极且与第二晶体管的栅极连接。

方法900及本文中描述的设备的一些实例可进一步包含用于将第四电压施加到字线以激活第二晶体管而不激活第一晶体管的操作、特征、构件或指令。

方法900及本文中描述的设备的一些实例可进一步包含用于以下每一者的操作、特征、构件或指令：接收第二命令以在撤销激活第二晶体管之后对存储器单元执行读取操作；使源极线与数字线解耦合；作为读取操作的部分激活第三存储器单元中的第四晶体管以耦合源极线与接地电压；及在源极线可与接地电压耦合时确定存储器单元的第二逻辑状态。

图10展示说明根据本发明的方面的支持用于存储器装置的源极线配置的方法或若干方法1000的流程图。方法1000的操作可通过如本文中描述的存储器装置或其组件实施。举例来说，方法1000的操作可通过如参考图8描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。

在1005，存储器装置可接收命令以对存储器单元执行读取操作，所述存储器单元包含具有用于存储存储器单元的逻辑状态的浮动栅极的第一晶体管及与第一晶体管的浮动栅极耦合的第二晶体管。1005的操作可根据本文中描述的方法执行。在一些实例中，1005的操作的方面可通过如参考图8描述的命令模块执行。

在1010，存储器装置可使与存储器单元的第一晶体管耦合的源极线接地。1010的操作可根据本文中描述的方法执行。在一些实例中，1010的操作的方面可通过如参考图8描述的偏置模块执行。

在1015，作为读取操作的部分，存储器装置可将第一电压施加到与存储器单元的第二晶体管耦合的数字线。1015的操作可根据本文中描述的方法执行。在一些实例中，1015的操作的方面可通过如参考图8描述的偏置模块执行。

在1020，存储器装置可在源极线接地的持续时间的至少一部分期间基于数字线上的信号确定由存储器单元存储的逻辑状态。1020的操作可根据本文中描述的方法执行。在一些实例中，1020的操作的方面可通过如参考图8描述的确定模块执行。

在一些实例中，如本文中描述的设备可执行方法或若干方法，例如方法1000。设备可包含用于以下每一者的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：接收命令以对存储器单元执行读取操作，所述存储器单元包含具有用于存储存储器单元的逻辑状态的浮动栅极的第一晶体管及与第一晶体管的浮动栅极耦合的第二晶体管；使与存储器单元的第一晶体管耦合的源极线接地；作为读取操作的部分将第一电压施加到与存储器单元的第二晶体管连接的数字线；及在源极线接地的持续时间的至少一部分期间基于数字线上的信号确定由存储器单元存储的逻辑状态。

在方法1000及本文中描述的设备的一些实例中，使源极线接地可包含用于激活第二存储器单元中的第三晶体管的操作、特征、构件或指令，第三晶体管具有与源极线连接的第一节点、与接地电压连接的第二节点及浮动栅极。

在方法1000及本文中描述的设备的一些实例中，激活第三晶体管可包含用于将第二电压施加到第三晶体管的控制栅极的操作、特征、构件或指令。

方法1000及本文中描述的设备的一些实例可进一步包含通过将第三电压施加到第三晶体管的控制栅极而刷新第二存储器单元的操作、特征、构件或指令。

在方法1000及本文中描述的设备的一些实例中，第二存储器单元的刷新在确定由存储器单元存储的逻辑状态之后发生。

方法1000及本文中描述的设备的一些实例可进一步包含用于作为读取操作的部分将第二电压施加到可与第一晶体管的控制栅极连接的字线以激活第一晶体管的操作、特征、构件或指令。

方法1000及本文中描述的设备的一些实例可进一步包含用于确定由存储器单元存储的逻辑状态可是基于激活第一晶体管的操作、特征、构件或指令，数字线上的信号基于第一晶体管的浮动栅极的电压。

在方法1000及本文中描述的设备的一些实例中，字线可与第二晶体管的栅极连接，且其中将第二电压施加到字线并未激活第二晶体管。

在方法1000及本文中描述的设备的一些实例中，确定由第一晶体管的浮动栅极存储的状态可包含用于确定与数字线上的信号相关联的电流的操作、特征、构件或指令。

应注意，上文描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改使得其它实施方案是可能的。此外，可组合来自所述方法中的两者或更多者的方面。

本文中描述的信息及信号可使用各种不同科技及技术中的任一者来表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽度。

如本文中使用，术语“虚拟接地”是指保持在约零伏特(0V)的电压但不直接与接地耦合的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到约0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施。其它实施方案也是可能的。“虚拟接地”或“经虚拟接地”意味着连接到约0V。

术语“电子通信”、“导电接触”、“经连接”及“经耦合”可指组件之间的关系，其支持组件之间的信号流。如果组件之间存在任何导电路径以可在任何时间支持组件之间的信号流，那么组件被视为彼此电子通信(或彼此导电接触或连接或耦合)。在任何给定时间，彼此电子通信(或彼此导电接触或连接或耦合)的组件之间的导电路径可基于包含所连接组件的装置的操作而是开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径或所连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况中，所连接组件之间的信号流可使用一或多个中间组件(例如开关或晶体管)中断段时间。

术语“耦合”是指从组件之间的开路关系(其中信号当前无法通过导电路径在组件之间传递)移动到组件之间的闭路关系(其中信号可通过导电路径在组件之间传递)。当组件(例如控制器)与其它组件耦合在一起时，组件起始改变以允许信号通过先前不允许信号流动的导电路径在其它组件之间流动。

术语“经隔离”是指组件之间的关系，其中信号当前无法在组件之间流动。如果组件之间存在开路，那么组件彼此隔离。举例来说，由定位于组件之间的开关分离的两个组件在开关断开时彼此隔离。当控制器使两个组件彼此隔离时，控制器产生改变，其防止信号使用先前允许信号流动的导电路径在组件之间流动。

如本文中使用，术语“大体上”意味着所修饰特性(例如，由术语大体上修饰的动词或形容词)无需是绝对的，但足够接近以实现特性的优点。

本文中描述的装置(包含存储器阵列)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂方法在衬底的初始形成或生长期间执行掺杂。

本文中描述的切换组件或晶体管可表示场效应晶体管(FET)且包括包含源极、漏极与栅极的三终端装置。所述终端可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，退化)半导体区。可通过轻度掺杂半导体区或沟道分离源极及漏极。如果沟道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封端。可通过将电压施加到栅极而控制沟道导电率。举例来说，分别将正电压或负电压施加到n型FET或p型FET可引起沟道变成导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，可“开启”或“激活”所述晶体管。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，可“关闭”或“撤消激活”所述晶体管。

本文中陈述的描述结合附图描述实例配置且不表示可实施或在权利要求书的范围内的全部实例。本文中使用的术语“示范性”意味着“充当实例、例子或图解”且非“优选”或“优于其它实例”。详细描述包含特定细节以提供对所描述技术的理解。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知结构及装置以避免模糊所描述实例的概念。

在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标签的类似组件中的任一者，而与第二参考标签无关。

本文中描述的信息及信号可使用各种不同科技及技术中的任一者来表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。

结合本文中的揭示内容描述的各种阐释性块及模块可使用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑设备、离散栅极或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。

可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本发明及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任意者的组合来实施上文描述的功能。实施功能的特征还可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中(包含在权利要求书中)使用，如项目列表(例如，以例如“至少一者”或“一或多者”的短语开始的项目列表)中使用的“或”指示包含列表，使得例如A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中使用，短语“基于”不应被解释为对条件闭集的参考。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的示范性步骤可是基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应以与短语“至少部分基于”相同的方式来解释。

提供本文中的描述以使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将明白对本发明的各种修改，且在不脱离本发明的范围的情况下，本文中定义的通用原理可应用于其它变化。因此，本发明不限于本文中描述的实例及设计，而应符合与本文中揭示的原理及新颖特征一致的最广范围。