阅读说明：本技术 一种三维沟槽型铁电存储器及其制备方法 (Three-dimensional groove type ferroelectric memory and preparation method thereof ) 是由 曾斌建 周益春 廖敏 于 2020-06-30 设计创作，主要内容包括：一种三维沟槽型铁电存储器及其制备方法,包括基底(1)和设置在基底(1)上的导电层(2)；导电层(2)上设置的层叠结构包括多层水平且交叠排布的隔离层(3)和控制栅电极(4)；多个沟槽型存储单元串(5)竖直贯穿层叠结构,其包括：竖直贯穿层叠结构且槽底嵌入导电层(2)中的沟槽孔(11)；沟槽孔(11)的侧壁和槽底依次铺设有缓冲层(6)、铁电薄膜层(7)、沟道层(8)和填充层(9)；控制栅电极(4)、缓冲层(6)、铁电薄膜层(7)、沟道层(8)组成多个相互串联的铁电场效应晶体管。本发明的铁电存储器能获得更为紧凑的布线,有利于实现更高密度集成；制备时依次沉积所需材料即可,无需刻蚀,保证铁电存储器的可靠性。(A three-dimensional groove type ferroelectric memory and a preparation method thereof, comprising a substrate (1) and a conducting layer (2) arranged on the substrate (1); the laminated structure arranged on the conductive layer (2) comprises a plurality of layers of isolation layers (3) and control gate electrodes (4) which are horizontally arranged in an overlapped mode; a plurality of trench-type memory cell strings (5) vertically penetrate a stacked structure, comprising: a groove hole (11) vertically penetrating through the laminated structure and embedding the bottom of the groove into the conductive layer (2); a buffer layer (6), a ferroelectric thin film layer (7), a channel layer (8) and a filling layer (9) are sequentially laid on the side wall and the bottom of the groove hole (11); the control gate electrode (4), the buffer layer (6), the ferroelectric thin film layer (7) and the channel layer (8) form a plurality of ferroelectric field effect transistors which are mutually connected in series. The ferroelectric memory can obtain more compact wiring, and is beneficial to realizing higher-density integration; the required materials are deposited in sequence during preparation, etching is not needed, and the reliability of the ferroelectric memory is guaranteed.)

一种三维沟槽型铁电存储器及其制备方法

技术领域

本发明涉及存储器技术领域，特别涉及一种三维沟槽型铁电存储器及其制备方法。

背景技术

晶体管型铁电存储器——铁电场效应晶体管(FeFET)是用铁电薄膜材料替代场效应晶体管(MOSFET)中的栅介质层，通过改变铁电薄膜材料的极化方向来控制沟道电流的导通和截止，从而实现信息的存储。FeFET存储器具有非易失性、低功耗、读写速度快等优点，且单元结构简单，理论存储密度大。因而，FeFET存储器被认为是最有潜力的新型存储器之一。

但是，长期以来FeFET存储器的实际存储密度与理论值有较大差异，这也限制了FeFET存储器的发展。三维集成技术是实现高密度FeFET存储器的重要途径。但能够同时保证高密度集成、低成本制作和高可靠性的三维集成技术还有待突破。

发明内容

(一)发明目的

本发明的目的是提供一种三维沟槽型铁电存储器及其制备方法，以进一步提高铁电存储器的存储密度和可靠性，降低生产成本。

(二)技术方案

为解决上述问题，根据本发明的一个方面,本发明提供了一种三维沟槽型铁电存储器，包括：基底；以及设置在基底上的导电层；导电层上设置有层叠结构，层叠结构包括多层水平排布的隔离层和控制栅电极，且相邻两个隔离层之间都设有控制栅电极；多个沟槽型存储单元串竖直贯穿层叠结构，且沟槽型存储单元串的槽底嵌入导电层中；沟槽型存储单元串包括：竖直贯穿层叠结构的沟槽孔，沟槽孔的槽底嵌入导电层中；沟槽孔的侧壁和槽底依次铺设有缓冲层、铁电薄膜层、沟道层和填充层；控制栅电极与缓冲层、铁电薄膜层、沟道层共同组成多个相互串联的铁电场效应晶体管。

进一步的，缓冲层、铁电薄膜层和沟道层的长度小于或等于侧壁和槽底的长度。

进一步的，每个沟槽孔的横截面的形状为矩形、梯形或者“V”型。

进一步的，基底为半导体衬底，包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)；导电层为金属电极或者重掺杂的半导体材料。

进一步的，缓冲层为氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、氧化铝(Al₂O₃)、氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化镧(La₂O₃)、氮氧硅铪(HfSiON)、氧化锗(GeO₂)中的一种或多种。

进一步的，铁电薄膜层为氧化铪(HfO₂)、氧化锆(ZrO₂)、掺杂其他元素的氧化锆(ZrO₂)或掺杂其他元素的氧化铪(HfO₂)；掺杂元素包括硅(Si)、铝(Al)、锆(Zr)、镧(La)、铈(Ce)、锶(Sr)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的一种或多种。

进一步的，沟道层为具有高载流子迁移率的氧化物半导体材料，为氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡锌(InSnZnO)、氧化锌锡(ZnSnO)、氧化锌铝锡(ZnAlSnO)、氧化硅锌锡(SiZnSnO)、氧化铟铝锌(InAlZnO)、氧化铟锆锌(InZrZnO)、氧化铟铪锌(InHfZnO)、氧化锌(ZnO)或氧化镓(Ga₂O₃)中的一种。

进一步的，填充层为氧化硅(SiO₂)、氮化硅(Si₃N₄)或氮氧化硅(SiON)。

进一步的，隔离层为氧化硅(SiO₂)或介电常数小于氧化硅(SiO₂)的绝缘材料；控制栅电极为重掺杂的多晶硅、氮化物金属电极或钨(W)。

根据本发明的另一个方面,本发明提供了一种三维沟槽型铁电存储器的制备方法，包括：

在基底上设置导电层；在导电层上依次交叠沉积预设层数的隔离层和控制栅电极；形成贯穿隔离层和控制栅电极的多个沟槽孔，且每个沟槽孔的底部嵌于导电层中；在每个沟槽孔的侧壁和槽底依次铺设缓冲层、铁电薄膜层和沟道层；在沟道层的内壁上沉积填充层以填满沟槽孔，完成三维沟槽型铁电存储器的制备；其中，控制栅电极与缓冲层、铁电薄膜层、沟道层共同组成多个相互串联的铁电场效应晶体管。

(三)有益效果

本发明的上述技术方案具有如下有益的技术效果：

本发明的沟槽型存储单元串的沟槽两边均可以形成存储单元，能够获得更多的存储单元；且在沟槽的两端设置选择晶体管时能够获得更为紧凑的布线，有利于实现更高密度集成。

同时，沟槽型存储单元串中依次设置的缓冲层可以作为铁电薄膜层生长的种子层或应力调控层，有利于促进铁电薄膜层中铁电相的生成，能够提升铁电薄膜层的性能；还可以避免铁电薄膜层与控制栅电极直接接触引起的元素扩散和界面反应问题，防止铁电薄膜层的性能退化。另外，选用高载流子迁移率的氧化物半导体材料作为沟道层，可以获得更大的读取电流和读取速度，且铁电薄膜层与氧化物半导体沟道层之间几乎无界面层，可以实现更小的工作电压。

本发明提供的制备方法避免了铁电薄膜层的刻蚀，进一步增加了铁电存储器的可靠性。

附图说明

图1是本发明提供的三维沟槽型铁电存储器的立体结构示意图；

图2是本发明提供的三维沟槽型铁电存储器中沟槽型存储单元串的顶视图；

图3是本发明提供的三维沟槽型铁电存储器的剖面结构示意图；

图4是本发明提供的三维沟槽型铁电存储器的制备方法中步骤一的结构示意图；

图5是本发明提供的三维沟槽型铁电存储器的制备方法中步骤二的结构示意图；

图6是本发明提供的三维沟槽型铁电存储器的制备方法中步骤三的结构示意图；

图7是本发明提供的三维沟槽型铁电存储器的制备方法中步骤四的结构示意图。

附图标记：

1-基底；2-导电层；3(3a-3g)-隔离层；4(4a-4f)-控制栅电极；5-沟槽型存储单元串；6-缓冲层；7-铁电薄膜层；8-沟道层；9-填充层；10-沟槽孔。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

下面结合附图和实施例对本发明进行详细说明。

图1是本发明提供的三维沟槽型铁电存储器的立体结构示意图，图2是本发明提供的三维沟槽型铁电存储器中沟槽型存储单元串的顶视图，图3是本发明提供的三维沟槽型铁电存储器的剖面结构示意图，请查看图1和图3。

本发明提供了一种三维沟槽型铁电存储器，包括：基底1，设置在基底1上的导电层2；导电层2上方设置有层叠结构，层叠结构包括多层水平排布的隔离层3和控制栅电极4，隔离层3和控制栅电极4相互交叠排布，即相邻两个隔离层3之间都设有控制栅电极4，相邻两个控制栅电极4之间都设有隔离层3。

其中，隔离层3用于绝缘，将隔离层3首先水平设置在导电层2上表面，再将控制栅电极4设置在隔离层3的上表面，再将隔离层3设置在控制栅电极4的上表面，以此类推，使得隔离层3和控制栅电极4相互交叠且水平排布在导电层2上方，直至隔离层3封顶。

图1和图3中，3a-3g和4a-3f中的a-g和a-f为预设层数，隔离层3和控制栅电极4的层数可根据情况而定。

本发明的三维沟槽型铁电存储器还包括多个竖直贯穿层叠结构的沟槽型存储单元串5，且每个沟槽型存储单元串5的底部嵌入导电层2中。

沟槽型存储单元串5包括：沟槽孔10，沟槽孔10的槽底嵌入导电层2中；沟槽孔10的侧壁和槽底还依次铺设有缓冲层6、铁电薄膜层7、沟道层8和填充层9。

最终由控制栅电极4与缓冲层6、铁电薄膜层7、沟道层8共同组成多个相互串联的铁电场效应晶体管。请查看图3中矩形方框围出的区域，即为铁电场效应晶体管。

可选的，缓冲层6、铁电薄膜层7和沟道层8的长度小于所述侧壁和槽底的长度；或缓冲层6、铁电薄膜层7和沟道层8的长度等于所述侧壁和槽底的长度。

请查看图1和图2，当有多个沟槽型存储单元串5相邻时，不同的三沟槽型存储单元串5中的铁电场效应晶体管应隔离开，因此沟槽型存储单元串5中缓冲层6、铁电薄膜层7和沟道层8的长度小于所述侧壁和槽底的长度，使得沟槽孔10只有一部分包含铁电场效应晶体管，另一部分用于隔离相邻的沟槽型存储单元串5中的铁电场效应晶体管。

当只有一个沟槽型存储单元串5时，沟槽型存储单元串5中的缓冲层6、铁电薄膜层7和沟道层8可将沟槽孔10完全填满，因此沟槽型存储单元串5中每一层物质的长度都等于侧壁和槽底的长度。

可选的，每个沟槽型存储单元串5中铁电场效应晶体管的数量是控制栅电极4的层数的两倍。

可选的，每个沟槽孔10的横截面的形状为矩形、梯形或者“V”型。

其中，在铁电薄膜层7与控制栅电极层4之间设置缓冲层6，可以有效避免铁电薄膜层7与控制栅电极层4的直接接触、元素扩散和化学反应。并且缓冲层6还可以作为铁电薄膜层7的种子层，以诱导薄膜生长,或作为应力调控层，有利于促进铁电薄膜层7中铁电相的生成，从而提升铁电薄膜层7的性能。同时也可以有效降低漏电流，提升三维沟槽型铁电存储器的保持性能。

沟道层8是铁电场效应晶体管的一部分，其电阻可通过加在控制栅电极层4上的电压改变铁电薄膜层7中的极化而改变，实现导通和截止，从而存取数据。沟道层8的厚度要小于其耗尽层厚度，以形成全耗尽型晶体管。其中耗尽层是半导体中的通用名称，其厚度与所选半导体材料的性质有关。

同时，现有的三维晶体管型铁电存储器的源极和漏极选择晶体管分别位于存储单元串的上下两端，会影响后续工艺中的金属布线。请查看图3，图3中的两个黑色箭头表示沟槽型存储单元串5的两端，可以看出沟槽型存储单元串5的两端均位于同一个水平线上，该结构可以获得更为紧凑的金属布线，有利于实现更高密度的集成。

可选的，基底1为半导体衬底，包括但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)等；导电层2为金属电极或者重掺杂的半导体材料。

若导电层2为金属电极，基底1与导电层2中间将设置一层绝缘材料；可选的，导电层2可以是Ti、Ta、HfN、TiN、W、TaN等金属电极中的一种或多种。

若导电层2为重掺杂的半导体材料，导电层2与基底1形成pn结；可选的，当基底1为p型半导体时，导电层2为中掺杂的n型半导体。其中，重掺杂是指浓度很高。

可选的，缓冲层6为氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、氧化铝(Al₂O₃)、氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化镧(La₂O₃)、氮氧硅铪(HfSiON)、氧化锗(GeO₂)中的一种或多种。

可选的，铁电薄膜层7为氧化铪(HfO₂)、氧化锆(ZrO₂)、掺杂其他元素的氧化锆(ZrO₂)或掺杂其他元素的氧化铪(HfO₂)；掺杂元素包括硅(Si)、铝(Al)、锆(Zr)、镧(La)、铈(Ce)、锶(Sr)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的一种或多种。

可选的，沟道层8为具有高载流子迁移率的氧化物半导体材料，可促进铁电薄膜层7生成铁电相，提升铁电薄膜层7的性能，且与铁电薄膜层7之间化学反应较弱、几乎不生成界面层，包括但不限于氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡锌(InSnZnO)、氧化锌锡(ZnSnO)、氧化锌铝锡(ZnAlSnO)、氧化硅锌锡(SiZnSnO)、氧化铟铝锌(InAlZnO)、氧化铟锆锌(InZrZnO)、氧化铟铪锌(InHfZnO)、氧化锌(ZnO)、氧化镓(Ga₂O₃)等。

其中，高载流子迁移率的氧化物半导体材料作为沟道层8，可以获得更大的读取电流和读取速度，且铁电薄膜层7与氧化物半导体沟道层8之间几乎无界面层，可以实现更小的工作电压。

可选的，填充层9为氧化硅(SiO₂)、氮化硅(Si₃N₄)或氮氧化硅(SiON)。

可选的，隔离层3为氧化硅(SiO₂)或介电常数小于氧化硅(SiO₂)的介电常数的绝缘材料。

可选的，控制栅电极4为重掺杂的多晶硅、氮化物金属电极或钨(W)，重掺杂是指浓度很高，浓度高导电性好。

本发明还提供了一种三维沟槽型铁电存储器的制备方法，包括以下步骤：

步骤一：在基底1上设置导电层2。

图4是本发明提供的三维沟槽型铁电存储器的制备方法中步骤一的结构示意图，请查看图4。

在基底1上设置导电层2的方法为：若导电层2为重掺杂的半导体材料，通过采用离子注入工艺向基底1的表面注入离子，以在基底1的表面形成导电层2，且导电层2和基底1形成pn结。例如：基底1为p型半导体，则导电层2为重掺杂的n型半导体，重掺杂是指浓度很高。若导电层2为金属电极，先在基底1的上面形成一层绝缘材料，然后沉积金属电极以形成导电层2。

可选的，基底1为半导体衬底，包括但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)等。

步骤二：在导电层2上依次交叠沉积预设层数的隔离层3和控制栅电极4。

图5是本发明提供的三维沟槽型铁电存储器的制备方法中步骤二的结构示意图，请查看图5。

先在导电层2的表面沉积隔离层3，再在隔离层3的表面沉积控制栅电极4，再在控制栅电极4的表面沉积隔离层3，以此类推，使得隔离层3和控制栅电极4相互交叠水平排布在导电层2上方，直至隔离层3封顶。

可选的，隔离层3为氧化硅(SiO₂)或介电常数小于氧化硅(SiO₂)的介电常数的绝缘材料。控制栅电极4为重掺杂的多晶硅、氮化物金属电极或钨(W)，重掺杂是指浓度很高，浓度高导电性好。

可选的，本领域技术人员可根据情况设定隔离层3和控制栅电极4的预设层数，图5中仅展示7层隔离层3(3a-3g)和6层控制栅电极4(4a-4f)。

可选的，隔离层3和控制栅电极4的沉积方法包括化学气相沉积(CVD)、磁控溅射(sputtering)、金属有机物化学气相沉积(MOCVD)和原子层沉积(ALD)中的任一种或多种。

步骤三：形成贯穿隔离层3和控制栅电极4的多个沟槽孔10，且每个沟槽孔10的底部嵌于导电层2中。

图6是本发明提供的三维沟槽型铁电存储器的制备方法中步骤三的结构示意图，请查看图6。采用湿法刻蚀工艺或干法刻蚀工艺刻蚀控制栅电极4、隔离层3和导电层2，以形成多个沟槽孔10，每个沟槽孔10的形状为矩形、梯形或者“V”型，每个沟槽孔10贯穿所有的隔离层3和控制栅电极4，而且每个沟槽孔10的底部嵌于导电层2中，图6中仅展示两个沟槽孔10。

步骤四：在每个沟槽孔10的内壁上依次沉积缓冲层6、铁电薄膜层7、沟道层8；并基于沟道层8在每个沟槽孔10内沉积填充层9，以填满每个沟槽孔10，形成沟槽型存储单元串5，完成三维沟槽型铁电存储器的制备。

图7是本发明提供的三维沟槽型铁电存储器的制备方法中步骤四的结构示意图，请查看图7。其中，控制栅电极4与缓冲层6、铁电薄膜层7、沟道层8共同组成多个相互串联的铁电场效应晶体管。请查看图6中矩形方框围出的区域，即为铁电场效应晶体管。

可选的，缓冲层6、铁电薄膜层7和沟道层8的长度小于所述侧壁和槽底的长度；或缓冲层6、铁电薄膜层7和沟道层8的长度等于所述侧壁和槽底的长度。

请查看图1和图2，当有多个沟槽型存储单元串5相邻时，不同的三沟槽型存储单元串5中的铁电场效应晶体管应隔离开，因此沟槽型存储单元串5中缓冲层6、铁电薄膜层7和沟道层8的长度小于侧壁和槽底的长度，使得沟槽孔10只有一部分包含铁电场效应晶体管，另一部分用于隔离相邻的沟槽型存储单元串5中的铁电场效应晶体管。

当只有一个沟槽型存储单元串5时，沟槽型存储单元串5中的缓冲层6、铁电薄膜层7和沟道层8可将沟槽孔10完全填满，因此沟槽型存储单元串5中每一层物质的长度都等于所述侧壁和槽底的长度。

在铁电薄膜层7与控制栅电极层4之间设置缓冲层6，可以有效避免铁电薄膜层7与控制栅电极层4的直接接触、元素扩散和化学反应。并且缓冲层6可以作为铁电薄膜层7的种子层，以诱导薄膜生长，或作为应力调控层，促进铁电薄膜层7的结晶、生成铁电相，从而提升铁电薄膜层7的性能。同时也可以有效降低漏电流，提升三维铁电存储器的保持性能。

沟道层8是所述铁电场效应晶体管的一部分，其电阻可通过加在控制栅电极层4上的电压改变铁电薄膜层7中的极化而改变，实现导通和截止，从而读取数据。沟道层8的厚度要小于其耗尽层厚度，以形成全耗尽型晶体管。其中耗尽层是半导体中的通用名称，其厚度与所选半导体材料的性质有关。

同时，现有的三维铁电存储器的源极和漏极选择晶体管分别位于存储单元串的上下两端，会影响后续工艺中的金属布线。图6中的两个黑色箭头表示沟槽型存储单元串5的两端，可以看出沟槽型存储单元串5的两端均位于同一个水平线上，以获得更为紧凑的金属布线，有利于实现更高密度的集成。

可选的，缓冲层6为氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、氧化铝(Al₂O₃)、氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化钛(TiO₂)、氧化镧(La₂O₃)、氮氧硅铪(HfSiON)、氧化锗(GeO₂)中的一种或多种。

可选的，铁电薄膜层7为氧化铪(HfO₂)、氧化锆(ZrO₂)、掺杂其他元素的氧化锆(ZrO₂)或掺杂其他元素的氧化铪(HfO₂)；掺杂元素包括硅(Si)、铝(Al)、锆(Zr)、镧(La)、铈(Ce)、锶(Sr)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的一种或多种。

可选的，沟道层8为具有高载流子迁移率的氧化物半导体材料，且与所述铁电薄膜层7之间化学反应较弱、几乎不生成界面层，还可促进铁电薄膜层7生成铁电相。

包括但不限于氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡锌(InSnZnO)、氧化锌锡(ZnSnO)、氧化锌铝锡(ZnAlSnO)、氧化硅锌锡(SiZnSnO)、氧化铟铝锌(InAlZnO)、氧化铟锆锌(InZrZnO)、氧化铟铪锌(InHfZnO)、氧化锌(ZnO)、氧化镓(Ga₂O₃)等。

高载流子迁移率的氧化物半导体材料作为所述沟道层8，可以获得更大的读取电流和读取速度，且铁电薄膜层7与氧化物半导体沟道层8之间几乎无界面层，可以实现更小的工作电压。

可选的，填充层9为氧化硅(SiO₂)、氮化硅(Si₃N₄)或氮氧化硅(SiON)。

可选的，本发明中缓冲层6、铁电薄膜层7、沟道层8和填充层9的沉积方法可以相同或不同，为化学气相沉积法(CVD)或原子层沉积法(ALD)。

可选的，步骤三中，在导电层2上沉积隔离层3，沉积方法为化学气相沉积法(CVD)、磁控溅射法(sputtering)或原子层沉积法(ALD)。

可选的，步骤三中，在导电层2上沉积控制栅电极4，沉积方法为化学气相沉积法(CVD)、磁控溅射法(sputtering)、原子层沉积法(ALD)和金属有机物气相沉积法(MOCVD)中的任一种或多种。

现有三维铁电存储器工艺制备过程中的刻蚀步骤会损伤铁电薄膜层，从而将影响铁电存储器的可靠性。具体地，现有的制备方法中，在沉积完铁电薄膜层之后，还需要刻蚀某些位置多余的铁电薄膜层，从而影响铁电薄膜层的质量。而本发明的三维沟槽型铁电存储器的结构为沟槽型，制备的时候依次沉积缓冲层6、铁电薄膜层7、沟道层8即可，不要采用刻蚀工艺，因而可以提升铁电存储器的可靠性。

本发明旨在保护一种三维铁电存储器及其制备方法，包括：基底1和设置在基底1上的导电层2；导电层2上设置的层叠结构包括多层相互交叠且水平排布的隔离层3和控制栅电极4；多个沟槽孔10贯穿层叠结构，且沟槽孔10的槽底嵌入导电层2中；沟槽孔10的侧壁和槽底依次铺设有缓冲层6、铁电薄膜层7、沟道层8和填充层9。本发明的三维铁电存储器可以获得更为紧凑的布线，有利于实现更高密度集成。同时沟槽型存储单元串5中设置的缓冲层6能够保障铁电薄膜层及其存储器的质量和性能。另外，选用高载流子迁移率的氧化物半导体材料作为沟道层8，可以获得更大的读取电流和读取速度，且铁电薄膜层7与氧化物半导体沟道层8之间几乎无界面层，可以实现更小的工作电压。

应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。