阅读说明：本技术 半导体存储装置、半导体存储装置的制造方法及电子装置 (Semiconductor memory device, method of manufacturing semiconductor memory device, and electronic apparatus ) 是由 塚本雅则 于 2019-02-12 设计创作，主要内容包括：[问题]用于提供一种半导体存储装置和电子装置,半导体存储装置包括具有更优化的结构的铁电电容器作为存储器单元。[解决方案]一种半导体存储装置,包括：场效应晶体管,设置在半导体衬底的有源区域中；铁电电容器,具有将铁电膜保持在其间的第一电容器电极和第二电容器电极,所述第一电容器电极电连接到所述场效应晶体管的源极或漏极中的一个；源极线,电连接到所述铁电电容器的所述第二电容器电极；以及位线,电连接到所述场效应晶体管的源极或漏极中的另一个。所述场效应晶体管的栅极电极在第一方向上延伸超出所述有源区域,并且所述源极线和所述位线在与所述第一方向垂直的第二方向上延伸。([ problem ] to provide a semiconductor memory device including a ferroelectric capacitor having a more optimized structure as a memory cell, and an electronic device. [ solution ] A semiconductor storage device includes: a field effect transistor disposed in an active region of a semiconductor substrate; a ferroelectric capacitor having a first capacitor electrode and a second capacitor electrode holding a ferroelectric film therebetween, the first capacitor electrode being electrically connected to one of a source or a drain of the field effect transistor; a source line electrically connected to the second capacitor electrode of the ferroelectric capacitor; and a bit line electrically connected to the other of the source or the drain of the field effect transistor. A gate electrode of the field effect transistor extends beyond the active region in a first direction, and the source line and the bit line extend in a second direction perpendicular to the first direction.)

半导体存储装置、半导体存储装置的制造方法及电子装置

技术领域

本公开涉及半导体存储装置、半导体存储装置的制造方法及电子装置。

背景技术

包括在同一衬底上设置的n型金属氧化物半导体场效应晶体管(nMOSFET)和p型MOSFET(pMOSFET)的互补金属氧化物半导体(CMOS)电路已知为具有低功耗、可高速操作并可以易于实现小型化和高集成的电路。

因此，CMOS电路被用于许多大规模集成(LSI)装置中。注意，这种LSI装置最近已经商业化为通过在一个芯片上安装模拟电路、存储器、逻辑电路等而获得的片上系统(SoC)。

例如，静态随机存取存储器(静态RAM)(SRAM)等被用作安装在LSI装置上的存储器。近年来，为了降低LSI装置的成本和功耗，考虑使用动态RAM(DRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)等代替SRAM。

在此，FeRAM是指使用铁电构件的剩余极化的方向来存储信息的半导体存储装置。例如，作为FeRAM的结构的示例，提出了使用具有堆叠型圆柱形状的铁电电容器作为存储器单元的结构。

另一方面，作为使用具有堆叠型圆柱形状的电容器的存储器，作为存储器单元，已知有以下描述的专利文献1中所描述的使用顺电电容器的DRAM。例如，以下描述的专利文献1公开了一种DRAM，其中在设置在场效应晶体管的漏极区域上的接触孔内设置有顺电电容器。

引文列表

专利文献

专利文献1：日本未经审查的专利申请公开No.2007-520069

发明内容

本发明要解决的问题

然而，以上描述的专利文献1中公开的结构是与使用顺电电容器的DRAM有关的结构。因此，专利文献1中公开的结构不能原样应用于使用铁电电容器的FeRAM。因此，需要充分优化使用铁电电容器作为存储器单元的FeRAM的结构。

鉴于前述内容，本公开提出了新颖且改善并且包括具有更优化的结构的铁电电容器作为存储器单元的半导体存储装置、半导体存储装置的制造方法及电子装置。

问题的解决方案

根据本公开，提供了一种半导体存储装置，该半导体存储装置包括：场效应晶体管，设置在半导体衬底的有源区域中；铁电电容器，包括夹着铁电膜的第一电容器电极和第二电容器电极，所述第一电容器电极电连接到所述场效应晶体管的源极或漏极中的一个；源极线，电连接到所述铁电电容器的所述第二电容器电极；以及位线，电连接到所述场效应晶体管的源极或漏极中的另一个，其中，所述场效应晶体管的栅极电极在跨越所述有源区域的第一方向上延伸，并且所述源极线和所述位线在与所述第一方向正交的第二方向上延伸。

此外，根据本公开，提供了一种半导体存储装置的制造方法，该制造方法包括：在半导体衬底的有源区域中形成场效应晶体管，以使得所述场效应晶体管的栅极电极在跨越所述有源区域的第一方向上延伸；形成铁电电容器，所述铁电电容器包括夹着铁电膜的第一电容器电极和第二电容器电极，所述第一电容器电极与所述场效应晶体管的源极或漏极中的一个电连接；以及形成源极线和位线，所述源极线与所述铁电电容器的所述第二电容器电极电连接，所述位线电连接到所述场效应晶体管的源极或漏极中的另一个，以使得所述源极线和所述位线在与所述第一方向正交的第二方向上延伸。

此外，根据本公开，提供了一种电子装置，该电子装置包括半导体存储装置，该半导体存储装置包括：场效应晶体管，设置在半导体衬底的有源区域中；铁电电容器，包括夹着铁电膜的第一电容器电极和第二电容器电极，所述第一电容器电极电连接到所述场效应晶体管的源极或漏极中的一个；源极线，电连接到所述铁电电容器的所述第二电容器电极；以及位线，电连接到所述场效应晶体管的源极或漏极中的另一个；其中，在所述半导体存储装置中，所述场效应晶体管的栅极电极在跨越所述有源区域的第一方向上延伸，并且所述源极线和所述位线在与所述第一方向正交的第二方向上延伸。

在本公开中，在包括电容器和晶体管的半导体存储装置中，控制电容器的选择或非选择的字线WL的延伸方向与读出时驱动电容器的源极线SL和位线BL的延伸方向正交。因此，因为可以在半导体存储装置中有效地布置电容器和晶体管，所以可以防止占用面积的增加。

发明的效果

如上所述，根据本公开，可以提供包括具有更优化的结构的铁电电容器作为存储器单元的半导体存储装置和电子装置。

注意，上述效果并不总是限制性的，并且可以与上述效果一起或代替上述效果而引起本说明书中描述的任何效果或从本说明书中认识到的其它效果。

附图说明

图1是示出根据本公开的实施例的半导体存储装置的等效电路的电路图。

图2是示出半导体存储装置的平面结构和截面结构的示意图。

图3示出了描述半导体存储装置的第一制造方法的一个过程的平面图和截面图。

图4示出了描述半导体存储装置的第一制造方法的一个过程的平面图和截面图。

图5示出了描述半导体存储装置的第一制造方法的一个过程的平面图和截面图。

图6示出了描述半导体存储装置的第一制造方法的一个过程的平面图和截面图。

图7示出了描述半导体存储装置的第一制造方法的一个过程的平面图和截面图。

图8示出了描述半导体存储装置的第一制造方法的一个过程的平面图和截面图。

图9示出了描述半导体存储装置的第一制造方法的一个过程的平面图和截面图。

图10示出了描述半导体存储装置的第二制造方法的一个过程的平面图和截面图。

图11示出了描述半导体存储装置的第二制造方法的一个过程的平面图和截面图。

图12示出了描述半导体存储装置的第二制造方法的一个过程的平面图和截面图。

图13示出了描述半导体存储装置的第二制造方法的一个过程的平面图和截面图。

图14示出了描述半导体存储装置的第三制造方法的一个过程的平面图和截面图。

图15示出了描述半导体存储装置的第三制造方法的一个过程的平面图和截面图。

图16示出了描述半导体存储装置的第三制造方法的一个过程的平面图和截面图。

图17示出了描述半导体存储装置的第三制造方法的一个过程的平面图和截面图。

图18示出了描述半导体存储装置的第三制造方法的一个过程的平面图和截面图。

图19是示意性地示出沿着半导体存储装置的有源区域截取的截面的截面图。

图20A是示出根据本公开的实施例的电子装置的示例的外观图。

图20B是示出根据本公开的实施例的电子装置的示例的外观图。

图20C是示出根据本公开的实施例的电子装置的示例的外观图。

具体实施方式

在下文中，将参考附图详细描述本公开的优选实施例。注意，在本说明书和附图中，将通过将相同的附图标记分配给具有基本上相同的功能配置的组件来省略冗余描述。

注意，将按照以下顺序给出描述。

1.概述

2.结构示例

3.制造方法

3.1.第一制造方法

3.2.第二制造方法

3.3.第三制造方法

4.操作示例

5.应用示例

<1.概述>

首先，将参考图1描述根据本公开的实施例的半导体存储装置的概述。图1是示出根据本实施例的半导体存储装置的等效电路的电路图。注意，在以下描述中，“栅极”指示场效应晶体管的栅极电极，“漏极”指示场效应晶体管的漏极电极或漏极区域，并且“源极”指示场效应晶体管的源极电极或源极区域。

如图1中所示，半导体存储装置10包括存储信息的电容器11以及控制电容器11的选择和非选择的晶体管21。半导体存储装置10是存储一位信息例如为0或1的一个存储器单元。

电容器11是铁电电容器，其包括夹着铁电膜的一对电极。电容器11可以基于由这一对电极夹着的铁电膜的剩余极化的方向来存储信息。在电容器11中，这一对电极中的一个电极与源极线SL电连接，并且这一对电极中的另一个电极与晶体管21的源极或漏极电连接。

晶体管21是控制电容器11的选择和非选择的场效应晶体管。在晶体管21中，源极或漏极中的一个与电容器11的另一个电极电连接，并且源极或漏极中的另一个与位线BL电连接。此外，晶体管21的栅极与字线WL电连接，并且晶体管21的沟道的导通/断开状态基于来自字线WL的施加电压被控制。

在这样的半导体存储装置10中，在将信息写入到电容器11中的情况下，首先，通过向字线WL施加电压，晶体管21的沟道转变为导通状态。此后，通过在源极线SL和位线BL之间施加与要写入的信息相对应的电位差，向电容器11的铁电膜施加电场。因此，半导体存储装置10可以基于外部电场控制电容器11的铁电膜的剩余极化的方向，并将信息写入到电容器11中。

另一方面，在半导体存储装置10中，在从电容器11读出信息的情况下，首先，通过向字线WL施加电压，晶体管21的沟道转变为导通状态。此后，通过在源极线SL和位线BL之间施加预定的电位差，电容器11的铁电膜的极化方向转变为预定方向。此时，取决于转变前的铁电膜的极化方向，转变时在电容器11中流动的电流的大小改变。因此，在半导体存储装置10中，通过测量流入到电容器11中的电流的大小，可以读出电容器11中存储的信息。

通过这种布置，半导体存储装置10可以作为将信息存储到电容器11中的铁电随机存取存储器(FeRAM)来操作。

在半导体存储装置10中，源极线SL和位线BL在与字线WL的延伸方向正交的方向上延伸。在下文中将描述源极线SL、位线BL和字线WL的延伸方向的原因。

在用作使用铁电电容器的FeRAM的半导体存储装置10中，基于电容器11的极化方向来存储信息。因此，为了从电容器11读出信息，在源极线SL和位线BL之间施加电压，并且电容器11的极化被转换成电荷量并被读出到外部。

例如，在向字线WL施加电压的情况下，在字线WL的延伸方向上排列的所有晶体管21变为导通状态。因此，在字线WL的延伸方向与源极线SL或位线BL中的任何一个平行的情况下，从源极线SL或位线BL经由处于导通状态的晶体管21向在字线WL的延伸方向上排列的所有电容器11施加电位。在这种情况下，在从源极线SL或位线BL施加了电位的未选择电容器11中，有可能产生故障。

此外，在半导体存储装置10中，为了将信息写入到布置成矩阵的每个电容器11中，字线WL需要与源极线SL和位线BL正交，并且交点需要被唯一地限定。具体地，重要的是，控制电容器11的选择或非选择的字线WL的延伸方向与在写入时驱动电容器11的源极线SL和位线BL的延伸方向正交。

这里，作为使用电容器存储信息的半导体存储装置的其它示例，包括使用顺电电容器的动态随机存取存储器(DRAM)。

在DRAM中，为了增加集成度，可以使用将连接到电容器的一对电极中的一个电极的源极线固定到预定电位的方法(该方法也将称为“Vcc/2方法”)。在这种情况下，由于将固定到预定电位的源极线设置为在存储器单元之上像板一样散布的板状电极，因此未限定源极线的延伸方向。因此，在DRAM中，没有充分考虑控制电容器的选择或非选择的字线的延伸方向以及在读取时驱动电容器的源极线和位线的延伸方向。

如上所述，由于根据本实施例的半导体存储装置10被设置为具有与DRAM的驱动原理不同的驱动原理的FeRAM，因此限定字线WL、源极线SL和位线BL的各个延伸方向变得重要。通过这种布置，因为半导体存储装置10可以使用包括电容器11和晶体管21的简单配置来形成存储器单元，所以可以更容易地实现半导体存储装置10的集成和高密度。此外，在半导体存储装置10中，因为可以通过晶体管21控制电容器11的选择和非选择，所以可以防止产生在信息的写入中重写存储在未选择电容器11中的信息的写入中断。

<2.结构示例>

随后，将参考图2描述根据本实施例的半导体存储装置10的具体结构。图2是示出根据本实施例的半导体存储装置10的平面结构和截面结构的示意图。

注意，为了阐明每种配置的布置，图2中的平面图被描述为平面透视图，同时省略了形成在半导体衬底100的整个表面之上的平坦化膜200和层间绝缘膜300。图2中的截面图示出了通过沿着A-A线、B-B线和C-C线截取平面图而获得的各个截面。

此外，在以下描述中，“第一导电类型”指示“p型”或“n型”中的一个，并且“第二导电类型”指示“p型”或“n型”中的与“第一导电类型”不同的另一个。

如图2中所示，半导体存储装置10设置在半导体衬底100上。通过在半导体衬底100上以矩阵布置大量的半导体存储装置10，形成可以存储大量信息的半导体存储器1。

电容器11包括沿着穿透平坦化膜200的开口的内侧设置在源极或漏极区域151上的第一电容器电极111、沿着该开口设置在第一电容器电极111上的铁电膜113以及设置在铁电膜113上以填充该开口的第二电容器电极115。第一电容器电极111与晶体管21的源极或漏极区域151电连接，并且第二电容器电极115与用作源极线SL的第一布线层311电连接。

晶体管21包括设置在半导体衬底100上的栅极绝缘膜140、设置在栅极绝缘膜140上的栅极电极130以及设置在半导体衬底100的有源区域150中的源极或漏极区域151。通过与第一电容器电极111连接，源极或漏极区域151中的一个与电容器11电连接，并且源极或漏极区域151中的另一个经由接触件210与用作位线BL的第二布线层312电连接。通过跨越元件分离层105被设置在多个有源区域150之上，栅极电极130用作字线WL。

在半导体存储装置10中，有源区域150被设置为在第三方向上延伸的带状形状，该第三方向与栅极电极130延伸的第一方向以及第一布线层311和第二布线层312延伸的第二方向两者都倾斜地交叉。因此，在A-A线截面图中未示出与在A-A线截面图中示出的栅极电极130和栅极绝缘膜140包括在同一晶体管21中的源极或漏极区域151，并且在B-B线截面图中示出了源极或漏极区域151中的一个。注意，稍后将参考图19描述沿着有源区域150截取的截面图。

在此，作为通过将电介质构件和电极掩埋在平坦化膜200、半导体衬底100等中设置的凹部或开口中来形成电容器的结构，可以给出具有堆叠型圆柱形状的动态随机存取存储器(DRAM)。然而，在基于电容器中累积的电荷来存储信息的DRAM中，为了以足够的精度读出所存储的信息，例如，对于位线的100fF的电容，需要约20fF的电容器电容。

例如，在电容器中使用的电介质构件的相对电介质常数为25的情况下，在将电介质膜的宽度设定为60nm并将其膜厚度设定为5nm时，用于形成电容为20fF的电容器的凹部或开口的深度变为约8μm。由于极其难以加工具有这样深度的凹部或开口，因此凹部或开口使得DRAM的小型化和高集成变得困难。

根据本实施例的半导体存储装置10用作基于铁电构件的剩余极化来存储信息的FeRAM。由于FeRAM的操作原理与DRAM的操作原理不同，例如，即使位线的电容为100fF，如果铁电构件的剩余极化约为25μC/μm²，也可以以足够的精度执行信息读出。可以通过使用具有约400nm的深度的凹部或开口来形成实现这种剩余极化的电容器11。因此，根据本实施例的半导体存储装置10可以更容易地进行小型化和高集成。

在下文中，将更详细地描述半导体存储装置10的每种配置。

半导体衬底100包括半导体材料，并且是在其上形成电容器11和晶体管21的衬底。半导体衬底100可以是硅衬底，或者可以是其中诸如SiO₂之类的绝缘膜被掩埋在硅衬底中的绝缘体上硅(SOI)衬底。可替代地，半导体衬底100可以是由诸如锗之类的另一种元素半导体形成的衬底，或者可以是由诸如砷化镓(GaAs)、氮化镓(GaN)或碳化硅(SiC)之类的化合物半导体形成的衬底。

元件分离层105包括绝缘材料，并且将设置在半导体衬底100上的晶体管21彼此电分离。元件分离层105可以被设置为在相互分离的带状区域中在第三方向(例如，当面对图2时从左上方朝向右下方的方向)上延伸。注意，第三方向是与栅极电极130延伸的第一方向(例如，当面对图2时的上下方向)以及第一布线层311和第二布线层312延伸的第二方向(例如，当面对图2时的左右方向)两者都倾斜地交叉的方向。例如，元件分离层105可以由诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物形成。

例如，使用浅沟槽隔离(STI)方法，可以通过用蚀刻等去除预定区域中的半导体衬底100的一部分然后用氧化硅(SiO_x)填充由蚀刻等形成的开口来形成元件分离层105。此外，使用硅的局部氧化(LOCOS)方法，可以通过热氧化预定区域中的半导体衬底100来形成元件分离层105。

具有带状形状且通过元件分离层105彼此分离的区域各自用作其中形成晶体管21的有源区域150。在有源区域150中的半导体衬底100中，例如，可以引入第一导电类型杂质(例如，诸如硼(B)或铝(Al)之类的p型杂质)。

如图2中所示，可以将元件分离层105和有源区域150设置为在第三方向上以Z字形延伸的带状形状。通过这种布置，因为可以在半导体存储装置10中有效地布置电容器11和晶体管21，所以可以防止半导体存储装置10的占用面积的增加。然而，应当意识到，可以将元件分离层105和有源区域150设置为在第三方向上不弯曲地延伸的线性形状。

栅极绝缘膜140包括绝缘材料，并且设置在半导体衬底100的有源区域150上。栅极绝缘膜140可以由已知为场效应晶体管的栅极绝缘膜的绝缘材料形成。例如，栅极绝缘膜140可以由诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物形成。

栅极电极130包括导电材料，并且设置在栅极绝缘膜140上。具体地，栅极电极130被设置为在第一方向上延伸，该第一方向与元件分离层105延伸的第三方向倾斜地交叉。此外，多个栅极电极130在与第一方向正交的第二方向上以预定间隔设置。通过跨越元件分离层105延伸并设置在多个有源区域150之上，栅极电极130用作电连接各个存储器单元的晶体管21的栅极电极的字线WL。

例如，栅极电极130可以由多晶硅等形成，或者可以由金属、合金、金属化合物或者金属(Ni等)与多晶硅的合金(所谓的硅化物)形成。具体地，栅极电极130可以形成为金属层和多晶硅层的堆叠结构。例如，栅极电极130可以形成为设置在栅极绝缘膜140上的包括TiN或TaN的金属层以及多晶硅层的堆叠结构。根据这样的堆叠结构，与栅极电极130仅由多晶硅层形成的情况相比，栅极电极130可以减小互连电阻。

源极或漏极区域151是形成在半导体衬底100中的第二导电类型的区域。具体地，源极或漏极区域151可以分别设置在沿第三方向上延伸的有源区域150中，以夹着栅极电极130。源极或漏极区域151中的一个与第一电容器电极111电连接，并且源极或漏极区域151中的另一个经由接触件210与用作位线BL的第二布线层312电连接。

例如，可以通过将第二导电类型杂质(例如，诸如磷(P)或砷(As)之类的n型杂质)引入到有源区域150中的半导体衬底100中来形成源极或漏极区域151。注意，可以在源极或漏极区域151与栅极电极130之间的半导体衬底100中形成轻掺杂漏极(LDD)区域，该轻掺杂漏极(LDD)区域具有与源极或漏极区域151相同的第二导电类型并且具有比源极或漏极区域151低的导电杂质密度。

注意，跨越栅极电极130设置的源极或漏极区域151中的任一个可以用作源极区域，并且其任一个可以用作漏极区域。可以取决于导电杂质或连接线的极性来任意改变功能。

侧壁绝缘膜132包括绝缘材料，并且设置在栅极电极130的侧面上作为侧壁。具体地，可以通过在包括栅极电极130的区域中均匀地形成绝缘膜并且对绝缘膜执行垂直各向异性蚀刻来形成侧壁绝缘膜132。例如，侧壁绝缘膜132可以由诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物由单层或多层形成。

当将第二导电类型杂质引入到半导体衬底100中时，通过遮蔽第二导电类型杂质，侧壁绝缘膜132以自对准的方式控制栅极电极130与源极或漏极区域151之间的位置关系。因为侧壁绝缘膜132可以逐渐控制导电杂质向半导体衬底100中的引入，所以变得可以以自对准的方式在源极或漏极区域151与栅极电极130之间形成上述LDD区域。

导电层131设置在栅极电极130上，并且用作电连接栅极电极130的线。具体地，导电层131设置在栅极电极130的上表面上，并且用作字线WL。例如，导电层131可以由金属或金属化合物形成。

接触区域152设置在源极或漏极区域151中的半导体衬底100的表面上，并且减小了源极或漏极区域151与第一电容器电极111或接触件210之间的接触电阻。具体地，接触区域152可以由诸如Ni之类的金属或与硅的合金(所谓的硅化物)形成。

平坦化膜200包括绝缘材料，掩埋晶体管21，并设置在半导体衬底100的整个表面之上。平坦化膜200设置有用于暴露晶体管21的源极或漏极区域151中的一个的开口，并且具有圆柱结构的电容器11被设置在该开口内。例如，平坦化膜200可以由诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物形成。

注意，可以在半导体衬底100上的整个表面、侧壁绝缘膜132和导电层131之上设置图2中未示出并且包括绝缘材料的衬里层。在平坦化膜200中形成用于设置电容器11或接触件210的开口的过程中，衬里层可以在衬里层和平坦化膜200之间提供高的蚀刻选择性。因此，在该过程中，衬里层可以防止对半导体衬底100的蚀刻的执行。例如，衬里层可以由诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物形成。具体地，在平坦化膜200由氧化硅(SiO_x)形成的情况下，衬里层可以由氮化硅(SiN_x)形成。

此外，衬里层可以形成为对栅极绝缘膜140下方的半导体衬底100添加压缩应力或拉伸应力的层。在这种情况下，衬里层可以通过应力作用增加形成在半导体衬底100中的沟道的载流子迁移率。

第一电容器电极111包括导电材料，并且沿着形成在平坦化膜200中以暴露有源区域150的开口的内侧设置。形成在平坦化膜200中的开口被设置为暴露源极或漏极区域151中的一个，并且第一电容器电极111设置在通过开口暴露的源极或漏极区域151中的一个上。因此，第一电容器电极111可以与源极或漏极区域151电连接。此外，第一电容器电极111被设置为从设置在平坦化膜200中的开口的开口面下凹。通过这种布置，在确保电容器11的电容的同时，可以防止第一电容器电极111与第二电容器电极115或第一布线层311短路。

例如，第一电容器电极111可以由诸如钛(Ti)或钨(W)之类的金属或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物形成。此外，第一电容器电极111可以由钌(Ru)、氧化钌(RuO₂)等形成。可以使用例如基于原子层沉积(ALD)、化学气相沉积(CVD)或离子化金属等离子体(IMP)的溅射来形成第一电容器电极111。

铁电膜113包括铁电材料，并且沿着形成在平坦化膜200中的开口的内侧设置在第一电容器电极111上。铁电膜113由自发极化并且可以基于外部电场控制剩余极化的方向的铁电材料形成。例如，铁电膜113可以由诸如压电锆钛酸铅(Pb(Zr,Ti)O₃:PZT)或钽酸锶铋(SrBi₂Ta₂O₉:SBT)之类的具有钙钛矿结构的铁电材料形成。此外，铁电膜113可以是通过热处理等使包括诸如HfO_x、ZrO_x或HfZrO_x之类的高电介质材料的膜改性而获得的铁电膜，或者也可以是通过引入诸如镧(La)、硅(Si)或钆(Gd)之类的原子使包括高电介质材料的上述膜改性而获得的铁电膜。此外，铁电膜113可以由单层形成或者可以由多层形成。例如，铁电膜113可以是包括诸如HfO_x之类的铁电材料的单层膜。可以通过使用原子层沉积(ALD)、化学气相沉积(CVD)等来形成铁电膜113。

第二电容器电极115包括导电材料，并且被设置在铁电膜113上以填充形成在平坦化膜200中的开口。例如，第二电容器电极115可以由诸如钛(Ti)或钨(W)之类的金属或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物形成。此外，第二电容器电极115可以由钌(Ru)、氧化钌(RuO₂)等形成。可以通过使用原子层沉积(ALD)、化学气相沉积(CVD)等来形成第二电容器电极115。

通过将上述铁电膜113夹在第一电容器电极111和第二电容器电极115之间来形成电容器11。因此，半导体存储装置10可以基于电容器11的铁电膜113的极化方向来存储信息。

接触件210包括导电材料，并被设置为穿透平坦化膜200。具体地，接触件210设置在与源极或漏极区域151中的另一个相对应的有源区域150上，并且电连接晶体管21的源极或漏极区域151中的另一个以及用作位线BL的第二布线层312。

例如，接触件210可以由诸如钛(Ti)或钨(W)之类的金属或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物形成。接触件210可以由单层形成，或者可以由包括多层的堆叠构件形成。例如，接触件210可以由Ti或TiN和W的堆叠构件形成。

层间绝缘膜300掩埋第一布线层311和第二布线层312，并且在半导体衬底100的整个表面之上设置在平坦化膜200上。例如，层间绝缘膜300可以由诸如氧化硅(SiO_x)、氮化硅(SiN_x)或氮氧化硅(SiON)之类的绝缘氮氧化物形成。

第一布线层311包括导电材料，并且被设置在平坦化膜200上。具体地，第一布线层311被设置在电容器11上作为在与字线WL延伸的第一方向正交的第二方向上延伸的线。通过与第二电容器电极115电连接，第一布线层311用作源极线SL。第一布线层311例如可以由诸如铜(Cu)或铝(Al)之类的金属材料形成，或者可以以Cu的镶嵌结构或双镶嵌结构形成。

第二布线层312包括导电材料，并且被设置在平坦化膜200上。具体地，第二布线层312被设置在接触件210上作为在与字线WL延伸的第一方向正交的第二方向上延伸的线。通过经由接触件210与源极或漏极区域151中的另一个电连接，第二布线层312用作位线BL。第二布线层312例如可以由诸如铜(Cu)或铝(Al)之类的金属材料形成，或者可以以Cu的镶嵌结构或双镶嵌结构形成。

根据上述结构，在半导体存储装置10中，因为可以通过晶体管21控制电容器11的选择和非选择，所以可以防止在未选择电容器11中产生写入中断。此外，在半导体存储装置10中，通过限定有源区域150、字线WL、源极线SL和位线BL的各个延伸方向，可以有效地布置晶体管21和电容器11。通过这种布置，在半导体存储装置10中，因为可以抑制一个存储器单元的占用面积的增加，所以变得可以进一步增加存储密度。

<3.制造方法>

(3.1.第一制造方法)

随后，将参考图3至图9描述根据本实施例的半导体存储装置10的第一制造方法。图3至图9示出了描述半导体存储装置10的第一制造方法的各个过程的平面图和截面图。

注意，同样在图3至图9中，类似于图2，省略了在半导体衬底100的整个表面之上形成的层的图示。此外，截面图示出了通过沿着AA线、BB线和CC线截取平面图而获得的各个截面。

首先，如图3中所示，在半导体衬底100上形成元件分离层105，并且形成其中要形成晶体管21的有源区域150。

具体地，通过干法氧化等在包括Si的半导体衬底100上形成SiO₂膜，并且通过低压化学气相沉积(CVD)等进一步形成Si₃N₄膜。随后，在Si₃N₄膜上形成图案化的抗蚀剂层以保护形成有源区域150的区域之后，将SiO₂膜、Si₃N₄膜和半导体衬底100蚀刻350nm至400nm的深度。接下来，通过形成膜厚度为650nm至700nm的SiO₂膜，并填充通过蚀刻形成的开口，来形成元件分离层105。例如，具有良好的台阶覆盖性并且可以形成致密的SiO₂膜的高密度等离子体CVD可以用于形成SiO₂膜。

随后，通过使用化学机械抛光(CMP)等去除过度形成的SiO₂膜，使半导体衬底100的表面平坦化。例如，仅需要执行使用CMP的SiO₂膜的去除，直到暴露Si₃N₄膜为止。

此外，使用热磷酸等去除Si₃N₄膜。注意，为了使元件分离层105的SiO₂膜称为更致密的膜，或者为了使有源区域150的角变圆，可以在去除Si₃N₄膜之前在N₂、O₂或H₂/O₂环境下对半导体衬底100退火。接下来，通过将半导体衬底100的与有源区域150相对应的区域的表面氧化约10nm来形成氧化膜100A，然后，执行第一导电类型杂质(例如，硼(B)等)的离子注入，将有源区域150中的半导体衬底100转换成第一导电类型的阱。

接下来，如图4中所示，在形成栅极绝缘膜140之后，在栅极绝缘膜140上形成栅极电极130。

具体地，首先，使用氢氟酸溶液等剥离覆盖半导体衬底100的表面的氧化膜100A。此后，通过在700℃使用O₂的干法氧化或快速热退火(RTA)处理，在半导体衬底100上形成具有1.5nm至10nm的膜厚度的包括SiO₂的栅极绝缘膜140。注意，作为在干法氧化中使用的气体，除了O₂以外，还可以使用H₂/O₂、N₂O或NO的混合气体。此外，当形成栅极绝缘膜140时，通过使用等离子体氮化，还可以对SiO₂膜执行氮掺杂。

接下来，使用其中将SiH₄气体用作原料气体并且将成膜温度设定为580℃至620℃的低压CVD，形成膜厚度为50nm至150nm的多晶硅膜。此后，通过使用图案化的抗蚀剂作为掩模对所形成的多晶硅膜执行各向异性蚀刻，从而形成栅极电极130。例如，HBr或Cl基气体也可以用于各向异性蚀刻。例如，在40nm节点处，可以通过将栅极宽度设定为约40nm至50nm来形成栅极电极130。

注意，栅极电极130用作字线WL。此外，栅极电极130可以与设置在除形成半导体存储装置10的区域以外的逻辑区域等中的晶体管的栅极电极同时或以共享的方式形成。

接下来，如图5中所示，在栅极电极130的两个侧面上形成侧壁绝缘膜132，并且在半导体衬底100的有源区域150中形成源极或漏极区域151。

具体地，通过以5keV至20keV且以5至20×10¹³/cm²的密度执行作为第二导电类型杂质的砷(As)的离子注入到栅极电极130的两侧，形成LDD区域。因为通过形成LDD可以抑制短沟道效应，所以可以抑制晶体管21的特性变化。注意，磷(P)也可以用作第二导电类型杂质。

接下来，在使用等离子体CVD形成膜厚度为10nm至30nm的SiO₂膜之后，使用等离子体CVD形成膜厚度为30nm至50nm的Si₃N₄膜，并形成用于侧壁的绝缘膜。此后，通过对用于侧壁的绝缘膜执行各向异性蚀刻，在栅极电极130的两个侧面上形成侧壁绝缘膜132。

此后，以20keV至50keV且以1至2×10¹⁵/cm²的密度执行作为第二导电类型杂质的离子注入，并将第二导电类型杂质引入栅极电极130的两侧。因此，在栅极电极130两侧的有源区域150中形成源极或漏极区域151。此外，通过在1000℃执行五秒钟的快速热退火(RTA)，激活离子注入的杂质。因此，形成晶体管21。注意，为了促进引入的杂质的激活并抑制杂质的扩散，也可以使用尖峰RTA来激活杂质。

随后，在通过溅射等在半导体衬底100的整个表面之上形成膜厚度为6nm至8nm的Ni膜之后，通过在300℃至450℃执行10秒至60秒的RTA，使Si上的Ni硅化(NiSi)。因为SiO₂上的Ni保持未反应状态，所以通过使用H₂SO₄/H₂O₂去除未反应的Ni，分别在栅极电极130上以及在源极或漏极区域151中形成包括NiSi的导电层131和接触区域152。注意，通过代替Ni形成Co或NiPt膜，可以由CoSi₂或NiSi形成导电层131和接触区域152。仅需要适当地设定形成Co或NiPt膜的情况下的RTA的温度。

随后，如图6中所示，在半导体衬底100的整个表面之上形成平坦化膜200以掩埋晶体管21。

具体地，在使用CVD等在半导体衬底100上形成膜厚度为100nm至500nm的SiO₂膜之后，通过使用CMP方法执行平坦化，从而形成平坦化膜200。

注意，在形成平坦化膜200之前，可以在半导体衬底100的整个表面之上在半导体衬底100上形成未示出并且包括SiN的衬里层。例如，通过使用等离子体CVD形成膜厚度为10nm至50nm的SiN膜，可以形成衬里层。衬里层还可以形成为向半导体衬底100添加压缩应力或拉伸应力的层。通过形成衬里层，在随后的过程中，可以在平坦化膜200和衬里层之间的蚀刻选择性变高的条件下蚀刻平坦化膜200。因此，可以以更高的可控制性执行蚀刻。

随后，如图7中所示，在形成穿透平坦化膜200并暴露有源区域150的开口之后，在该开口内形成第一电容器电极111。

具体地，通过使用通过光刻图案化的抗蚀剂作为掩模的各向异性蚀刻，在平坦化膜200中在源极或漏极区域151中的另一个上形成开口。开口可以形成为例如宽度为60nm并且深度为200nm。此时，如果开口的纵横比为约20，则可以毫无问题地执行用于形成开口的蚀刻以及通过随后执行的成膜来进行的开口填充。例如可以通过使用基于碳氟化合物的气体来执行各向异性蚀刻。此外，通过使用上述衬里层，可以以良好的可控制性停止蚀刻。

接下来，使用基于ALD、CVD或IMP的溅射，沿着在平坦化膜200中形成的开口的内部形状在源极或漏极区域151上形成膜厚度为5nm至20nm的TiN膜。注意，可以使用TaN、Ru、RuO₂等代替TiN作为用于形成第一电容器电极111的材料。此后，在形成的第一电容器电极111上施加抗蚀剂之后，通过在抗蚀剂和第一电容器电极111变为几乎相等的选择比的条件下执行回蚀，第一电容器电极111从开口的开口面下凹。因此，可以使第一电容器电极111的肩部下凹并且形成凹部，同时保留开口的底部和侧面上的第一电容器电极111。

接下来，如图8中所示，通过在第一电容器电极111上形成铁电膜113，并在铁电膜113上进一步形成第二电容器电极115，在开口内形成电容器11。

具体地，沿着平坦化膜200中设置的开口的内部形状，在第一电容器电极111上使用CVD或ALD形成膜厚度为3nm至10nm的作为高电介质材料的氧化铪(HfO_x)的膜，从而形成铁电膜113。注意，通过在随后的过程中经历退火处理，将作为高电介质材料的氧化铪(HfO_x)转换成铁电材料。

注意，也可以使用诸如氧化锆(ZrO_x)或氧化铪锆(HfZrO_x)之类的高电介质材料来代替氧化铪。此外，通过用镧(La)、硅(Si)、钆(Gd)等掺杂这些类型的高电介质材料，可以将这些类型的高电介质材料转换成铁电材料。此外，诸如压电锆钛酸铅(PZT)或钽酸锶铋(SBT)之类的钙钛矿铁电材料也可以用作铁电膜113。

此后，通过使用CVD、ALD、溅射等在铁电膜113上形成膜厚度为5nm至20nm的TiN膜以填充形成在平坦化膜200中的开口，从而形成第二电容器电极115。注意，TaN、Ru或RuO₂也可以用作用于形成第二电容器电极115的材料。随后，执行用于将铁电膜113中包括的HfO_x转换成铁电材料的结晶退火。注意，用于将HfO_x转换成铁电材料的结晶退火可以在该过程中执行，或者可以在另一过程中执行(例如，在稍后描述的CMP之后)。例如，可以在不脱离400℃至700℃的范围以及诸如晶体管21和NiSi之类的另一配置的耐热范围的情况下任意地改变结晶退火的条件。此后，通过执行CMP或全表面回蚀，去除过度形成在平坦化膜200上的铁电膜113和第二电容器电极115。因此，形成电容器11。

接下来，如图9中所示，在形成与源极或漏极区域151中的另一个电连接的接触件210之后，在半导体衬底100的整个表面之上形成层间绝缘膜300，并且形成第一布线层311和第二布线层312。

具体地，通过蚀刻平坦化膜200，在源极或漏极区域151中的另一个上形成开口。随后，在使用CVD等在平坦化膜200中的开口中形成Ti和TiN膜并且进一步形成W膜之后，通过使用CMP方法执行平坦化，在源极或漏极区域151中的另一个上形成接触件210。注意，可以使用利用离子金属等离子体(IMP)等的溅射方法形成Ti和TiN膜。此外，可以使用全表面回蚀代替CMP方法来执行平坦化。注意，接触件210可以与设置在除形成半导体存储装置10的区域以外的逻辑区域等中的晶体管的接触件同时形成。

此后，在平坦化膜200的整个表面之上使用CVD等形成膜厚度为100nm至500nm的SiO₂膜之后，通过使用CMP方法执行平坦化，从而形成层间绝缘膜300。随后，在通过蚀刻层间绝缘膜300形成用于与第二电容器电极115或接触件210电连接的开口之后，通过使用镶嵌结构或双镶嵌结构，使用Cu等作为布线材料形成第一布线层311和第二布线层312。注意，第一布线层311和第二布线层312可以由Al等形成。第一布线层311通过在第二电容器电极115上在第二方向上延伸而用作源极线SL。此外，第二布线层312通过在接触件210上在第二方向上延伸而用作位线BL。

根据上述过程，可以形成根据本实施例的半导体存储装置10。

(3.2.第二制造方法)

随后，将参考图10至13描述根据本实施例的半导体存储装置10的第二制造方法。图10至图13示出了描述半导体存储装置10的第二制造方法的各个过程的平面图和截面图。

注意，同样在图10至图13中，类似于图2，省略了在半导体衬底100的整个表面之上形成的层的图示。此外，截面图示出了通过沿着AA线、BB线和CC线截取平面图而获得的各个截面。

首先，通过与参考图3至图6描述的过程类似的过程，形成直到平坦化膜200的组件。

随后，如图10中所示，形成与源极或漏极区域151中的另一个电连接的接触件210。

具体地，通过蚀刻平坦化膜200，在源极或漏极区域151中的另一个上形成开口。随后，在使用CVD等在平坦化膜200中的开口中形成Ti和TiN膜并且进一步形成W膜之后，通过使用CMP方法执行平坦化，在源极或漏极区域151中的另一个上形成接触件210。注意，可以使用利用离子金属等离子体(IMP)等的溅射方法形成Ti和TiN膜。此外，可以使用全表面回蚀代替CMP方法来执行平坦化。注意，接触件210可以与设置在除存储器区域以外的逻辑区域中的晶体管的接触件同时形成。

接下来，如图11中所示，在半导体衬底100的整个表面之上形成层间绝缘膜300之后，形成穿透平坦化膜200和层间绝缘膜300并暴露有源区域150的开口，并且在该开口内形成第一电容器电极111。

具体地，在平坦化膜200的整个表面之上使用CVD等形成膜厚度为100nm至500nm的SiO₂膜之后，通过使用CMP方法执行平坦化，形成层间绝缘膜300。接下来，通过使用通过光刻图案化的抗蚀剂作为掩模的各向异性蚀刻，在与源极或漏极区域151中的另一个相对应的有源区域150上在平坦化膜200和层间绝缘膜300中形成开口。例如，开口可以形成为具有60nm的宽度和200nm的深度。此时，如果开口的纵横比为约20，则可以毫无问题地执行用于形成开口的蚀刻以及通过随后执行的成膜进行的开口填充。例如可以通过使用基于碳氟化合物的气体来执行各向异性蚀刻。此外，通过使用上述衬里层，可以以良好的可控制性停止蚀刻。

接下来，使用基于ALD、CVD或IMP的溅射，沿着在平坦化膜200和层间绝缘膜300中形成的开口的内部形状，在源极或漏极区域151上形成膜厚度为5nm至20nm的TiN膜。注意，可以使用TaN、Ru、RuO₂等代替TiN作为用于形成第一电容器电极111的材料。此后，在形成的第一电容器电极111上施加抗蚀剂之后，通过在抗蚀剂和第一电容器电极111变为几乎相等的选择比的条件下执行回蚀，第一电容器电极111从开口的开口面下凹。因此，可以使第一电容器电极111的肩部下凹并且形成凹部，同时保留开口的底部和侧面上的第一电容器电极111。

随后，如图12中所示，通过在第一电容器电极111上形成铁电膜113，并进一步在铁电膜113上形成第二电容器电极115，在开口内形成电容器11。

具体地，沿着在平坦化膜200中设置的开口的内部形状，在第一电容器电极111上使用CVD或ALD形成膜厚度为3nm至10nm的作为高电介质材料的氧化铪(HfO_x)的膜，从而形成铁电膜113。注意，通过在随后的过程中经历退火处理，将作为高电介质材料的氧化铪(HfO_x)转换成铁电材料。

注意，也可以使用诸如氧化锆(ZrO_x)或氧化铪锆(HfZrO_x)之类的高电介质材料来代替氧化铪。此外，通过用镧(La)、硅(Si)、钆(Gd)等掺杂这些类型的高电介质材料，可以将这些类型的高电介质材料转换成铁电材料。此外，诸如压电锆钛酸铅(PZT)或钽酸锶铋(SBT)之类的钙钛矿铁电材料也可以用作铁电膜113。

此后，通过使用CVD、ALD、溅射等在铁电膜113上形成膜厚度为5nm至20nm的TiN膜以填充形成在平坦化膜200中的开口，从而形成第二电容器电极115。注意，TaN、Ru或RuO₂也可以用作用于形成第二电容器电极115的材料。随后，执行用于将铁电膜113中包括的HfO_x转换成铁电材料的结晶退火。注意，用于将HfO_x转换成铁电材料的结晶退火可以在该过程中执行，或者可以在另一过程中执行(例如，在稍后描述的CMP之后)。例如，可以在不脱离400℃至700℃的范围以及诸如晶体管21和NiSi之类的另一配置的耐热范围的情况下任意地改变结晶退火的条件。此后，通过执行CMP或全表面回蚀，去除过度形成在平坦化膜200上的铁电膜113和第二电容器电极115。因此，形成电容器11。

此后，如图13中所示，形成第二布线层312。

具体地，在通过蚀刻层间绝缘膜300形成用于与接触件210电连接的开口之后，通过使用镶嵌结构或双镶嵌结构，使用Cu等作为布线材料来形成该第二布线层312。注意，第二布线层312可以由Al等形成。第二布线层312通过在接触件210上在第二方向上延伸而用作位线BL。

注意，可以通过重复层间绝缘膜的形成、穿透形成的层间绝缘膜的接触件的形成、填充形成的接触件的层间绝缘膜的形成以及具有镶嵌结构并与该接触件连接的布线层的形成来在第二布线层312上的层间绝缘膜内形成第一布线层311(未示出)。

根据第二制造方法，与第一制造方法相比，因为电容器11的形成深度可以增加与层间绝缘膜300的厚度相对应的量，所以可以增加电容器11的电容。因此，使用第二制造方法制造的半导体存储装置10可以更稳定地存储信息。

(3.3.第三制造方法)

接下来，将参考图14至图18描述根据本实施例的半导体存储装置10的第三制造方法。图14至图18示出了描述半导体存储装置10的第三制造方法的各个过程的平面图和截面图。

注意，同样在图14至图18中，类似于图2，省略了在半导体衬底100的整个表面之上形成的层的图示。此外，截面图示出了通过沿着AA线、BB线和CC线截取平面图而获得的各个截面。

首先，通过与参考图3至图4描述的过程类似的过程，形成直到栅极电极130的组件。

随后，如图14中所示，在栅极电极130的两个侧面上形成侧壁绝缘膜132，并且在半导体衬底100的有源区域150中形成源极或漏极区域151。然而，在图14中，通过在半导体衬底100的部分区域上进一步形成硅化物阻挡层155，在半导体衬底100中设置不形成接触区域152的区域。

具体地，首先，通过以5keV至20keV且以5至20×10¹³/cm²的密度执行作为第二导电类型杂质的砷(As)的离子注入到栅极电极130的两侧，从而形成LDD区域。注意，磷(P)也可以用作第二导电类型杂质。

随后，在使用等离子体CVD形成膜厚度为10nm至30nm的SiO₂膜之后，使用等离子体CVD形成膜厚度为30nm至50nm的Si₃N₄膜，并形成用于侧壁的绝缘膜。此后，通过对用于侧壁的绝缘膜执行各向异性蚀刻，在栅极电极130的两个侧面上形成侧壁绝缘膜132。这时，在通过光刻执行图案化之后，对绝缘膜蚀刻，以使得仅形成接触区域152的区域打开开口，并且在不形成接触区域152的区域中在半导体衬底100上形成硅化物阻挡层155。例如，可以在半导体衬底100上的除在随后过程中将形成接触件210的有源区域150以外的区域中形成硅化物阻挡层155。

此后，以20keV至50keV且以1至2×10¹⁵/cm²的密度执行作为第二导电类型杂质的砷(As)的离子注入，并向栅极电极130的两侧引入第二导电类型杂质。因此，在栅极电极130两侧的有源区域150中形成源极或漏极区域151。此外，通过在1000℃执行五秒钟的快速热退火(RTA)，激活离子注入的杂质。因此，形成晶体管21。注意，为了促进引入的杂质的激活并抑制杂质的扩散，也可以使用尖峰RTA来激活杂质。

随后，在通过溅射等在半导体衬底100的整个表面之上形成膜厚度为6nm至8nm的Ni膜之后，通过在300℃至450℃执行10至60秒的RTA，Si上的Ni被硅化(NiSi)。因为SiO₂上的Ni保持未反应状态，所以通过使用H₂SO₄/H₂O₂去除未反应的Ni，分别在栅极电极130上以及在源极或漏极区域151中的另一个中形成包括NiSi的导电层131和接触区域152。注意，通过代替Ni形成Co或NiPt膜，导电层131和接触区域152可以由CoSi₂或NiSi形成。仅需要适当地设定形成Co或NiPt膜的情况下的RTA的温度。

此时，在形成硅化物阻挡层155的区域中，未反应的Ni保持在用作绝缘膜的硅化物阻挡层155上。因此，在其中形成有硅化物阻挡层155的区域中的半导体衬底100中，没有形成硅化接触区域152。

随后，如图15中所示，在半导体衬底100的整个表面之上形成平坦化膜200，以掩埋晶体管21。

具体地，在使用CVD等在半导体衬底100和硅化物阻挡层155上形成膜厚度为100nm至500nm的SiO₂膜之后，通过使用CMP方法执行平坦化，来形成平坦化膜200。

注意，在形成平坦化膜200之前，可以在半导体衬底100的整个表面之上在半导体衬底100上形成未示出并且包括SiN的衬里层。例如，通过使用等离子体CVD形成膜厚度为10nm至50nm的SiN膜，可以形成衬里层。衬里层还可以形成为向半导体衬底100添加压缩应力或拉伸应力的层。通过形成衬里层，在随后的过程中，可以平坦化膜200和衬里层之间的蚀刻选择性变高的条件下蚀刻平坦化膜200。因此，可以以更高的可控制性执行蚀刻。

随后，如图16中所示，在形成穿透平坦化膜200和硅化物阻挡层155并到达半导体衬底100内部的开口之后，在该开口内形成第一电容器电极111。

具体地，通过使用通过光刻图案化的抗蚀剂作为掩模的各向异性蚀刻，在源极或漏极区域151中的另一个上从平坦化膜200形成到达半导体衬底100内部的开口。例如，开口可以形成为60nm的宽度和200nm的深度。注意，如果开口的纵横比为约20，则可以毫无问题地执行用于形成开口的蚀刻以及通过随后执行的成膜进行的开口填充。例如，可以通过使用基于碳氟化合物的气体来执行各向异性蚀刻。

接下来，使用基于ALD、CVD或IMP的溅射，沿着形成的开口的内部形状，在源极或漏极区域151上形成膜厚度为5nm至20nm的TiN膜。注意，可以使用TaN、Ru、RuO₂等代替TiN作为用于形成第一电容器电极111的材料。此后，在形成的第一电容器电极111上施加抗蚀剂之后，通过在抗蚀剂和第一电容器电极111变为几乎相等的选择比的条件下执行回蚀，第一电容器电极111从开口的开口面下凹。因此，可以使第一电容器电极111的肩部下凹并且形成凹部，同时保留开口的底部和侧面上的第一电容器电极111。

此时，开口被设置为穿透包括平坦化膜200和硅化物阻挡层155直到半导体衬底100内的有源区域150。因此，第一电容器电极111在开口的侧面和底面上与源极或漏极区域151电连接。在第三制造方法中，在形成电容器11的区域中，由于通过硅化物阻挡层155防止了接触区域152的形成，因此可以防止在第一电容器电极111以及源极或漏极区域151之间产生意外的泄漏或短路。

接下来，如图17中所示，通过在第一电容器电极111上形成铁电膜113，并在铁电膜113上进一步形成第二电容器电极115，在开口内形成电容器11。

具体地，沿着平坦化膜200中设置的开口的内部形状，在第一电容器电极111上使用CVD或ALD形成膜厚度为3nm至10nm的作为高电介质材料的氧化铪(HfO_x)的膜，从而形成铁电膜113。注意，通过在随后的过程中经历退火处理，将作为高电介质材料的氧化铪(HfO_x)转换成铁电材料。

注意，也可以使用诸如氧化锆(ZrO_x)或氧化铪锆(HfZrO_x)之类的高电介质材料来代替氧化铪。此外，通过用镧(La)、硅(Si)、钆(Gd)等掺杂这些类型的高电介质材料，可以将这些类型的高电介质材料转换成铁电材料。此外，诸如压电锆钛酸铅(PZT)或钽酸锶铋(SBT)之类的钙钛矿铁电材料也可以用作铁电膜113。

此后，通过使用CVD、ALD、溅射等在铁电膜113上形成膜厚度为5nm至20nm的TiN膜以填充形成在平坦化膜200中的开口，形成第二电容器电极115。注意，TaN、Ru或RuO₂也可以用作用于形成第二电容器电极115的材料。随后，执行用于将铁电膜113中包括的HfO_x转换成铁电材料的结晶退火。注意，用于将HfO_x转换成铁电材料的结晶退火可以在该过程中执行，或者可以在另一过程中执行(例如，在稍后描述的CMP之后)。例如，可以在不脱离400℃至700℃的范围以及诸如晶体管21和NiSi之类的另一配置的耐热范围的情况下任意地改变结晶退火的条件。此后，通过执行CMP或全表面回蚀，去除过度形成在平坦化膜200上的铁电膜113和第二电容器电极115。因此，形成电容器11。

接下来，如图18中所示，在形成与源极或漏极区域151中的另一个电连接的接触件210之后，在半导体衬底100的整个表面之上形成层间绝缘膜300，并且形成第一布线层311和第二布线层312。

具体地，通过蚀刻平坦化膜200，在源极或漏极区域151中的另一个上形成开口。随后，在使用CVD等在平坦化膜200中的开口中形成Ti和TiN膜并且进一步形成W膜之后，通过使用CMP方法执行平坦化，在源极或漏极区域151中的另一个上形成接触件210。注意，可以使用利用离子金属等离子体(IMP)等的溅射方法形成Ti和TiN膜。此外，可以使用全表面回蚀代替CMP方法来执行平坦化。注意，接触件210可以与设置在除形成半导体存储装置10的区域以外的逻辑区域等中的晶体管的接触件同时形成。

此后，在平坦化膜200的整个表面之上使用CVD等形成膜厚度为100nm至500nm的SiO₂膜之后，通过使用CMP方法执行平坦化，形成层间绝缘膜300。随后，在通过蚀刻层间绝缘膜300形成用于与第二电容器电极115或接触件210电连接的开口之后，通过使用镶嵌结构或双镶嵌结构，使用Cu等作为布线材料形成第一布线层311和第二布线层312。注意，第一布线层311和第二布线层312可以由Al等形成。第一布线层311通过在第二电容器电极115上在第二方向上延伸而用作源极线SL。此外，第二布线层312通过在接触件210上在第二方向上延伸而用作位线BL。

根据第三制造方法，与第一制造方法相比，由于可以将电容器11的形成深度增加挖入半导体衬底100的深度，因此可以增加电容器11的电容。因此，使用第三制造方法制造的半导体存储装置10可以更稳定地存储信息。

注意，使用第三制造方法制造的结构也可以与使用第二制造方法制造的结构组合。在这种情况下，电容器11设置在层间绝缘膜300、平坦化膜200和半导体衬底100之上。通过这种布置，因为可以进一步增加电容器11的形成深度，所以半导体存储装置10可以增加电容器11的电容，并且可以更稳定地存储信息。

<4.操作示例>

随后，将参考图19描述上述半导体存储装置10的写入操作和读出操作。图19是示意性地示出沿着半导体存储装置10的有源区域150截取的截面的截面图。

如图19中所示，半导体存储装置10包括晶体管21以及连接到晶体管21的源极或漏极区域151中的一个的电容器11。半导体存储装置10由连接到晶体管21的栅极电极130的字线WL、经由接触件210连接晶体管21的源极或漏极区域151中的另一个的位线BL以及连接到电容器11的源极线SL来驱动。

以下给出的表1是示出在半导体存储装置10的写入操作和读出操作中要施加到图19中所示的SWL、SBL、SSL、Well、UWL、UBL和USL中的每一个的电压(单位：V)的示例的表。

注意，在表1中，Vth表示用于使晶体管21的沟道进入导通状态的阈值电压，并且Vw表示可以使电容器11的极化状态反转的电压。此外，SWL、SBL和SSL分别表示选择的存储器单元的字线WL、位线BL和源极线SL，并且UWL、UBL和USL分别表示未选择的存储器单元的字线WL、位线BL和源极线SL。Well表示半导体衬底100的有源区域150的电位。

[表1]

(表1)

	SWL	SBL	SSL	Well	UWL	UBL	USL
								写入"1"	Vw+Vth	Vw	0	0	0	0	0
写入"0"	Vw+Vth	0	Vw	0	0	0	0
								读出	Vw+Vth	Vw	0	0	0	0	0

例如，在将指示“1”的信息写入到半导体存储装置10中的情况下，将Vw+Vth施加到连接到选择的半导体存储装置10的字线WL，将Vw施加到位线BL，将源极线SL设定为0V，并且将半导体衬底100的有源区域150设定为0V。此外，将未选择的半导体存储装置10的字线WL、位线BL和源极线SL均设定为0V。

通过这种布置，因为通过将Vw施加到位线BL，晶体管21的源极或漏极区域151中的另一个的电位变为Vw，所以电容器11的第一电容器电极111的电位变为Vw。另一方面，因为源极线SL的电位为0V，所以第二电容器电极115的电位变为0V。因此，因为第一电容器电极111侧变为较高电位的Vw的电位差被施加到电容器11的铁电膜113，所以铁电膜113的极化状态被控制。通过上述操作，例如，将指示“1”的信息写入到半导体存储装置10中。

此时，晶体管21的源极或漏极区域151的电位变为Vw，但是在未选择的晶体管21中，因为在相邻的未选择的半导体存储装置10中，字线WL和栅极电极130被设定为0V，因此没有将电位施加到第一电容器电极111。因此，根据本实施例，可以防止当将信息写入到选择的半导体存储装置10时存储在未选择的半导体存储装置10中的信息被写入。

此外，在将指示“0”的信息写入到半导体存储装置10中的情况下，将Vw+Vth施加到连接到选择的半导体存储装置10的字线WL，并将Vw施加到源极线SL。将位线BL设定为0V，并且将半导体衬底100的有源区域150设定为0V。此外，将未选择的半导体存储装置10的字线WL、位线BL和源极线SL均设定为0V。

通过这种布置，因为将位线BL设定为0V，所以晶体管21的源极或漏极区域151中的另一个的电位变为0V，并且电容器11的第一电容器电极111的电位变为0V。另一方面，由于源极线SL的电位为Vw，因此第二电容器电极115的电位变为Vw。因此，因为将第二电容器电极115侧变为较高电位的Vw的电位差施加到电容器11的铁电膜113，所以铁电膜113的极化状态被控制。通过上述操作，例如，将指示“0”的信息写入到半导体存储装置10中。

此时，源极线SL的电位变为Vw，但是在未选择的晶体管21中，由于字线WL和栅极电极130被设定为0V，因此在相邻的未选择的半导体存储装置10中，电位不施加到第一电容器电极111。因此，根据本实施例，可以防止当将信息写入到选择的半导体存储装置10中时存储在未选择的半导体存储装置10中的信息被写入。

注意，利用当将“0”或“1”写入到半导体存储装置10中时产生的取决于写入之前存储的信息是指示“0”还是“1”而改变的位移电流来执行从半导体存储装置10中的信息读出。

例如，在表1中，示出了通过写入指示“1”的信息从半导体存储装置10中读出信息的情况下将要施加到SWL、SBL、SSL、Well、UWL、UBL和USL中的每一个的电压。在这种情况下，如果存储在半导体存储装置10中的信息指示“1”，则位移电流量变更小。另一方面，如果存储在半导体存储装置10中的信息指示“0”，则位移电流量变更大。因此，半导体存储装置10可以确定存储的信息指示“0”还是“1”中的哪一个。

然而，在通过这样的读出操作从半导体存储装置10读出信息的情况下，用读出时写入的“0”或“1”来重写存储在半导体存储装置10中的信息。换句话说，从半导体存储装置10的信息读出变成破坏性读出。因此，在半导体存储装置10中，在读出操作之后，执行恢复被读出操作破坏的信息的重写操作。

<5.应用示例>

随后，将描述根据本公开的实施例的电子装置。根据本公开的实施例的电子装置对应于配备有包括上述半导体存储装置10的电路的各种类型的电子装置。将参考图20A至图20C来描述根据本实施例的这种电子装置的示例。图20A至图20C是各自示出根据本实施例的电子装置的示例的外观图。

例如，根据本实施例的电子装置可以是诸如智能电话之类的电子装置。具体地，如图20A中所示，智能电话900包括显示各种类型的信息的显示单元901以及包括用于接收来自用户的操作输入的按钮等的操作单元903。这里，安装在智能电话900上的电路可以设置有上述半导体存储装置10。

例如，根据本实施例的电子装置可以是诸如数字相机之类的电子装置。具体地，如图20B和图20C中所示，数字相机910包括主体部分(相机主体)911、可更换镜头单元913、在图像捕获期间将由用户抓握的抓握部分915、显示各种类型的信息的监视器单元917以及显示用户在图像捕获期间观察到的实时取景图像的电子取景器(EVF)919。注意，图20B是示出从正面(即，被摄体侧)观看的数字相机910的外观，并且图20C是示出从背面(即，摄影者侧)观看的数字相机910的外观。这里，安装在数字相机910上的电路可以设置有上述半导体存储装置10。

注意，根据本实施例的电子装置不限于上述示例。根据本实施例的电子装置可以是任何领域的电子装置。这种电子装置的示例包括眼镜型可穿戴装置、头戴式显示器(HMD)、电视装置、电子书、个人数字助理(PDA)、膝上型计算机、摄像机、游戏装置等等。

迄今为止，已经参考附图详细描述了本公开的优选实施例，但是本公开的技术范围不限于该示例。应当意识到，在本公开的技术领域中具有一般知识的人可以在所附权利要求中描述的技术思想的范围内构思各种改变示例和修改示例，并且这些改变示例和修改示例被解释为自然地落入本公开的技术范围内。

此外，在本说明书中描述的效果仅被提供为说明性或示例性效果，并且不限制这些效果。即，根据本公开的技术除了上述效果之外或代替上述效果，从本说明书中的描述还可以带来对于本领域技术人员而言清楚的另一效果。

注意，以下配置也落入本公开的技术范围内。

(1)一种半导体存储装置，包括：

场效应晶体管，设置在半导体衬底的有源区域中；

铁电电容器，包括夹着铁电膜的第一电容器电极和第二电容器电极，所述第一电容器电极电连接到所述场效应晶体管的源极或漏极中的一个；

源极线，电连接到所述铁电电容器的所述第二电容器电极；以及

位线，电连接到所述场效应晶体管的源极或漏极中的另一个，

其中，所述场效应晶体管的栅极电极在跨越所述有源区域的第一方向上延伸，并且所述源极线和所述位线在与所述第一方向正交的第二方向上延伸。

(2)根据上述(1)所述的半导体存储装置，其中，所述有源区域被设置为在与所述第一方向和所述第二方向两者倾斜地交叉的第三方向上延伸的带状形状。

(3)根据上述(2)所述的半导体存储装置，其中，所述有源区域通过设置在所述半导体衬底上的元件分离层而彼此分离。

(4)根据上述(1)至(3)中的任一项所述的半导体存储装置，其中，所述栅极电极电连接到字线。

(5)根据上述(1)至(4)中的任一项所述的半导体存储装置，

其中，掩埋所述场效应晶体管的平坦化膜被设置在所述半导体衬底上，以及

所述铁电电容器设置在所述平坦化膜中设置的开口的内部。

(6)根据上述(5)所述的半导体存储装置，其中，所述铁电电容器包括沿着所述开口的底面和侧面设置的所述第一电容器电极、沿着所述开口的形状设置在所述第一电容器电极上的所述铁电膜以及设置在所述铁电膜上以填充所述开口的所述第二电容器电极。

(7)根据上述(6)所述的半导体存储装置，其中，所述第一电容器电极被设置为从所述平坦化膜中的所述开口的开口面下凹。

(8)根据上述(5)至(7)中的任一项所述的半导体存储装置，其中，所述铁电电容器设置在所述有源区域上。

(9)根据上述(8)所述的半导体存储装置，其中，所述铁电电容器设置在与所述场效应晶体管的源极或漏极中的一个相对应的所述有源区域上。

(10)根据上述(5)至(9)中的任一项所述的半导体存储装置，其中，所述源极线和所述位线设置在同一层中。

(11)根据上述(5)至(9)中的任一项所述的半导体存储装置，

其中，所述位线设置在所述平坦化膜上设置的层间绝缘膜的内部，以及

所述开口被设置为从所述层间绝缘膜穿透直到所述半导体衬底的表面。

(12)根据上述(5)至(11)中的任一项所述的半导体存储装置，其中，所述开口被设置为从所述平坦化膜穿透直到所述半导体衬底的内部。

(13)一种半导体存储装置的制造方法，所述制造方法包括：

在半导体衬底的有源区域中形成场效应晶体管，以使得所述场效应晶体管的栅极电极在跨越所述有源区域的第一方向上延伸；

形成铁电电容器，所述铁电电容器包括夹着铁电膜的第一电容器电极和第二电容器电极，所述第一电容器电极与所述场效应晶体管的源极或漏极中的一个电连接；以及

形成源极线和位线，所述源极线与所述铁电电容器的所述第二电容器电极电连接，所述位线电连接到所述场效应晶体管的源极或漏极中的另一个，以使得所述源极线和所述位线在与所述第一方向正交的第二方向上延伸。

(14)一种电子装置，包括：

半导体存储装置，包括

场效应晶体管，设置在半导体衬底的有源区域中，

铁电电容器，包括夹着铁电膜的第一电容器电极和第二电容器电极，所述第一电容器电极电连接到所述场效应晶体管的源极或漏极中的一个，

源极线，电连接到所述铁电电容器的所述第二电容器电极，以及

位线，电连接到所述场效应晶体管的源极或漏极中的另一个，

其中，在所述半导体存储装置中，所述场效应晶体管的栅极电极在跨越所述有源区域的第一方向上延伸，并且所述源极线和所述位线在与所述第一方向正交的第二方向上延伸。

附图标记列表

10 半导体存储装置

11 电容器

21 晶体管

100 半导体衬底

105 元件分离层

111 第一电容器电极

113 铁电膜

115 第二电容器电极

130 栅极电极

131 导电层

132 侧壁绝缘膜

140 栅极绝缘膜

150 有源区域

151 源极或漏极区域

152 接触区域

200 平坦化膜

210 接触件

300 层间绝缘膜

311 第一布线层

312 第二布线层