阅读说明：本技术 存储器装置中的存取线晶粒调制 (Access line die modulation in memory devices ) 是由 D·R·埃科诺米 S·W·鲁塞尔 于 2019-08-09 设计创作，主要内容包括：本申请针对存储器装置中的存取线晶粒调制。可形成交叉点存储器阵列中的存储器单元堆叠。在一些实例中，所述存储器单元堆叠可包括存储元件。阻隔材料可形成在所述存储器单元堆叠上方。所述阻隔材料可初始地具有波状顶部表面。在某些情况下，可使所述阻隔材料的所述顶部表面平面化。在使所述阻隔材料的所述顶部表面平面化之后，可在所述阻隔材料的所述顶部表面上形成用于存取线的金属层。使所述阻隔材料的所述顶部表面平面化可能影响所述金属层的晶粒尺寸。在某些情况下，使所述阻隔材料的所述顶部表面平面化可减小由所述金属层形成的存取线的电阻率，且因此增加遍及所述存储器装置的电流递送。(The present application is directed to access line die modulation in a memory device. A stack of memory cells in a cross-point memory array may be formed. In some examples, the stack of memory cells can include storage elements. A barrier material can be formed over the memory cell stack. The barrier material may initially have a contoured top surface. In some cases, the top surface of the barrier material may be planarized. After planarizing the top surface of the barrier material, a metal layer for access lines can be formed on the top surface of the barrier material. Planarizing the top surface of the barrier material may affect the grain size of the metal layer. In some cases, planarizing the top surface of the barrier material can reduce the resistivity of access lines formed from the metal layer and thus increase current delivery throughout the memory device.)

存储器装置中的存取线晶粒调制

交叉参考

本专利申请要求ECONOMY等的2018年8月13日提交的标题为“存储器装置中的存取线晶粒调制(ACCESS LINE GRAIN MODULATION IN A MEMORY DEVICE)”的第16/102,494号美国专利申请的优先权，所述美国专利申请转让给本受让人且以全文引用的方式明确地并入本文中。

技术领域

技术领域涉及存储器装置中的存取线晶粒调制。

背景技术

下文大体上涉及在交叉点存储器阵列中制造存储器单元堆叠，且更确切地说涉及用于存储器装置中的存取线晶粒调制的方法。

存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常表示为逻辑“1”或逻辑“0”。在其它系统中，可存储两个以上状态。为了存取所存储信息，电子装置的组件可读取或感测存储器装置中所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(random accessmemory，RAM)、只读存储器(read only memory，ROM)、动态RAM(dynamic RAM，DRAM)、同步动态RAM(synchronous dynamic RAM，SDRAM)、铁电RAM(ferroelectric RAM，FeRAM)、磁性RAM(magnetic RAM，MRAM)、电阻式RAM(resistive RAM，RRAM)、快闪存储器、相变存储器(phasechange memory，PCM)等。存储器装置可以是易失性或非易失性的。非易失性存储器，例如FeRAM，可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。易失性存储器装置(例如，DRAM)除非被外部电源周期性地刷新，否则可能随时间推移而丢失其存储的状态。FeRAM可使用与易失性存储器类似的装置架构，但归因于使用铁电电容器作为存储装置而可具有非易失性特性。因此，与其它非易失性和易失性存储器装置相比，FeRAM装置可具有改进的性能。

在一些存储器装置中，存储器装置的电特性(例如，存取线的电阻率)可至少部分取决于存储器装置的一或多个组件的构形。可能需要用于改进存储器装置的构形(例如，减小其变化)的解决方案。

发明内容

描述一种方法。所述方法可包含：在交叉点存储器阵列中形成存储器单元堆叠，所述存储器单元堆叠包括存储元件；在存储器单元堆叠上方形成阻隔材料；使所述阻隔材料的顶部表面平面化；以及在所述阻隔材料的顶部表面上形成用于交叉点存储器阵列的存取线的金属层。

描述一种设备。所述设备可包含：交叉点存储器阵列中的存储器单元堆叠，所述存储器单元堆叠包括存储元件；阻隔材料，其安置于存储器单元堆叠上方，所述阻隔材料包括平面化顶部表面；以及用于存取线的金属层，其接触阻隔材料的平面化顶部表面。

描述另一种方法。所述方法可包含：形成存储器单元堆叠；在存储器单元堆叠上方形成具有顶部表面和底部表面的阻隔材料；通过抛光阻隔材料的顶部表面来缩减阻隔材料的顶部表面；以及在阻隔材料的顶部表面上方形成用于存取线的金属层。

附图说明

图1A和1B示出根据本公开的实施例的制造技术的实例。

图2A和2B示出根据本公开的实施例的制造技术的实例。

图3A和3B示出根据本公开的实施例的制造技术的实例。

图4示出根据本公开的实施例的制造技术的实例。

图5示出根据本公开的实例支持存储器装置中的存取线晶粒调制的实例存储器阵列。

图6和7示出根据本公开的实施例用于存储器装置中的存取线晶粒调制的一或多种方法。

具体实施方式

可至少部分通过形成各种材料的堆叠来形成一些存储器装置(例如，可形成材料的堆叠，且可向所述堆叠应用额外处理步骤)。在某些情况下，可循序地形成堆叠的不同层，且因此堆叠的形成可涉及在堆叠的第一层的顶部上形成额外层。第一层的顶部表面的结构(例如，顶部表面的构形)可产生具有类似结构(例如，构形)的额外层。举例来说，如果堆叠的额外层形成为接触第一层的非平面(例如，波状)顶部表面，则第一层的非平面或波状图案可朝上传播到额外层，从而在额外层中也导致非平面或波状顶部表面。

波状顶部表面可能影响在额外层的波状顶部表面上方或顶部上包含一个或两个层的组件和/或在额外层的波状顶部表面上方或顶部上包含其它层的组件的特性。举例来说，给定层中或总体存储器装置的材料的特性(例如，与存储器装置的组件相关联的电阻率、电流递送或这两者)可取决于额外层的波状顶部表面的存在(例如，受其影响)。因此，对于特定实施方案来说，使一或多层的波纹最小化可改进存储器装置的性能。

根据本文中的教示，制造存储器单元可包含使一层平面化(例如，抛光或以其它方式平滑)，然后形成下一层。举例来说，可使用初始地产生阻隔材料的波状顶部表面(例如，在厚度或构形方面呈波状或以其它方式不均匀的顶部表面)的技术来制造阻隔材料。在某些情况下，可在阻隔材料上方形成金属层之前使阻隔材料平面化。在形成金属层之前使阻隔材料平面化可能致使所得金属层缺乏波纹或至少具有减少的波纹(相对于在无阻隔材料的中间平面化步骤的情况下已经形成的可能已在金属层中存在的波纹)。因此，金属层可具有更加可预测且均一的特性或其它较合乎需要的特性。

举例来说，金属层的晶粒尺寸可增加，从而使得由金属层形成的存取线中的电阻率减小且遍及存储器装置的电流递送增加。通过使阻隔材料的顶部表面平面化来增加金属层的晶粒尺寸还可减小存储器装置形成的复杂性(例如，归因于用于形成存取线的金属的量减小，蚀刻步骤的复杂性减小)。本文中所描述的这些和其它制造技术可因此改进存储器单元的特性和性能，且具有所属领域的一般技术人员可理解的其它益处。

在下文中在图1-4的实例制造技术的上下文中进一步描述上文介绍的本公开的特征。参考图5的实例存储器阵列以及图6和7的涉及存储器单元的制造的流程图进一步说明和描述本公开的这些和其它特征。

可使用各种技术来形成下文在图1-5中展示的材料或组件。这些技术可包含(例如)化学气相沉积(chemical vapor deposition，CVD)、金属有机气相沉积(metal-organicvapor deposition，MOCVD)、物理气相沉积(physical vapor deposition，PVD)、溅镀沉积、原子层沉积(atomic layer deposition，ALD)或分子束外延法(molecular beam epitaxy，MBE)，以及其它薄膜生长技术。可使用数种技术来移除材料，所述技术可包含(例如)化学蚀刻(也被称作“湿式蚀刻”)、等离子蚀刻(也被称作“干式蚀刻”)或化学-机械平面化(CMP)。

图1A和1B是示出各个制造阶段处制造存储器单元堆叠的方法的中间存储器阵列结构的示意性绘图。

参看图1A，根据一些实例，中间阵列结构100-a可包含单元堆叠的方面，其将经处理以最终形成第一存储器单元堆叠105-a、第二存储器单元堆叠105-b和第三存储器单元堆叠105-c，如下文进一步详述。在某些情况下，包含第一存储器单元堆叠105-a、第二存储器单元堆叠105-b和第三存储器单元堆叠105-c的区可最终被配置(例如，制造)成包含三个相异存储器单元(例如，存储器单元堆叠105内的存储组件)。因此，存储在第一存储器单元中的数据可独立于存储在第二和第三存储器单元中的数据，存储在第二存储器单元中的数据可独立于存储在第一和第三存储器单元中的数据，且存储在第三存储器单元中的数据可独立于存储在第一和第二存储器单元中的数据。

尽管展示三个存储器单元堆叠105-a、105-b和105-c，但一般技术人员将了解，在实践中，可形成任何数目的存储器单元堆叠105。在某些情况下，制造存储器单元堆叠105可包含在衬底(未图示)上方形成金属层110。金属层110可用于形成一或多个存取线，例如包含在存储器单元堆叠105中的存储器单元的字线或位线。

在某些情况下，制造存储器单元堆叠105可包含在金属层110上方形成第一电极材料115。第一电极材料115可用于形成一或多个底部电极组件，例如分别对应于存储器单元堆叠105-a、105-b和105-c的底部电极。

所述方法可包含在第一电极材料115上方形成选择器材料120。选择器材料120可用于形成一或多个选择组件，例如分别对应于存储器单元堆叠105-a、105-b和105-c的选择器组件。在某些情况下，选择器材料120可包括硫族化物材料。

所述方法可包含在选择器材料120上方形成第二电极材料125。第二电极材料125可用于形成一或多个中间电极组件，例如分别对应于存储器单元堆叠105-a、105-b和105-c的中间电极。

所述方法可包含在第二电极材料125上方形成存储材料130。存储材料130可用于形成一或多个存储组件，例如分别对应于存储器单元堆叠105-a、105-b和105-c的存储组件。在某些情况下，存储材料130可包括硫族化物材料。存储材料130可与选择器材料120相同或不同。并且，尽管中间阵列结构100-a的实例示出存储材料130在选择器材料120上方，但存储材料130和选择器材料120的位置在一些实例中可调换。此外，在一些实例中，存储器单元堆叠105和对应的存储器单元堆叠可能缺乏单独的选择器材料120和第二电极材料125，且存储材料130可以是自选择的。

所述方法可包含在存储材料130上方形成第三电极材料135。第三电极材料135可用于形成一或多个顶部电极组件，例如分别对应于存储器单元堆叠105-a、105-b和105-c的顶部电极。

电极材料115、125和135可各自包含碳。在某些情况下，电极材料115、125和135中的一或多个可由两个子层(未图示)组成，且因此自其形成的电极可被称为双层电极。在此情况下，至少一个子层可包含碳，且可被称为基于碳的材料。可例如通过例如PVD、CVD或ALD等沉积技术以及其它沉积技术来形成电极材料115、125和135。

中间阵列结构100-a的每一层可初始地形成为整个裸片或衬底(例如晶片)的表面区域上方的毯覆层(blanket layer)。

现参看图1B的中间阵列结构100-b，隔离区140-a和140-b可形成于存储器单元堆叠105-a和105-b和/或105-b和105-c之间以便使存储器单元堆叠105彼此分离和隔离。可使用各种蚀刻或其它移除技术形成隔离区140-a和140-b，所述技术可根据需要使用光掩模和光刻来限定特征。

图1B示出一个平面(例如，x-z平面)中的中间阵列结构100-b的横截面，且因此在一个维度(例如，x维度)中将隔离区140-a和140-b展示为分离存储器单元堆叠105-a、105-b和105-c，但所属领域的一般技术人员将了解，类似技术可在另一平面(例如，y-z平面)中应用以便在另一维度(例如，y维度)中分离存储器单元堆叠105-a、105-b和105-c以及对应的存储器单元堆叠，使得对应于存储器单元堆叠105-a、105-b和105-c的存储器单元堆叠可各自包括支柱。此外，所属领域的一般技术人员将了解，在某些情况下，图1B中呈现为单独的隔离区140-a和140-b的隔离区可在不同平面中结合，且因此可在一些替代方案中包括一个连续隔离区140。

图2A和2B是示出制造存储器单元堆叠的方法的额外中间存储器阵列结构的示意性绘图。

制造图2A的中间阵列结构200-a可包含沉积电介质材料205。举例来说，隔离区140-a和140-b可填充有电介质材料205。因此，电介质材料205可沉积和***于单独的存储器单元堆叠之间。在这种情况下，电介质材料205可环绕一或多个存储器单元堆叠105。

制造图2B的中间阵列结构200-b可包含形成波状表面210。在一些实例中，波状表面210可被称为“包裹(wrap)”构形，且形成在第三电极材料135和电介质材料205上方。举例来说，波状表面210可跨越至少一些(如果并非全部)存储器单元堆叠105-a、105-b和105-c以及隔离区140-a和140-b延伸。可在波状表面210上方的一或多个层中复制的包裹构形可在某些状况下改进存储器单元堆叠105的结构稳定性和存储器阵列的其它方面。

在某些情况下，可通过抛光或蚀刻第三电极材料135的顶部表面和电介质材料205的顶部表面来形成波状表面210。在一些实例中，抛光或蚀刻第三电极材料135的顶部表面和电介质材料205的顶部表面可以不同速率移除第三电极材料135和电介质材料205。举例来说，电介质材料205可以比第三电极材料135大(快)的速率移除，这可产生波状表面210。因此，在一些实例中，可通过以第一速率移除第三电极材料135和/或以不同于第一速率的第二速率移除电介质材料205来形成波状表面210。

在某些实例中，可通过向第三电极材料135和电介质材料205的顶部表面应用CMP工艺来形成波状表面210。在某些情况下，抛光第三电极材料135的顶部表面可包含打破与沉积工艺相关联的真空密封。在此情况下，第三电极材料135可变得包含氧化碳，因为在真空环境外部抛光中间阵列结构200-b可使第三电极材料135和电介质材料205的顶部暴露于氧，和/或抛光工艺本身可能引入氧化。在一些其它情况下，制造存储器单元堆叠可不包含第三电极材料135和电介质材料205的抛光，且第三电极材料135可不包含氧化碳。

图3A和3B是示出以阻隔材料305制造存储器单元堆叠的方法的额外中间存储器阵列结构的示意性绘图。在某些情况下，阻隔材料305可形成于中间阵列结构300-a的第三电极材料135和电介质材料205上方。

图3A的中间阵列结构300-a示出将阻隔材料305沉积在第三电极材料135的上部表面上方以及电介质材料205的上部表面上方-也就是说，将阻隔材料305沉积在参考图2B描述的波状表面210上方。在某些情况下，阻隔材料305可与第三电极材料135和电介质材料205直接接触。可使用各种技术来沉积阻隔材料305。这些可包含(但不限于)PVD、CVD、MOCVD、溅镀沉积、ALD或MBE，以及其它薄膜生长技术。在某些情况下，阻隔材料305可包括例如氮化钨(WN)等金属氮化物、例如硅化钨(WSix)等金属硅化物，或例如氮化硅钨(WSiN)等氮化硅金属。在一些实例中，阻隔材料305可以是第三电极材料135的碳和沉积于阻隔材料305的顶部上的层(例如，如下文更详细论述的金属层)之间的热阻隔物的实例。

当初始形成时，阻隔材料305可包含波状的顶部表面310。举例来说，阻隔材料305可沉积于波状表面210的顶部上。在一些实例中，当初始形成时，阻隔材料305可包含存储器单元堆叠105-a、105-b和105-c以及隔离区140-a和140-b内的均一厚度，且因此可包含具有与阻隔材料305的底部波状表面(例如，波状表面210)类似的波状图案的顶部表面310。

尽管为了清楚和易于说明起见未展示，但应理解，在某些状况下，所说明的阵列结构还可包含沉积在阻隔材料305下方的衬垫材料。举例来说，衬垫材料可***于阻隔材料305的底部表面与第三电极材料135的顶部表面和电介质材料205的顶部表面之间(例如，阻隔材料305的底部表面和波状表面210之间)。

如图3B的中间阵列结构300-b中所示出，在一些实例中，阻隔材料305的顶部表面310可平面化或以其它方式平滑。可使用各种技术使阻隔材料305的顶部表面310平面化。这些技术可包含(但不限于)化学蚀刻、等离子蚀刻或抛光(例如，CMP)。

在一些实例中，处理顶部表面310可使阻隔材料305从具有均一厚度改变为具有变化的厚度。举例来说，安置于存储器单元堆叠105-a上方(例如，与之重叠)的区(例如，第二区或第二类型的区)中的阻隔材料305的厚度(例如，第二厚度)可小于安置于隔离区140-a上方(例如，与之重叠)的区(例如，第一区)中的阻隔材料305的厚度(例如，第一厚度)。在一些实例中，阻隔材料305的厚度不会影响存储器装置的性能，只要维持对应于波状表面210的界面即可。举例来说，厚度要求或约束的缺乏可以允许平面化工艺的灵活性，如参考图3B所论述。

图4可以是示出以金属层405制造存储器单元堆叠的方法的额外中间存储器阵列结构400的示意性绘图。在某些情况下，金属层405可形成于中间阵列结构400的阻隔材料305上方。在某些情况下，金属层405可与阻隔材料305的顶部表面310(其可能如本文所描述已平面化或以其它方式平滑)直接接触。

图4的中间阵列结构400示出金属层405沉积在阻隔材料305的顶部表面310上。可使用各种技术来沉积金属层405。这些技术可包含(但不限于)PVD、CVD、MOCVD、溅镀沉积、ALD或MBE，以及其它薄膜生长技术。在某些情况下，金属层405可以是存取线的实例(例如，字线、位线等)。举例来说，金属层405可包括例如钨、钽或钼等耐火金属。在某些情况下，阻隔材料305(例如，包括WN、WSix或WSiN)当沉积在第三电极材料135(例如，包括碳)和金属层405(例如，包括钨、钽或钼)之间时可提供复位电流益处或其它益处。

在某些情况下，存储器单元堆叠105-a可包含中心点410-a，且堆叠105-b可包含中心点410-b。中心点410-a和中心点410-b可以是存储器单元堆叠的中心的实例。距离415可以是中心点410-a和中心点410-b之间的距离的实例。举例来说，距离415可以是单元间距距离的实例。

在某些情况下，在金属层405未平面化或其它方式变平滑的情况下，金属层405可具有大体上对应于(例如，大体上等于)距离415的平均晶粒尺寸。举例来说，在金属层405未平面化或其它方式变平滑的情况下，金属层405的平均晶粒尺寸可大体上对应于波状表面210的构形，波状表面210的所述构形又可大体上对应于距离415。

然而，在阻隔材料305的顶部表面310如本文所描述平面化或以其它方式平滑的情况下，金属层405可具有大于距离415(例如，大于距离415的两倍)的平均晶粒尺寸。举例来说，在阻隔材料305的顶部表面310如本文所描述平面化或以其它方式平滑的情况下，金属层405的晶粒尺寸可接近或大体上等于针对金属层405中包含的金属材料的毯覆式膜沉积所观察到的晶粒尺寸(例如，近似250nm，或在某些状况下达300nm或350nm，其中金属层405包括钨、钽或钼)。在某些情况下，增加金属层405中的平均晶粒尺寸可使得存储器装置中的存取线的电阻减小，电流递送增加，以及产生减小金属层405的厚度的机会。在某些情况下，使阻隔材料305的顶部表面310平面化可减小存储器装置的蚀刻复杂性(例如，因为可使用减小量的金属形成金属层405)，且增加存储器装置的结构良率。

尽管为了清楚和易于说明起见未展示，但应理解，所说明的阵列结构可形成在其它层上方或下方(例如，衬底上方)，所述其它层可包含(尤其)各种***和支撑电路系统。举例来说，互补金属氧化物半导体(CMOS)晶体管可并入到列和行驱动电路和读出放大器电路系统以及将此类电路系统经由上文描述的列和行连接到存储器阵列的插槽和布线中。此外，其它层可包含一或多个存储器阵列，或阵列的“叠组(deck)”-图1-4的实例中示出的结构可对应于存储器阵列的一个叠组，且可在存储器阵列的任何数目的额外叠组上方或下方。

尽管为了清楚和易于说明起见未展示，但应理解，所说明的阵列结构还可包含邻近于电介质材料205(例如，接触电介质材料205)而沉积的保形衬垫。举例来说，保形衬垫可***于电介质材料205的侧表面和存储器单元堆叠的侧表面之间。

图5示出根据本公开的各种实例支持存储器装置中的存取线晶粒调制的实例存储器阵列500。存储器阵列500还可被称作电子存储器设备。存储器阵列500包含可编程以存储不同状态的存储器单元堆叠505。每一存储器单元堆叠505可包含一或多个存储器单元。在某些情况下，存储器单元堆叠505可以可编程以存储表示为逻辑“0”和逻辑“1”的两个状态中的一个。在某些情况下，存储器单元堆叠505可被配置成存储两个以上逻辑状态中的一个。存储器单元堆叠505可以是如参看图1-4所描述的存储器单元堆叠105的实例。

存储器阵列500可以是三维(3D)存储器阵列，其中二维(2D)存储器阵列彼此堆叠形成。与2D阵列相比，这可以增加可形成于于单个裸片或衬底上的存储器单元的数目，这又可以降低生产成本或提高存储器阵列的性能，或这两者。根据图5中描绘的实例，存储器阵列500包含存储器单元堆叠505的两个层级，且因此可被视为三维存储器阵列；然而，层级的数目不限于两个。每一层级可经对准或定位使得存储器单元堆叠505可近似地跨越每一层级彼此对准。

存储器单元堆叠505的每一行连接到存取线510和存取线515。存取线510和存取线515可以是对应的金属层110或金属层405的实例或由对应的金属层110或金属层405形成，如参看图1-4所描述。存取线510和存取线415还可分别称为字线510和位线515。位线515还可被称为数字线515。对字线和位线或其类似物的提及可互换，而不会妨碍理解或操作。

字线510和位线515可大体上彼此垂直以创建阵列。两个存储器单元堆叠505可共享例如数字线515等共同导电线。也就是说，数字线515可与上部存储器单元堆叠505的底部电极和下部存储器单元堆叠505的顶部电极成电子连通。相应地，在某些状况下，单个存取线510、515可充当用于一或多个存储器单元堆叠505的第一群组(例如，存取线510、515下方的一或多个存储器单元堆叠505的群组)的字线510，且可充当一或多个存储器单元堆叠505的第二群组(例如，存取线510、515上方的一或多个存储器单元堆叠505的群组)的位线515。其它配置可以是可能的；；例如存储器单元堆叠505可包含与存储器存储元件的不对称的电极界面。在一些实例中，可通过使存储器单元堆叠505内的阻隔材料的顶部表面平面化来增加存取线510和515的晶粒尺寸，如本文所描述，包含参考图1-4。

大体来说，一个存储器单元堆叠505可位于例如字线510和数字线515等两个导电线的交叉处。此交叉可被称为存储器单元的地址。目标存储器单元堆叠505可以是位于被激励的字线510和数字线515的交叉处的存储器单元堆叠505；也就是说，字线510和数字线515可被激励以便在其交叉处读取或写入包含在存储器单元堆叠505中的存储器单元。与相同字线510或数字线515成电子连通(例如，连接)的其它存储器单元堆叠505可被称为非目标存储器单元堆叠505。

如上文所论述，电极(例如，第三电极材料135和第一电极材料115)可分别耦合到存储器单元堆叠505和字线510或数字线515。术语电极可指代电导体，且在某些情况下可用作到存储器单元堆叠505的电接触件。电极可包含提供存储器阵列500的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。

可通过激活或选择字线510和数字线515而在存储器单元堆叠505上执行例如读取和写入等操作，所述操作可包含将电压或电流施加到相应线路。字线510和位线515可由例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti)等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金或化合物等导电材料制成。

可经由行解码器520和列解码器530控制存取存储器单元堆叠505。举例来说，行解码器520可从存储器控制器540接收行地址，且基于所接收行地址激活适当的字线510。类似地，列解码器530从存储器控制器540接收列地址，且激活适当的数字线515。因此，通过激活字线510和数字线515，可存取存储器单元堆叠505。

在存取后，可由感测组件525读取或感测存储器单元堆叠505。举例来说，感测组件525可被配置成基于由存取存储器单元堆叠505产生的信号确定存储器单元堆叠505的所存储逻辑状态。所述信号可包含电压或电流，且感测组件525可包含电压读出放大器、电流读出放大器或这两者。举例来说，电压可施加到存储器单元堆叠505(使用对应的字线510和数字线515)，且所得电流的量值可取决于存储器单元堆叠505的电阻，所述电阻可反映由存储器单元堆叠505存储的逻辑状态。同样，电流可施加到存储器单元堆叠505，且用以创建电流的电压的量值可取决于存储器单元堆叠505的电阻，所述电阻可反映由存储器单元堆叠505存储的逻辑状态。感测组件525可包含各种晶体管或放大器以便检测和放大信号，其可被称为锁存。存储器单元堆叠505的检测到的逻辑状态接着可作为输出535输出。在某些情况下，感测组件525可以是列解码器530或行解码器520的一部分。或者，感测组件525可连接到列解码器530或行解码器520或与之成电子连通。

存储器控制器540可经由例如行解码器520、列解码器530和感测组件525等各种组件控制存储器单元堆叠505的操作(读取、写入、重写、刷新、放电等)。在某些情况下，行解码器520、列解码器530和感测组件525中的一或多个可与存储器控制器540协同定位。存储器控制器540可产生行和列地址信号以便激活所要字线510和数字线515。存储器控制器540还可产生和控制在存储器阵列500的操作期间使用的电压或电流。举例来说，其可在存取一或多个存储器单元堆叠505之后将放电电压施加到字线510或数字线515。

一般来说，本文所论述的所施加电压或电流的振幅、形状或持续时间可经调整或变化，且可针对所论述的在操作存储器阵列500的过程中的各种操作而不同。此外，存储器阵列500内的一个、多个或所有存储器单元堆叠505可同时存取；例如存储器阵列100的多个或所有单元可在复位操作期间同时存取，在所述复位操作中，所有存储器单元堆叠505或存储器单元堆叠505的群组被设定为单个逻辑状态。

图6展示示出根据本公开的实施例用于存储器装置中的存取线晶粒调制的方法600的流程图。方法600的操作可根据如本文所描述的各种制造技术来实施。举例来说，可通过如参考图1-5论述的制造技术实施方法600的操作。

在605处，可形成交叉点存储器阵列中的存储器单元堆叠。存储器单元堆叠可包括存储元件。可根据本文中所描述的方法来执行605的操作。在某些实例中，可使用参考图1-5论述的制造技术来执行605的操作的方面。

在610处，可在存储器单元堆叠上方形成阻隔材料。可根据本文所描述的方法执行610的操作。在某些实例中，可使用参考图1-5论述的制造技术执行610的操作的方面。

在615处，可使阻隔材料的顶部表面平面化。可根据本文中所描述的方法来执行615的操作。在某些实例中，可使用参考图1-5论述的制造技术来执行615的操作的方面。

在620处，可形成用于交叉点存储器阵列的存取线的金属层。在某些情况下，可在平面化之后将金属层形成于阻隔材料的顶部表面上。在某些实例中，可使用参考图1-5论述的制造技术执行620的操作的方面。

在一些实例中，设备可使用通用或专用硬件执行上文描述的制造的方面。设备可包含用于形成交叉点存储器阵列中的存储器单元堆叠的特征、构件或指令，所述存储器单元堆叠包括存储元件。设备可进一步包含用于在存储器单元堆叠上方形成阻隔材料的特征、构件或指令。设备还可包含用于使阻隔材料的顶部表面平面化的特征、构件或指令。设备可额外包含用于在阻隔材料的顶部表面上形成用于交叉点存储器阵列的存取线的金属层的特征、构件或指令。

在上文描述的方法和设备的一些实例中，使阻隔材料的顶部表面平面化可包含将CMP工艺应用于阻隔材料的顶部表面。在方法和设备的一些实例中，形成阻隔材料可包含经由PVD工艺、CVD工艺、ALD工艺或其任何组合沉积阻隔材料。在某些情况下，形成存储器单元堆叠可包含形成电极层，其中电极层包括碳。在某些情况下，形成电极层可包含经由PVD工艺、CVD工艺、ALD工艺或其任何组合沉积电极层。

上文描述的方法和设备的一些实例可进一步包含用于移除电极层的至少一部分的工艺、特征、构件或指令。在上文描述的方法和设备的一些实例中，金属层接触阻隔材料的顶部表面。在某些情况下，形成存储器单元堆叠可包含沉积电介质材料，其中电介质材料***于存储器单元堆叠和第二存储器单元堆叠之间。上文描述的方法和设备的一些实例可进一步包含用于移除电介质材料的一部分和存储器单元堆叠的电极层的一部分的工艺、特征、构件或指令。

在上文描述的方法和设备的一些实例中，电极层的移除以第一速率发生，且电介质材料的移除以不同于第一速率的第二速率发生，其中移除电介质材料的一部分和电极层的一部分在阻隔材料下方形成波状表面。在上文描述的方法和设备的一些实例中，阻隔材料包括WN、WSix或WSiN，且用于存取线的金属层包括钨、钽或钼。

图7展示示出根据本公开的实施例用于存储器装置中的存取线晶粒调制的方法700的流程图。方法700的操作根据如本文所描述的各种制造技术实施。举例来说，可通过如参考图1-5所论述的制造技术实施方法700的操作。

在705处，可形成存储器单元堆叠。可根据本文中所描述的方法来执行705的操作。在某些实例中，可使用参考图1-5论述的制造技术来执行705的操作的方面。

在710处，可形成在存储器单元堆叠上方的具有顶部表面和底部表面的阻隔材料。可根据本文所描述的方法执行710的操作。在某些实例中，可使用参考图1-5论述的制造技术执行710的操作的方面。

在715处，可通过抛光阻隔材料的顶部表面来缩减阻隔材料的顶部表面。可根据本文中所描述的方法来执行715的操作。在某些实例中，可使用参考图1-5论述的制造技术来执行715的操作的方面。

在720处，可在阻隔材料的顶部表面上方形成用于存取线的金属层。可根据本文中所描述的方法来执行720的操作。在某些实例中，可使用参考图1-5论述的制造技术来执行720的操作的方面。

在一些实例中，设备可使用通用或专用硬件执行所描述的制造的方面。设备可包含用于形成存储器单元堆叠的特征、构件或指令。设备可额外包含用于在存储器单元堆叠上方形成具有顶部表面和底部表面的阻隔材料的特征、构件或指令。设备可进一步包含用于通过抛光阻隔材料的顶部表面缩减阻隔材料的顶部表面的特征、构件或指令。设备可进一步包含用于在阻隔材料的顶部表面上方形成用于存取线的金属层的特征、构件或指令。

上文描述的方法和设备的一些实例可进一步包含用于蚀刻存储器单元堆叠的电极层的顶部表面的工艺、特征、构件或指令。上文描述的方法和设备的一些实例可进一步包含用于蚀刻***于电极层和第二存储器单元堆叠之间的电介质材料的顶部表面的工艺、特征、构件或指令。上文描述的方法和设备的一些实例可进一步包含用于至少部分地基于蚀刻电极层的顶部表面和蚀刻电介质材料的顶部表面形成波状表面的工艺、特征、构件或指令。

上文描述的方法和设备的一些实例可进一步包含用于在波状表面的顶部上形成阻隔材料的工艺、特征、构件或指令。在上文描述的方法和设备的一些实例中，形成阻隔材料可包含在存储器单元堆叠的电极层和阻隔材料的底部表面之间形成界面，其中所述界面具有波状图案。在方法和设备的一些实例中，缩减阻隔材料的顶部表面可包含通过向阻隔材料的顶部表面应用CMP工艺而使阻隔材料从具有均一厚度改变为具有变化的厚度。

应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或两个以上的实施例。

在某些情况下，根据如本文所描述的各种制造技术制造的装置、系统或设备可包含：交叉点存储器阵列中的存储器单元堆叠，所述存储器单元堆叠包括存储元件；安置于存储器单元堆叠上方的阻隔材料，所述阻隔材料包括平面化顶部表面；以及用于存取线的金属层，其接触阻隔材料的平面化顶部表面。

在上文描述的装置、系统或设备的一些实例中，阻隔材料可包括波状底部表面。在某些情况下，阻隔材料可具有存储器单元堆叠上方的第一区中的第一厚度，且阻隔材料可具有第二区中的第二厚度，其中所述第二区***于所述第一区和在第二存储器单元堆叠上方的第三区之间。

在一些实例中，所述装置、系统或设备可进一步包含围绕存储器单元堆叠的电介质材料，其中电介质材料具有接触阻隔材料的顶部表面，其中所述第二区在电介质材料上方。在上文描述的装置、系统或设备的某些状况下，第二厚度可小于第一厚度。

在一些实例中，阻隔材料可包括例如WN等金属氮化物、例如WSix等金属硅化物，或例如WSiN等金属氮化硅，且金属层可包括例如钨、钽或钼等耐火金属。所述装置、系统或设备还可包含存储器单元堆叠内的电极层，其中所述电极层具有接触阻隔材料的底部表面的顶部表面，其中电极层的顶部表面和阻隔材料的底部表面之间的界面与金属层分隔不同距离。在一些其它实例中，电极层可包括碳。

在一些实例中，存储器单元堆叠的中心可与紧邻的存储器单元堆叠的中心分隔单元间距距离。在某些情况下，金属层可具有大于单元间距距离的两倍的平均晶粒尺寸。

本文中所使用的术语“层”是指几何结构的分层或薄片。每一层可具有三个维度(例如，高度、宽度和深度)，且可覆盖表面的一些或全部。举例来说，层可以是三维结构，其中两个维度大于第三维度，例如薄膜。层可包含不同元件、组件和/或材料。在一些情况下，一个层可由两个或两个以上子层组成。在附图中的一些中，出于说明的目的而描绘三维层的两个维度。然而，所属领域的技术人员将认识到，层在本质上为三维的。

如本文中所使用，术语“电极”可指电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电接触件。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。

硫族化物材料可以是包含元素S、Se和Te中的至少一个的材料或合金。本文中论述的相变材料可以是硫族化物材料。硫族化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)或铂(Pt)的合金。实例硫族化物材料和合金可包含(但不限于)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文所使用的加连字符的化学组成物符号指示特定化合物或合金中包含的元素，并且旨在表示涉及所指示元素的所有化学计算量。举例来说，Ge-Te可包含Ge_xTe_y，其中x和y可以是任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或混合价氧化物，包含两种或两种以上金属，例如过渡金属、碱土金属和/或稀土金属。实施例不限于与存储器单元的存储元件相关联的一或多种特定可变电阻材料。举例来说，可变电阻材料的其它实例可用以形成存储器元件，且可包含硫族化物材料、庞磁阻材料，或聚合物基材料等等。

本文中论述的装置可形成于例如硅、锗、硅-锗合金、砷化镓、氮化镓等半导体衬底上。在某些情况下，所述衬底是半导体晶片。在其它状况下，衬底可以是绝缘体上硅(silicon-on-insulator，SOI)衬底，例如玻璃上硅(silicon-on-glass，SOG)或蓝宝石上硅(silicon-on-sapphire，SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段执行掺杂。

本文结合附图阐述的实施方式描述实例配置，且不表示可实施的或在权利要求书的范围内的所有实例。具体实施方式包含出于提供对所描述技术的理解的目的的具体细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图的形式展示众所周知的结构和装置以便避免混淆所描述的实例的概念。

在附图中，类似组件或特征可具有相同的参考标记。此外，可通过在参考标记后跟着短划线和在相似组件之间进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记的类似组件中的任一个，而与第二参考标记无关。

如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”等短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C，或者AB或AC或BC，或者ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭式条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式解释。

提供本文的描述以使所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将容易了解对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本公开不限于本文描述的实例和设计，而是应被赋予与本文所公开的原理和新颖特征一致的最宽范围。