阅读说明：本技术 集成芯片和形成集成芯片的方法 (Integrated chip and method for forming integrated chip ) 是由 吴伟成 邹百骐 于 2019-06-27 设计创作，主要内容包括：在一些实施例中,本发明涉及集成电路。集成电路包括位于衬底内的第一掺杂区域和第二掺杂区域。FeRAM(铁电随机存取存储器)器件布置在第一掺杂区域和第二掺杂区域之间的衬底上方。该FeRAM器件具有铁电材料和导电电极。铁电材料布置在衬底上方,并且导电电极布置在铁电材料上方并且布置在铁电材料的侧壁之间。本发明的实施例还涉及集成芯片和形成集成芯片的方法。(In some embodiments, the invention relates to integrated circuits. The integrated circuit includes a first doped region and a second doped region within a substrate. A FeRAM (ferroelectric random access memory) device is disposed over the substrate between the first doped region and the second doped region. The FeRAM device has a ferroelectric material and a conductive electrode. A ferroelectric material is disposed over the substrate, and a conductive electrode is disposed over the ferroelectric material and between sidewalls of the ferroelectric material. Embodiments of the invention also relate to integrated chips and methods of forming integrated chips.)

集成芯片和形成集成芯片的方法

技术领域

本发明的实施例涉及集成芯片和形成集成芯片的方法。

背景技术

许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在供电时存储数据，而非易失性存储器在断电时能够存储数据。铁电随机存取存储器(FeRAM)器件是下一代非易失性存储技术的有前景的候选者。这是因为FeRAM器件具有许多优势，包括快速写入时间、高耐久性、低功耗以及免受辐射损坏的低敏感性。

发明内容

本发明的实施例提供了一种集成芯片，包括：第一掺杂区域和第二掺杂区域，位于衬底内；以及铁电随机存取存储器(FeRAM)器件，布置在所述第一掺杂区域和所述第二掺杂区域之间的所述衬底上方，所述铁电随机存取存储器器件包括：铁电材料，布置在所述衬底上方；以及导电电极，位于所述铁电材料上方和所述铁电材料的侧壁之间。

本发明的另一实施例提供了一种集成芯片，包括：衬底，具有在第一侧壁和第二侧壁之间延伸的凹进表面，以限定凹进在所述衬底的上表面之下的凹陷区域；第一掺杂区域和第二掺杂区域，设置在所述衬底的凹进表面内；铁电材料，布置在所述第一掺杂区域和所述第二掺杂区域之间，其中，所述铁电材料具有限定所述铁电材料的上表面内的第一凹槽的侧壁；金属材料，嵌套在所述第一凹槽内，其中，所述金属材料具有限定所述金属材料的上表面内的第二凹槽的侧壁；以及导电材料，嵌套在所述第二凹槽内。

本发明的又一实施例提供了一种形成集成芯片的方法，包括：在所述衬底上方形成牺牲存储结构；在所述衬底上方形成横向围绕所述牺牲存储结构的层间介电(ILD)层；去除所述牺牲存储结构以形成由所述层间介电层围绕的存储器件腔；在所述层间介电层上方和所述存储器件腔内形成铁电层；在所述铁电层上方和所述存储器件腔内形成金属层；在所述金属层上方和所述存储器件腔内形成导电层；以及从所述层间介电层上方去除所述铁电层、所述金属层和所述导电层的一部分，以限定铁电随机存取存储器器件，所述铁电随机存取存储器器件具有设置在铁电材料和导电材料之间的金属。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了具有带嵌套电极的铁电随机存取存储器(FeRAM)器件的集成芯片的一些实施例的截面图。

图2示出了具有带嵌套电极的嵌入式FeRAM器件的集成芯片的一些另外实施例的截面图。

图3示出了具有带嵌套电极的嵌入式FeRAM器件的集成芯片的一些可选实施例的截面图。

图4至图16示出了形成具有带嵌套电极的嵌入式FeRAM器件的集成芯片的方法的一些实施例的截面图。

图17至图34示出了形成具有带嵌套电极的嵌入式FeRAM器件的集成芯片的方法的一些可选实施例的截面图。

图35示出了形成具有带嵌套电极的嵌入式FeRAM器件的集成芯片的方法的一些实施例的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

嵌入式存储器在现代集成芯片中已经变得普遍。嵌入式存储器是电子存储器件，其位于与逻辑器件(例如，处理器或ASIC)相同的集成芯片管芯上。通过将存储器件和逻辑器件嵌入在同一集成芯片管芯上，可以缩短存储器件和逻辑器件之间的导电互连，从而降低功率并提高集成芯片的性能。

许多现代集成芯片由于其非易失性(即，其在没有电源的情况下保持存储的数据状态的能力)、其高密度、其快速写入速度以及其与现代CMOS制造工艺的兼容性而在嵌入式存储系统中使用闪存。然而，嵌入式闪存由相对复杂的工艺形成，该工艺可以使用大量掩模(例如，大于15或20个掩模)。该工艺的复杂性导致嵌入式闪存的形成成本高昂。

在一些实施例中，本发明涉及具有嵌入式FeRAM器件的集成芯片，该嵌入式FeRAM器件使用相对简单的制造工艺形成。通过在形成高k金属栅极逻辑器件之前用FeRAM器件替换牺牲存储结构来执行相对简单的制造工艺。该工艺使得FeRAM器件具有嵌套结构，该嵌套结构包括铁电层(在铁电层的上表面内具有限定凹槽的侧壁)，和嵌套在凹槽内的导电电极。使用替换工艺形成FeRAM器件允许以有效的方式形成FeRAM器件(例如，可以使用嵌入式闪存制造工艺中使用的光掩模的10％至30％之间形成嵌入式FeRAM)，这允许低成本制造嵌入式FeRAM器件。

图1示出了具有带嵌套电极的铁电随机存取存储器(FeRAM)器件的集成芯片100的一些实施例的截面图。

集成芯片100包括衬底101，衬底101具有设置在半导体衬底102中的沟槽内的一个或多个隔离结构106a至106b。在一些实施例中，衬底101可以具有在第一侧壁101b和第二侧壁101c之间延伸，以限定凹陷区域104的凹进表面101a，凹陷区域104在衬底101的上表面101u之下凹进非零距离d。在一些实施例(未示出)中，第一侧壁101b和第二侧壁101c可以包括锥形(即，成角度的)侧壁，其使得凹陷区域104的宽度随着凹陷区域104的深度增加而减小。

在一些实施例中，一个或多个隔离结构106a至106b可以沿着半导体衬底102的凹陷区域104的边缘布置。在一些这样的实施例中，第一隔离结构106a和第二隔离结构106b可以包括在凹陷区域104的边界周围的闭合环路中连续延伸的相同隔离结构。在一些实施例中，一个或多个隔离结构106a至106b可以包括浅沟槽隔离结构，浅沟槽隔离结构具有设置在半导体衬底102中的沟槽内的一种或多种介电材料。

FeRAM器件110布置在凹进表面101a内的第一掺杂区域108a和第二掺杂区域108b之间的衬底101上方。FeRAM器件110包括铁电材料112，铁电材料112具有限定铁电材料112的上表面内的凹槽的侧壁。导电电极114嵌套在凹槽内。在一些实施例中，导电电极114可以直接接触铁电材料112的上表面和侧壁。在一些实施例中，铁电材料112和导电电极114具有基本共面的最上表面(例如，在化学机械平坦化工艺的公差内的共面)。

将FeRAM器件110的导电电极114嵌套在铁电材料112内允许通过使用相对少量的光掩模(例如，2和5个光掩模之间)的有效制造工艺来形成FeRAM器件110。此外，虽然FeRAM器件110可以比集成芯片100上的逻辑器件(例如，MOSFET)具有更大的高度，但是将FeRAM器件110定位在凹陷区域104内允许在不影响逻辑器件的情况下形成FeRAM器件110。

层间介电(ILD)结构118布置在衬底101上方并且横向围绕FeRAM器件110。导电接触件120延伸穿过ILD结构118以接触第一掺杂区域108a、第二掺杂区域108b和导电电极114。

在操作期间，可以将偏置电压施加到第一掺杂区域108a、第二掺杂区域108b和/或导电电极114中的一个或多个。例如，在一些实施例中，可以将偏置电压施加到第一掺杂区域108a、第二掺杂区域108b和导电电极114，而在其它实施例中，可以将偏置电压施加到第一掺杂区域108a和导电电极114而不施加到第二掺杂区域108b。偏置电压允许将数据状态写入FeRAM器件110和/或从FeRAM器件110读取。例如，在写入操作期间，可以施加一个或多个偏置电压以使得电荷载流子(例如，电子和/或空穴)在第一掺杂区域108a和第二掺杂区域108b之间积聚。电荷载流子产生电场，该电场延伸穿过铁电材料112。电场被配置为根据偏置电压改变铁电材料112内的电偶极子的位置。如果铁电材料112的磁极化对于特定的偏置电压具有第一极化，则FeRAM器件110将数据状态数字地存储为第一位值(例如，逻辑“0”)。可选地，如果铁电材料112的磁极化对于与先前不同的偏置电压具有第二极化，则FeRAM器件110将数据状态数字地存储为第二位值(例如，逻辑“1”)。

图2示出了具有带嵌套电极的嵌入式FeRAM器件的集成芯片200的一些另外实施例的截面图。

集成芯片200包括衬底101，衬底101具有设置在半导体衬底102中的沟槽内的一个或多个隔离结构106a至106c。一个或多个隔离结构106a至106c将嵌入式存储区域201a与逻辑区域201b分隔开。在嵌入式存储区域201a内，衬底101可以具有在第一侧壁101b和第二侧壁101c之间延伸，以限定凹陷区域104的凹进表面101a，凹陷区域104凹进在衬底101的上表面101u之下。在一些实施例中，一个或多个隔离结构106a至106c可以包括浅沟槽隔离(STI)结构，其具有在相对侧壁之间延伸的基本平坦的底面(即，基本平行于上表面101u的底面)。

在一些实施例中，隔离结构106a至106c可以限定衬底101的第一侧壁101b和衬底101的第二侧壁101c。隔离结构106a至106b可以进一步限定连接至第一侧壁101b或第二侧壁101c的水平延伸表面101a。替换栅极残余物202可以设置在水平延伸表面101a上方。在一些实施例中，替换栅极残余物202可以包括介电膜204、金属覆盖层206和牺牲层208。在一些实施例中，介电膜204包括高k电介质，诸如氧化铪、氧化铪硅、氧化铪钽、氧化铝、氧化锆等。在一些实施例中，金属覆盖层206可以包括氮化钛、氮化钽等。在一些实施例中，牺牲层208可以包括多晶硅等。

在一些实施例中，替换栅极残余物202包括面向凹陷区域104的锥形侧壁。例如，在一些实施例中，介电膜204和金属覆盖层206可以分别包括水平延伸段和垂直延伸段，该垂直延伸段从水平延伸段的上表面向外突出，而牺牲层208具有在金属覆盖层206的水平延伸段和垂直延伸段之间延伸的锥形侧壁。

在一些实施例中，替换栅极残余物202从衬底101的隔离结构106a至106b的水平延伸表面正上方延伸至半导体衬底102的水平延伸表面正上方。在一些这样的实施例中，替换栅极残余物202布置在半导体衬底102的区域203上方，该区域位于第一掺杂区域108a和第一隔离结构106a之间和/或在第二掺杂区域108b和第二隔离结构106b之间。

FeRAM器件110布置在衬底101的限定凹陷区域104的凹进表面101a上方。FeRAM器件110包括布置在第一掺杂区域108a和第二掺杂区域108b之间的铁电材料112。铁电材料112具有限定铁电材料112的最上表面内的凹槽的侧壁。导电电极114设置在凹槽内。

在一些实施例中，导电电极114包括金属材料210和导电材料212。导电材料212通过金属材料210与铁电材料112垂直和横向分隔开。在一些实施例中，铁电材料112具有限定铁电材料112的上表面内的第一凹槽的侧壁，金属材料210嵌套在第一凹槽内并且具有限定金属材料210的上表面内的第二凹槽的侧壁，并且导电材料212嵌套在第二凹槽内。在一些实施例中，铁电材料112比金属材料210和导电材料212具有更高的高度。在一些这样的实施例中，铁电材料112、金属材料210和导电材料212可以具有基本共面的最上表面。

在各个实施例中，铁电材料112可以包括钛酸铅、锆钛酸铅(PZT)，锆钛酸铅镧、钽酸锶铋(SBT)、钛酸镧铋(BLT)和钛酸铋钕(BNT)等。在一些实施例中，金属材料210可以包括一种或多种金属，诸如铝、钌、钯、铪、锆、钛等。在一些实施例中，导电材料212可以包括铝、铜等。

晶体管器件214布置在逻辑区域201b内。晶体管器件214包括栅极结构216，栅极结构216布置在源极区域218a和漏极区域218b之间的半导体衬底102的上表面101u上方。栅极结构216包括通过栅极电介质222和金属覆盖层223与半导体衬底102分隔开的栅电极220。在一些实施例中，栅电极220可以包括金属栅电极(例如，包括铝、钌、钯等)，并且栅极电介质222可以包括高k电介质(例如，包括氧化铝、氧化铪等)。在其它实施例中，栅电极220可以包括多晶硅栅电极，并且栅极电介质222可以包括氧化物(例如，二氧化硅)。在一些实施例中，金属覆盖层223可包括氮化钛、氮化钽等。

侧壁间隔件116沿着FeRAM器件110和晶体管器件214的相对侧布置。在一些实施例中，侧壁间隔件116可以包括第一介电材料224和第二介电材料226。在一些实施例中，第一介电材料224可以包括与第二介电材料226(例如，氧化硅)不同的介电材料(例如，氮化硅)。在一些实施例中，FeRAM器件110和晶体管器件214可以通过在半导体衬底102上方和一个或多个隔离结构106上方延伸的第一介电层228与半导体衬底102分隔开。在一些实施例中，第一介电层228可以包括氧化物(例如，氧化硅)或其它介电材料。

第一层间介电(ILD)层230通过一个或多个侧壁间隔件116与FeRAM器件110和栅电极220横向分隔开。铁电材料112、金属材料210和导电材料212和栅电极220延伸至第一ILD层230的上表面。在一些实施例中，蚀刻停止层(ESL)232可以布置在侧壁间隔件116和第一ILD层230之间。在一些实施例中，ESL 232的上表面可以与铁电材料112、金属材料210和导电材料212的上表面基本共面。第二ILD层234位于第一ILD层230上方。第二ILD层234围绕导电接触件120，导电接触件120延伸至FeRAM器件110和晶体管器件214。在一些实施例中，第一ILD层230和/或第二ILD层234可以包括硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)等。在一些实施例中，导电接触件120可以包括金属，诸如钨、铜等。

图3示出了具有带嵌套电极的嵌入式FeRAM器件的集成芯片300的一些可选实施例的截面图。

集成芯片300包括具有嵌入式存储区域201a和逻辑区域201b的衬底101。在嵌入式存储区域201a内，FeRAM器件110布置在衬底101的凹进表面101a上方，凹进表面101a在第一侧壁101b和第二侧壁101c之间延伸。FeRAM器件110包括铁电材料112、金属材料210和导电材料212。铁电材料112具有在第一和第二垂直突起之间延伸的水平延伸段，该第一和第二垂直突起从水平延伸段的上表面向外突出。在一些实施例中，水平延伸段的高度h₁大于第一垂直突起和/或第二垂直突起的宽度w₁。

一个或多个隔离结构302a至302b布置在半导体衬底102内并且限定衬底101的第一侧壁101b和衬底101的第二侧壁101c。在一些实施例中，第一侧壁101b和第二侧壁101c相对于垂直于衬底101的凹进表面101a的线306以锐角θ定向。在一些实施例中，锐角θ可以在约10°和约80°之间的范围内。在其它实施例中，锐角θ可以在约30°和约60°之间的范围内。在一些实施例中，第一侧壁101b和第二侧壁101c的成角度取向可以使得隔离结构302a至302b的宽度分别随着在凹进表面101a上方的高度的增加而减小。在一些实施例中，一个或多个隔离结构302a至302b可以具有成角度的下侧壁304。

图4至图16示出了形成具有带嵌套电极的嵌入式FeRAM器件的集成芯片的方法的一些实施例的截面图400至1600。该方法使用在形成高k金属栅极器件之前执行的替换工艺形成FeRAM器件。该方法允许使用最少的光掩模(例如，在2至5个光掩模之间)形成FeRAM器件。虽然图4至图16参考方法描述，但是应当理解，图4至图16中公开的结构可以不限于这种方法，而是可以作为独立于该方法的结构而单独存在。

如图4的截面图400所示，提供衬底101。在各个实施例中，半导体衬底102可以包括任何类型的半导体主体(例如，硅/CMOS体、SiGe、SOI等)，诸如半导体晶圆或晶圆上的一个或多个管芯，以及形成在其上和/或与其相关的任何其它类型的半导体和/或外延层。

在半导体衬底102中的一个或多个沟槽402内形成一个或多个隔离结构106a至106c。在一些实施例中，通过根据第一掩模层，选择性地将半导体衬底102暴露于第一蚀刻剂以形成凹槽402来形成一个或多个隔离结构106a至106c，沟槽402随后用一种或多种介电材料填充。在各个实施例中，第一掩模层可以包括光刻胶、氮化硅、碳化硅、氮化钛等。一个或多个隔离结构106a至106c横向布置在嵌入式存储区域201a和逻辑区域201b之间。在各个实施例中，第一蚀刻剂可以包括具有蚀刻化学物质的干蚀刻剂或包括氢氟酸(HF)、氢氧化钾(KOH)等的湿蚀刻剂，蚀刻化学物质包括氟物质(例如，CF₄、CHF₃、C4F₈等)。

如图5的截面图500所示，嵌入式存储区域201a凹进在半导体衬底102的上表面102u之下。使嵌入式存储区域201a凹进形成衬底101内的凹陷区域104，凹陷区域104在半导体衬底102的上表面102u之下凹进非零距离d。在一些实施例中，非零距离d可以大于约10nm。凹陷区域104由侧壁101b和101c以及衬底101的凹进表面101a限定。在一些实施例中，可以通过根据形成在衬底101上方的第二掩模层502选择性地将衬底101暴露于第二蚀刻剂而使嵌入式存储区域201a凹进。在各个实施例中，第二蚀刻剂可以包括具有蚀刻化学物质的干蚀刻剂或包含氢氟酸(HF)、氢氧化钾(KOH)等湿蚀刻剂，蚀刻化学物质包括氟物质(例如，CF₄、CHF₃、C₄F₈等)。在一些实施例中，第二掩模层502可以包括光刻胶、氮化硅、碳化硅、氮化钛、氮化钽等。

如图6的截面图600所示，在衬底101上方形成第一介电层228。第一介电层228沿着衬底101的水平延伸表面和垂直延伸表面布置。在第一介电层228上方形成介电膜602，在介电膜602上方形成金属覆盖层604，并且在金属覆盖层604上方形成牺牲层606。在一些实施例中，第一介电层228可以包括通过热处理形成的氧化物(例如，氧化硅等)。在一些实施例中，介电膜602可以包括通过沉积工艺(例如，ALD、CVD、PE-CVD、PVD等)形成的高k介电材料，诸如如氧化铝、氧化铪等。在一些实施例中，金属覆盖层604可以包括通过沉积工艺形成的氮化钛，氮化钽等。在一些实施例中，牺牲层606可包括通过沉积工艺形成的多晶硅。在一些实施例中，牺牲层606可以具有在凹陷区域104上方限定凹陷608的侧壁。

如图7的截面图700所示，沿着线704对牺牲层702执行第一平坦化工艺。第一平坦化工艺去除牺牲层(图6的606)的一部分以赋予牺牲层702平坦的上表面702u，平坦的上表面702u在嵌入式存储区域201a上方和逻辑区域201b上方连续延伸。在一些实施例中，第一平坦化工艺可以包括化学机械平坦化(CMP)工艺。在一些实施例中，可以在图案化牺牲层(如图8所示)之前执行第一平坦化工艺。在其它实施例(未示出)中，可以在图案化牺牲层(如图8所示)之后执行第一平坦化工艺。

如图8的截面图800所示，图案化牺牲层(图7的702)、介电膜(图7的602)和金属覆盖层(图7的604)以限定嵌入式存储区201a内的牺牲存储结构802和逻辑区域201b内的牺牲栅极结构806。牺牲存储结构802包括位于牺牲介电层805和牺牲金属覆盖层803上方的牺牲存储元件804。牺牲栅极结构806包括位于栅极电介质222(例如，高k电介质)和金属覆盖层223上方的牺牲栅电极808。在一些实施例中，可以通过根据形成在牺牲层(图7的702)上方的第三掩模层(例如，光刻胶层)将牺牲层选择性地暴露于第三蚀刻剂来图案化牺牲层(图7的702)。

在一些实施例中，牺牲层(图7的702)的图案化可以沿着凹陷区域104的侧壁留下替换栅极残余物202。替换栅极残余物202可以包括介电膜208(图7的602的残余物)、金属覆盖层206(图7的604的残余物)以及牺牲层存储结构802和牺牲栅极结构806的图案化之后剩余的牺牲层204(图7的702的残余物)。在一些实施例中，替换栅极残余物202可以具有面向牺牲存储结构802的锥形侧壁。

在一些实施例中，侧壁间隔件116可以沿着牺牲存储结构802和牺牲栅极结构806的侧壁形成。在一些实施例中，可以通过在衬底101上方沉积一种或多种介电材料，并且然后蚀刻一种或多种介电材料以从水平表面去除一种或多种介电材料来形成侧壁间隔件116。在一些实施例中，一种或多种介电材料可以包括第一介电材料224和与第一介电材料224不同的第二介电材料226。在一些实施例中，第一介电材料224和第二介电材料226可以分别包括氧化物、氮化物、碳化物等。

如图9的截面图900所示，在半导体衬底102的存储区域201a内形成第一掺杂区域108a和第二掺杂区域108b。还在半导体衬底102的逻辑区域201b内形成源极区域218a和漏极区域218b。在一些实施例中，可以通过使用一个或多个注入工艺选择性地将掺杂剂物质902注入到半导体衬底102中来形成第一掺杂区域108a、第二掺杂区域108b、源极区域218a和漏极区域218b。例如，在各个实施例中，第一掺杂区域108a和第二掺杂区域108b可以通过与源极区域218a和漏极区域218b相同的注入工艺或不同的注入工艺形成。在其它实施例中，可以通过蚀刻半导体衬底102以限定空腔并随后在空腔内形成掺杂的外延材料来形成第一掺杂区域108a、第二掺杂区域108b、源极区域218a和漏极区域218b。在一些实施例中，替换栅极残余物202可以用于掩蔽来自半导体衬底102的掺杂剂物质902，使得第一掺杂区域108a和第二掺杂区域108b通过衬底101的区域203与隔离结构106a至106b分隔开非零距离。

如图10的截面图1000所示，在衬底101上方形成第一层间介电(ILD)层230。第一ILD层230横向围绕牺牲存储结构802和牺牲栅极结构806。在各个实施例中，第一ILD层230可以包括通过使用高高宽比工艺(即，HARP氧化物)的化学气相沉积(CVD)沉积而沉积在衬底101上的氧化物。例如，在一些实施例中，第一ILD层230可以包括通过CVD工艺沉积的硼-磷-硅酸盐玻璃。在形成第一ILD层230之后，可以沿着线1002执行第二平坦化工艺，以暴露牺牲存储结构802和牺牲栅极结构806的上表面。

如图11的截面图1100所示，从牺牲存储结构(图10的802)去除牺牲存储元件(图10的804)、牺牲介电层(图10的805)和牺牲金属覆盖层(图10的803)，以限定设置在侧壁间隔件116的侧壁之间的存储器件腔1106。在一些实施例中，可以通过选择性地将牺牲存储元件、牺牲介电层和牺牲金属覆盖层暴露于第四蚀刻剂1104来去除牺牲存储元件(图10的804)、牺牲介电层(图10的805)和牺牲金属覆盖层(图10的803)。在一些实施例中，在去除牺牲存储元件(图10的804)、牺牲介电层(图10的805)和牺牲金属覆盖层(图10的803)之前，可以在逻辑区域201b上方形成第四掩模层1102，以防止牺牲栅电极808被第四蚀刻剂1104去除。

如图12的截面图1200所示，在衬底101上方形成铁电层1202，在铁电层1202上方形成金属层1204，并且在金属层1204上方形成导电层1206。铁电层1202内衬存储器件腔1106的内表面。铁电层1202还从存储器件腔1106内延伸至第一ILD层230和牺牲栅极结构806的上表面上方。金属层1204和导电层1206也从存储器件腔1106内延伸至第一ILD层230和牺牲栅极结构806的上表面上方。在一些实施例中，铁电层1202、金属层1204和导电层1206可以通过沉积工艺形成。

如图13的截面图1300所示，沿着线1304执行第三平坦化工艺以限定具有嵌套电极的FeRAM器件110。第三平坦化工艺去除铁电层(图12的1202)的一部分以限定限制在存储器件腔1106内的铁电材料112。第二平坦化工艺还去除金属层(图12的1204)和导电层1206的一部分以限定限制在存储器件腔1106内的导电电极114，导电电极114包括栅极金属210和导电材料212。在一些实施例中，第三平坦化工艺可以包括CMP工艺。

如图14的截面图1400所示，从牺牲栅极结构(图13的806)去除牺牲栅电极(图13的808)以限定栅电极腔1402。在一些实施例中，可以通过选择性地将牺牲栅电极(图13的808)暴露于第五蚀刻剂1404来去除牺牲栅电极(图13的808)。在一些实施例中，在去除牺牲栅电极之前，可以在存储区域201a上方形成第五掩模层1406，以防止第五蚀刻剂1404损坏FeRAM器件110。在一些实施例中，牺牲栅电极(图13的808)的去除可以在栅电极腔1402内的半导体衬底102上方留下栅极电介质222和金属覆盖层223。

如图15的截面图1500所示，在栅电极腔1402内形成栅电极220。在各个实施例中，可以通过使用沉积技术(例如，化学气相沉积、物理气相沉积等)和/或镀技术(例如，电镀技术)形成金属层1502来形成栅电极220。随后在沉积金属层1502之后沿着线1504执行第四平坦化工艺以限定栅电极220。在各个实施例中，金属层1502可以包括n型金属(例如，铝、钽、钛、铪等)或p型金属(例如，镍、钴、钼、铂、铅、金等)。

如图16的截面图1600所示，在形成第一ILD层230上方的第二ILD层234内形成导电接触件120。可以通过选择性地蚀刻第二ILD层234以形成开口，并且随后在开口内沉积导电材料来形成导电接触件120。在一些实施例中，导电材料可以包括例如钨或氮化钛。

图17至图34示出了形成具有带嵌套电极的嵌入式FeRAM器件的集成芯片的方法的一些可选实施例的截面图1700至3400。虽然图17至图34参考方法描述，但是应当理解，图17至图34中公开的结构可以不限于这种方法，而是可以作为独立于该方法的结构而单独存在。

如图17的截面图1700所示，在半导体衬底102上方形成衬垫电介质1702和保护层1704。衬垫电介质1702和保护层1704在半导体衬底102内的嵌入式存储区域201a和逻辑区域201b上方连续延伸。衬垫电介质1702和保护层1704可以包括例如氧化硅等。衬垫电介质1702和保护层1704可以通过热处理和/或通过沉积工艺(例如，CVD、PVD、ALD等)形成。

如图18的截面图1800所示，图案化保护层1704以从嵌入式存储区域201a上方去除保护层1704。例如，可以通过根据逻辑区域201b上方的第一掩模层1802选择性地将保护层1704暴露于第一蚀刻剂来执行图案化。在各个实施例中，第一掩模层1802可以包括例如光刻胶层、硬掩模层或一些其它合适的掩模材料。

如图19的截面图1900所示，执行热氧化工艺以氧化嵌入式存储区域201a内的半导体衬底102。通过消耗嵌入式存储区域201a内的半导体衬底102，氧化半导体衬底102增加了嵌入式存储区域201a内的衬垫电介质1902的厚度。消耗嵌入式存储区域201a内的半导体衬底102使嵌入式存储区域201a内的半导体衬底102凹进，以使半导体衬底102在半导体衬底102的上表面102u之下凹进非零距离d。在一些实施例中，非零距离d可以大于约10nm。在各个实施例中，热氧化工艺可以包括例如湿氧化工艺和/或干氧化工艺。

如图20的截面图2000所示，去除未由保护层1704覆盖的区域中的衬垫电介质2002。在一些实施例中，可以根据保护层1704通过选择性地将衬垫电介质(图19的1902)暴露于第二蚀刻剂来去除衬垫电介质2002。在各个实施例中，第二蚀刻剂可以包括湿蚀刻剂或干蚀刻剂。

如图21的截面图2100所示，去除保护层1704并且在半导体衬底102上方形成第二衬垫电介质2102。在一些实施例中，可以通过一个或多个蚀刻工艺和/或一些其它合适的去除工艺来去除保护层1704。在一些实施例中，第二衬垫电介质2102通过热工艺形成。

如图22的截面图2200所示，在第二衬垫电介质2102上方形成第二保护层2202。随后根据掩模层2204(例如，光刻胶)蚀刻第二保护层2202，以减小逻辑区域201b中的第二保护层2202的厚度。逻辑区域201b内的第二保护层2202的厚度的减小使得第二保护层2202在嵌入式存储区域201a和逻辑区域201b内具有基本相等的高度。

如图23的截面图2300所示，图案化半导体衬底102以在半导体衬底102内形成沟槽2302a至2302c。随后用一种或多种介电材料填充沟槽2302a至2302c以形成一个或多个隔离结构302a至302b和106c。一个或多个隔离结构302a、302b和106c划分半导体衬底102的用于制造中的单独的存储单元的区域，以及半导体衬底102的用于制造中的单独的逻辑器件的区域。

在一些实施例中，隔离结构302a至302b可以具有成角度的下侧壁304，因为隔离结构302a至302b形成在凹陷区域104的边缘上方。在一些实施例中，隔离结构302a至302b可以进一步包括成角度的上侧壁，该成角度的上侧壁相对于垂直于衬底101的凹进表面101a的线306以锐角θ定向。在一些实施例中，锐角θ可以在约10°和约80°之间的范围内。在其它实施例中，锐角θ可以在约30°和约60°之间的范围内。

如图24的截面图2400所示，去除第二衬垫电介质2102和第二保护层2202。

如图25的截面图2500所示，在衬底101上方形成第一介电层228。第一介电层228沿着衬底101的水平延伸表面和垂直延伸表面布置。在第一介电层228上方形成介电膜602，在介电膜602上方形成金属覆盖层604，并且在金属覆盖层604上方形成牺牲层702。在牺牲层702的沉积之后，沿着线704对牺牲层702执行第一平坦化工艺(例如，CMP工艺)。

如图26的截面图2600所示，图案化牺牲层(图25的702)、介电膜(图25的602)和金属覆盖层(图25的604)以限定嵌入式存储区域201a内的牺牲存储结构802和逻辑区域201b内的牺牲栅极结构806。牺牲存储结构802包括位于牺牲介电层805和牺牲金属覆盖层803上方的牺牲存储元件804。牺牲栅极结构806包括位于栅极电介质222和金属覆盖层223上方的牺牲栅电极808。可以沿着牺牲存储结构802和牺牲栅极结构806的侧壁形成侧壁间隔件116。

如图27的截面图2700所示，在半导体衬底102的存储区域201a内形成第一掺杂区域108a和第一掺杂区域108b。还在半导体衬底102的逻辑区域201b内形成源极区域218a和漏极区域218b。在一些实施例中，可以通过使用两个或多个注入工艺选择性地将掺杂剂物质902注入到半导体衬底102中来形成第一掺杂区域108a、第一掺杂区域108b、源极区域218a和漏极区域218b。

如图28的截面图2800所示，在衬底101上方形成第一层间介电(ILD)层230。第一ILD层230横向围绕牺牲存储结构802和牺牲栅极结构806。在第一ILD层230的形成之后，可以沿着线1002执行第二平坦化工艺，以暴露牺牲存储结构802和牺牲栅极结构806的上表面。

如图29的截面图2900所示，从牺牲存储结构(图28的802)去除牺牲存储元件(图28的804)、牺牲介电层(图28的805)和牺牲金属覆盖层(图28的803)以限定存储器件腔1106。在一些实施例中，在去除牺牲存储元件(图28的804)、牺牲介电层(图28的805)和牺牲金属覆盖层(图28的803)之前，可以在逻辑区域201b上方形成第四掩模层1102，以防止牺牲栅电极808被第四蚀刻剂1104去除。

如图30的截面图3000所示，在衬底101上方形成铁电层1202，在铁电层1202上方形成金属层1204，并且在金属层上方形成导电层1206。

如图31的截面图3100所示，执行第三平坦化工艺以限定FeRAM器件110。第三平坦化工艺去除铁电层(图30的1202)的一部分以限定铁电材料112。第三平坦化工艺还去除金属层(图30的1204)和导电层(图30的1206)的一部分，以限定包括金属材料210和导电材料212的导电电极114。

如图32的截面图3200所示，从牺牲栅极结构(图31的806)去除牺牲栅电极(图31的808)以限定栅电极腔1402。

如图33的截面图3300所示，在栅电极腔1402内形成栅电极220。在各个实施例中，可以通过使用沉积技术(例如，化学气相沉积、物理气相沉积等)和/或镀技术(例如，电镀技术)形成金属层来形成栅电极220。随后在金属层的沉积之后执行第四平坦化工艺以限定栅电极220。

如图34的截面图3400所示，在形成在第一ILD层230上方的第二ILD层234内形成导电接触件120。

图35示出了形成具有带嵌套电极的嵌入式FeRAM器件的集成芯片的方法3500的一些实施例的流程图。

虽然方法3500在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

在3502中，在衬底内形成多个隔离结构。图4示出了对应于步骤3502的一些实施例的截面图400。图22至图24示出了对应于步骤3502的一些可选实施例的截面图2200至2400。

在3504中，使衬底凹进以形成在衬底的上表面之下凹进的凹陷区域。图5示出了对应于步骤3504的一些实施例的截面图500。图17至图20示出了对应于步骤3504的一些可选实施例的截面图1700至2000。

在3506中，在凹陷区域内形成牺牲存储结构，并且在衬底的上表面上方形成牺牲栅极结构。图6至图8示出了对应于步骤3506的一些实施例的截面图600至800。图25至图26示出了对应于步骤3506的一些可选实施例的截面图2500至2600。

在3508中，沿着牺牲存储结构的相对侧形成第一和第二掺杂区域，并且沿着牺牲栅极结构的相对侧形成源极区域和漏极区域。图9示出了对应于步骤3508的一些实施例的截面图900。图27示出了对应于步骤3508的一些可选实施例的截面图2700。

在3510中，第一ILD层位于衬底上方并且横向围绕的牺牲存储结构和牺牲栅极结构。图10示出了对应于步骤3510的一些实施例的截面图1000。图28示出了对应于步骤3510的一些可选实施例的截面图2800。

在3512中，从牺牲存储结构去除牺牲存储元件以形成存储器件腔。图11示出了对应于步骤3512的一些实施例的截面图1100。图29示出了对应于步骤3512的一些可选实施例的截面图2900。

在3514中，在第一ILD层上方和存储器件腔内形成铁电层。图12示出了对应于步骤3514的一些实施例的截面图1200。图30示出了对应于步骤3514的一些可选实施例的截面图3000。

在3516中，在铁电层上方和存储器件腔内形成金属层。图12示出了对应于步骤3516的一些实施例的截面图1200。图30示出了对应于步骤3516的一些可选实施例的截面图3000。

在3518中，在金属层上方和存储器件腔内形成导电层。图12示出了对应于步骤3518的一些实施例的截面图1200。图30示出了对应于步骤3518的一些可选实施例的截面图3000。

在3520中，从第一ILD层上方去除铁电层、金属层和导电层的一部分以限定FeRAM器件。图13示出了对应于步骤3520的一些实施例的截面图1300。图31示出了对应于步骤3520的一些可选实施例的截面图3100。

在3522中，用金属栅电极替换牺牲栅极结构。图14至图15示出了对应于步骤3522的一些实施例的截面图1400至1500。图32至图33示出了对应于步骤3522的一些可选实施例的截面图3200至3300。

在3524中，在形成在第一ILD层上方的第二ILD层内形成导电接触件。图16示出了对应于步骤3524的一些实施例的截面图1600。图34示出了对应于步骤3524的一些可选实施例的截面图3400。

因此，在一些实施例中，本发明涉及一种形成嵌入式FeRAM器件的方法，其使用替换工艺来形成具有嵌套电极的FeRAM器件。替换工艺使得能够通过有效且低成本的制造工艺形成嵌入式FeRAM器件。

在一些实施例中，本发明涉及集成芯片。集成芯片包括位于衬底内的第一掺杂区域和第二掺杂区域；以及布置在第一掺杂区域和第二掺杂区域之间的衬底上方的FeRAM(铁电随机存取存储器)器件，该FeRAM器件包括布置在衬底上方的铁电材料，以及位于铁电材料上方和铁电材料的侧壁之间的导电电极。在一些实施例中，衬底具有在衬底的第一侧壁和第二侧壁之间延伸的凹进表面，以限定衬底的上表面内的凹陷区域；并且FeRAM器件布置在凹进表面上方并且布置在第一侧壁和第二侧壁正中间。在一些实施例中，集成芯片还包括第一隔离结构和第二隔离结构，该第一隔离结构布置在半导体衬底内并且限定衬底的第一侧壁；以及第二隔离结构布置在半导体衬底内并且限定衬底的第二侧壁。在一些实施例中，衬底的第一侧壁以一定角度定向，该角度使得第一隔离结构的宽度随着在凹进表面上方的高度的增加而减小。在一些实施例中，衬底的凹进表面由第一隔离结构的第一水平延伸表面、第二隔离结构的第二水平延伸表面和半导体衬底的第三水平延伸表面限定。在一些实施例中，集成芯片还包括从第一隔离结构的第一水平延伸表面上方延伸至半导体衬底的第三水平延伸表面上方的替换栅极残余物，替换栅极残余物具有设置在介电膜和牺牲多晶硅层之间的金属覆盖层。在一些实施例中，集成芯片还包括侧壁间隔件，侧壁间隔件具有布置在FeRAM器件的相对侧上的一种或多种介电材料；以及通过侧壁间隔件与FeRAM器件横向分隔开的蚀刻停止层，蚀刻停止层不覆盖FeRAM器件。在一些实施例中，集成芯片还包括晶体管器件，该晶体管器件具有设置在衬底上方的栅电极；以及横向围绕FeRAM器件和晶体管器件的层间介电(ILD)层，栅电极和FeRAM器件延伸至ILD层的上表面。在一些实施例中，铁电材料和导电电极延伸至ILD层的上表面。在一些实施例中，导电电极包括设置在铁电材料上方的金属；以及通过金属与铁电材料垂直和横向分隔开的导电材料。

在其它实施例中，本发明涉及集成芯片。该集成芯片包括衬底，该衬底具有在第一侧壁和第二侧壁之间延伸的凹进表面，以限定凹进在衬底的上表面之下的凹陷区域；第一掺杂区域和第二掺杂区域设置在衬底的凹进表面内；铁电材料布置在第一掺杂区域和第二掺杂区域之间，铁电材料具有限定铁电材料的上表面内的第一凹槽的侧壁；嵌套在第一凹槽内的金属材料，金属材料具有限定金属材料的上表面内的第二凹槽的侧壁；以及嵌套在第二凹槽内的导电材料。在一些实施例中，金属材料的侧壁直接接触铁电材料和导电材料。在一些实施例中，铁电材料的第一高度大于金属材料的第二高度，并且导电材料的第三高度小于第二高度。在一些实施例中，集成芯片还包括侧壁间隔件，侧壁间隔件具有布置在铁电材料的相对侧上的一种或多种介电材料，侧壁间隔件的高度基本等于铁电材料的高度。在一些实施例中，集成芯片还包括晶体管器件，该晶体管器件具有设置在衬底上方的栅电极；以及横向围绕铁电材料和晶体管器件的层间介电(ILD)层，栅电极和铁电材料延伸至ILD层的上表面。在一些实施例中，铁电材料具有在第一垂直突起和第二垂直突起之间延伸的水平延伸段，第一垂直突起和第二垂直突起从水平延伸段的上表面向外突出，并且水平延伸段的高度大于第一垂直突起的宽度。

在其它实施例中，本发明涉及形成集成芯片的方法。该方法包括在衬底上方形成牺牲存储结构；在衬底上方形成横向围绕牺牲存储结构的层间介电(ILD)层；去除牺牲存储结构以形成由ILD层围绕的存储器件腔；在ILD层上方和存储器件腔内形成铁电层；在铁电层上方和存储器件腔内形成金属层；在金属层上方和存储器件腔内形成导电层；以及从ILD层上方去除铁电层、金属层和导电层的一部分，以限定FeRAM器件，FeRAM器件具有设置在铁电材料和导电材料之间的金属。在一些实施例中，该方法还包括使衬底的存储区域凹进，以形成凹进在衬底的上表面之下的凹陷区域；以及在凹陷区域内形成牺牲存储结构。在一些实施例中，该方法还包括在形成牺牲存储结构之后注入衬底，以沿着牺牲存储结构的第一侧形成第一掺杂区域并且沿着牺牲存储结构的第二侧形成第二掺杂区域。在一些实施例中，金属层的侧壁直接接触导电层和铁电层。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。