包含控制逻辑结构的半导体装置、电子系统和相关方法
阅读说明：本技术 包含控制逻辑结构的半导体装置、电子系统和相关方法 (Semiconductor device including control logic structure, electronic system, and related method ) 是由 K·D·拜格尔 S·E·西里斯 于 2018-12-26 设计创作，主要内容包括：一种半导体装置包含包括叠层的堆叠结构。所述堆叠结构的每个叠层包括：存储器元件层级,所述存储器元件层级包括存储器元件；以及控制逻辑层级,所述控制逻辑层级与所述存储器元件层级电通信,所述控制逻辑层级包括：第一子叠层结构,所述第一子叠层结构包括第一数量的晶体管,所述第一数量的晶体管包括P型沟道区域或N型沟道区域；以及位于所述第一子叠层结构之上的第二子叠层结构,所述第二子叠层结构包括第二数量的晶体管,所述第二数量的晶体管包括P型沟道区域或N型沟道区域中的另一个。公开了相关的半导体装置和形成所述半导体装置的方法。(A semiconductor device includes a stacked structure including a stack of layers. Each stack of the stacked structure comprises: a memory element hierarchy comprising memory elements; and a control logic hierarchy in electrical communication with the memory element hierarchy, the control logic hierarchy comprising: a first sub-stack structure comprising a first number of transistors comprising a P-type channel region or an N-type channel region; and a second sub-stack structure located over the first sub-stack structure, the second sub-stack structure comprising a second number of transistors, the second number of transistors comprising the other of the P-type channel region or the N-type channel region. Related semiconductor devices and methods of forming the semiconductor devices are disclosed.)
优先权要求
本申请要求于2017年12月29日提交的针对“包含控制逻辑结构的半导体装置、电子系统和相关方法(SEMICONDUCTOR DEVICES INCLUDING CONTROL LOGIC STRUCTURES,ELECTRONIC SYSTEMS,AND RELATED METHODS)”的美国专利申请序列号15/858,229的提交日期的权益。
技术领域
本公开的实施例涉及半导体装置设计和制造领域。更具体地，本公开的实施例涉及包含晶体管堆叠叠层的控制逻辑装置、控制逻辑组合件、包含控制逻辑装置的半导体装置以及形成控制逻辑装置和半导体装置的方法。
背景技术
半导体装置设计者通常期望通过减小单独特征的尺寸以及减小相邻特征之间的间隔距离来提高半导体装置内特征的集成度或密度水平。另外，半导体装置设计者通常期望设计的架构不仅紧凑，而且提供性能优势以及简化设计。
半导体装置的一个实例是存储器装置。存储器装置通常作为内部集成电路设置于计算机或其它电子装置中。存在许多类型的存储器，包含但不限于随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、闪速存储器和电阻可变存储器。电阻可变存储器的非限制性实例包含电阻式随机存取存储器(ReRAM)、导电桥式随机存取存储器(导电桥式RAM)、磁性随机存取存储器(MRAM)、相变材料(PCM)存储器、相变随机存取存储器(PCRAM)、自旋扭矩转移随机存取存储器(STTRAM)、基于氧空位的存储器和可编程导体存储器。
存储器装置的典型存储器单元包含一个存取装置(如晶体管)和一个存储器存储结构(如电容器)。半导体装置的现代应用可以采用大量的存储器单元，所述存储器单元布置成展现存储器单元的行和列的存储器阵列。可以通过沿存储器阵列中的存储器单元的行和列布置的数字线(例如，位线)和字线(例如，存取线)来对存储器单元进行电存取。存储器阵列可以是二维的(2D)以便展现存储器单元的单个叠层(例如，单层、单层级)，或者可以是三维的(3D)以便展现存储器单元的多个叠层(例如，多层级、多层)。
已经使用在存储装置的存储器阵列下方的基底控制逻辑结构内的控制逻辑装置来控制对存储装置的存储器单元的操作(例如，存取操作、读取操作、写入操作)。控制逻辑装置的组合件可以通过布线和互连结构以与存储器阵列中的存储器单元电通信的方式提供。然而，随着存储器单元的数量和3D存储器阵列的对应叠层数的增加，将3D存储器阵列的不同叠层的存储器单元电连接到定位于存储器阵列下方的基底控制逻辑结构内的控制逻辑装置的组合件可能会造成与促进电连接所需的布线和互连结构的数量和尺寸增加相关联的大小确定和间隔复杂化。另外，在基底控制逻辑结构中采用的不同控制逻辑装置的数量、尺寸和布置也可能会不利地阻碍存储器装置的大小的减小、存储器装置的存储密度的增大和/或制造成本的降低。
因此，将会期望具有促进更高的封装密度的改进的半导体装置、控制逻辑组合件和控制逻辑装置以及形成半导体装置、控制逻辑组合件和控制逻辑装置的方法。
发明内容
本文公开的实施例涉及包含晶体管堆叠叠层的控制逻辑装置、控制逻辑组合件、包含控制逻辑装置的半导体装置以及形成控制逻辑装置和半导体装置的方法。例如，根据至少一些实施例，一种半导体装置包括堆叠结构，所述堆叠结构包括叠层，所述堆叠结构的每个叠层包括：存储器元件层级，所述存储器元件层级包括存储器元件；以及控制逻辑层级，所述控制逻辑层级与所述存储器元件层级电通信，所述控制逻辑层级包括：第一子叠层结构，所述第一子叠层结构包括第一数量的晶体管，所述第一数量的晶体管包括P型沟道区域或N型沟道区域；以及位于所述第一子叠层结构之上的第二子叠层结构，所述第二子叠层结构包括第二数量的晶体管，所述第二数量的晶体管包括的P型沟道区域和N型沟道区域中的另一个。
在另外的实施例中，一种半导体装置包括堆叠结构，所述堆叠结构包括多个叠层。所述堆叠结构的每个叠层包括：存储器元件层级，所述存储器元件层级包括存储器元件；存取装置层级，所述存取装置层级包括电连接到所述存储器元件层级的所述存储器元件的存取装置；以及控制逻辑层级。所述控制逻辑层级包括：第一子叠层结构，所述第一子叠层结构包括第一数量的晶体管，所述第一数量的晶体管中的每个晶体管包括N型沟道区域或P型沟道区域中的一个；以及第二子叠层结构，所述第二子叠层结构在所述第一子叠层结构之上并包括第二数量的晶体管，所述第二数量的晶体管中的每个晶体管包括所述N型沟道区域或所述P型沟道区域中的另一个。
在另外的实施例中，一种半导体装置包括：第一叠层结构，所述第一叠层结构包括第一存储器元件层级、第一存取装置层级和第一控制逻辑层级；以及在所述第一叠层结构之上的第二叠层结构，所述第二叠层结构包括第二存储器元件层级、第二存取装置层级和第二控制逻辑层级，其中所述第一控制逻辑层级和所述第二控制逻辑层级中的至少一个包括与基底控制逻辑结构电通信的至少一个CMOS装置。
在另外的实施例中，一种形成半导体装置的方法包括在衬底之上形成叠层结构，其中形成叠层结构包括形成每个叠层结构以包括存储器元件层级和控制逻辑层级。形成至少一个叠层结构的至少一个控制逻辑层级包括：形成包括第一晶体管的第一子叠层结构，所述第一晶体管中的至少一些晶体管包括N型沟道区域或P型沟道区域中的一个；在所述第一子叠层结构之上形成包括第二晶体管的第二子叠层结构，所述第二晶体管中的至少一些包括所述N型沟道区域或所述P型沟道区域中的另一个；以及将所述第一晶体管中的所述至少一些晶体管电连接到所述第二晶体管中的所述至少一些晶体管以形成装置。
在又另外的实施例中，一种操作半导体装置的方法包括：使用多个叠层的控制逻辑层级来控制具有所述多个叠层的堆叠结构的功能，所述堆叠结构的每个叠层包括存储器单元，所述控制逻辑层级各自包括至少一个控制逻辑装置，所述至少一个控制逻辑装置包括位于第二子叠层结构之上的第一子叠层结构，所述第一子叠层结构包括具有P型沟道区域和N型沟道区域中的一个的晶体管，所述第二子叠层结构包括具有所述P型沟道区域和所述N型沟道区域中的另一个的晶体管；以及使用与所述堆叠结构的所述控制逻辑层级电通信的基底控制逻辑结构来控制所述堆叠结构的另外的功能。
在另外的实施例中，一种电子系统包括存储器装置，所述存储器装置与电子信号处理器装置、输入装置和输出装置中的至少一个通信，所述存储器装置包含包括叠层的堆叠结构。所述堆叠结构的每个叠层包括：存储器元件层级，所述存储器元件层级包括存储器元件；以及控制逻辑层级，所述控制逻辑层级与所述存储器元件层级电通信，所述控制逻辑层级包括：第一子叠层结构，所述第一子叠层结构包括第一数量的晶体管，所述第一数量的晶体管包括P型沟道区域或N型沟道区域；以及第二子叠层结构，所述第二子叠层结构在所述第一子叠层结构之上并包括第二数量的晶体管，所述第二数量的晶体管包括所述P型沟道区域和所述N型沟道区域中的另一个。
附图说明
图1是根据本公开的实施例的半导体装置的简化侧立面图；
图2是根据本公开的实施例的图1所示的半导体装置的薄膜晶体管(TFT)控制逻辑层级的简化框图；
图3A和图3B是根据本公开的实施例的包含金属氧化物半导体(CMOS)电路的TFT控制逻辑层级的简化横截面视图；
图3C是图3A和图3B的CMOS反相器的透视图；
图4是根据本公开的实施例的双输入与非(NAND)电路的简化透视图；
图5是根据本公开的实施例的平衡CMOS反相器的简化透视图；
图6是根据本公开的实施例的CMOS传输通过门的简化透视图；
图7是根据本公开的实施例的平衡双输入NAND电路的简化透视图；
图8A是根据本公开的实施例的环形振荡器的简化透视图；
图8B是根据本公开的其它实施例的另一个环形振荡器的简化透视图；
图9是根据本公开的实施例的包括具有平面沟道区域的NMOS晶体管和PMOS晶体管的平衡双输入NAND电路的简化透视图；
图10A到图10Z是展示了根据本公开的实施例的形成包含CMOS反相器阵列的半导体装置的方法的简化局部横截面视图；
图11A和图11B是根据本公开的实施例的包含竖直NMOS晶体管和竖直PMOS晶体管的半导体装置的简化横截面视图；
图12A和图12B是根据本公开的其它实施例的包含竖直NMOS晶体管和竖直PMOS晶体管的半导体装置的简化横截面视图；并且
图13是根据本公开的实施例的电子系统的示意性框图。
具体实施方式
本文所包含的图示并不意味着是任何特定系统或半导体结构的实际视图，而仅仅是用于描述本文中的实施例的理想化表示。附图之间共用的元件和特征可以保留相同的数字标识，以下情况除外：为了易于以下描述，在大多数情况下，附图标记从引入或最充分描述元件的附图编号开始。
以下描述提供了具体细节，如材料类型、材料厚度和加工条件，以提供对本文所描述的实施例的全面描述。然而，本领域的普通技术人员应理解，可以在不采用这些具体细节的情况下实践本文公开的实施例。事实上，所述实施例可以结合半导体行业中采用的常规制造技术来实践。另外，本文提供的描述未形成对半导体装置、薄膜晶体管控制逻辑结构的完整描述或者对用于制造此类半导体装置或控制逻辑结构的工艺流程的完整描述。以下仅详细描述了理解本文描述的实施例所必需的那些工艺动作和结构。可以通过常规技术来执行用于形成包含本文所述结构的完整半导体装置或控制逻辑结构的另外的动作。
根据本文公开的实施例，半导体装置包括多叠层结构，所述多叠层结构包含基底控制逻辑结构和在基底控制逻辑结构之上的堆叠结构。堆叠结构包含叠层，每个叠层包括存储器元件层级、存取装置层级和薄膜晶体管(TFT)控制逻辑层级(例如，包含一或多个场效应晶体管的控制逻辑层级，所述一或多个场效应晶体管包含有源半导体材料、电介质材料和金属触点的膜)。TFT控制逻辑层级在一些实施例中包括TFT CMOS装置，并且包含包括NMOS晶体管和PMOS晶体管中的一个的第一子叠层结构以及在第一子叠层结构之上并包括NMOS晶体管和PMOS晶体管中的另一个的第二子叠层结构。第一子叠层结构和第二子叠层结构可以在竖直方向上彼此移位。NMOS晶体管、PMOS晶体管或两者可以包括在基本上正交于基底控制逻辑结构的方向上延伸的竖直延伸沟道区域。在其它实施例中，NMOS晶体管、PMOS晶体管或两者可以包括侧向延伸沟道区域并且可以包括平面晶体管。
将半导体装置布置成包含叠层(每个叠层包含TFT控制逻辑层级)可以减少每个叠层与基底控制逻辑结构之间的互连电路系统以及与每个叠层相关联的任何存取装置层级和存储器元件层级。因此，薄膜晶体管控制逻辑层级可以形成为包括在每个叠层的存储器元件和存取装置与基底控制逻辑结构之间具有到基底控制逻辑结构的减少数量的(例如，没有)插座或互连的CMOS电路系统。另外，由于子叠层结构是竖直移位的，因此NMOS晶体管和PMOS晶体管可以分开形成并且与具有其自己的存储器元件层级和存取装置层级的特定叠层相关联。
如本文所使用的，术语“纵向”、“竖直”、“侧向”和“水平”是指衬底的主平面(例如，基底材料、基底结构、基底构造等)，所述平面中或上形成了一或多个结构和/或特征，并且所述一或多个结构和/或特征不一定由地球的重力场限定。“侧向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“竖直”方向是基本上垂直于衬底的主平面的方向。衬底的主平面由相比于衬底的其它表面具有相对更大的面积的衬底表面限定。
如本文所使用的，为了便于描述，可以使用如“下面”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前方”、“后方”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个元件或特征与另一或多个元件或特征的关系。除非另有说明，否则除了附图所描绘的朝向之外，空间相对术语还旨在涵盖材料的不同朝向。例如，如果将附图中的材料倒置，则被描述为在其它元件或特征“下方”或“下面”或“之下”或“底部”的元件将被定向为在其它元件或特征的“上方”或“顶部”。因此，根据使用术语的上下文，术语“下方”可以涵盖上方和下方两个朝向，这对于本领域普通技术人员来说将是显而易见的。可以以其它方式定向材料(例如，旋转90度、倒置、翻转等)，并据此解释本文中使用的空间相对描述语。
如本文所使用的，关于给定的参数、性质或条件的术语“基本上”意指并且包含在一定程度上本领域普通技术人员应理解所述给定的参数、性质或条件满足一定程度的差异，如在可接受的制造公差内的差异。举例来说，根据基本上得到满足的特定参数、性质或条件，所述参数、性质或条件可以至少90.0％得到满足、至少95.0％得到满足、至少99.0％得到满足、至少99.9％得到满足或甚至100.0％得到满足。
如本文所使用的，关于给定参数的术语“约”包含所陈述的值并且具有上下文所指定的含义(例如，所述术语包含与给定参数的测量相关联的误差程度)。
如本文所使用的，术语“NMOS”晶体管意指并且包含具有P型沟道区域的所谓的金属氧化物晶体管。NMOS晶体管的栅极可以包括导电金属、如多晶硅等另一种导电材料或其组合。如本文所使用的，术语“PMOS”晶体管意指并且包含具有N型沟道区域的所谓的金属氧化物晶体管。PMOS晶体管的栅极可以包括导电金属、如多晶硅等另一种导电材料或其组合。因此，此类晶体管的栅极结构可以包含不一定是金属的导电材料。
图1示出了根据本公开的实施例的半导体装置100(例如，3D存储器装置)的简化侧立面图。如图1所示，半导体装置100包含基底控制逻辑结构102和位于基底控制逻辑结构102之上的堆叠结构103。如以下进一步详细描述的，堆叠结构103包含叠层104(例如，层)，所述叠层各自单独地包含薄膜晶体管(TFT)控制逻辑层级、在TFT控制逻辑层级之上的存取装置层级、在存取装置层级之上的存储器元件层级以及在TFT控制逻辑层级与存取装置层级和存储器元件层级中的每一个之间延伸的互连结构。叠层104的每个TFT控制逻辑层级可以单独地包含展现其晶体管(例如，NMOS晶体管、PMOS晶体管)的子叠层(例如，子层级)的一或多个控制逻辑装置(例如，TFT CMOS装置)，如以下还进一步详细描述的。基底控制逻辑结构102通过在基底控制逻辑结构102与堆叠结构103的一或多个叠层104的一或多个层级(例如，TFT控制逻辑层级)之间延伸的互连结构112与堆叠结构103的叠层104中的一或多个(例如，每个)电通信。
基底控制逻辑结构102可以包含用于控制堆叠结构103的各种操作的装置和电路系统。包含在基底控制逻辑结构102中的装置和电路系统可以相对于包含在堆叠结构103的叠层104的TFT控制逻辑层级中的装置和电路系统来进行选择。包含在基底控制逻辑结构102中的装置和电路系统可以不同于包含在堆叠结构103的叠层104的TFT控制逻辑层级中的装置和电路系统，并且可以由堆叠结构103的不同叠层104使用和共享，以促进堆叠结构103的期望操作。通过非限制性实例，基底控制逻辑结构102可以包含电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、延迟锁定环路(DLL)电路系统(例如，环形振荡器)、漏极电源电压(VDD)调节器和各种芯片/叠层控制电路系统中的一或多个(例如，每个)。包含在基底控制逻辑结构102中的装置和电路系统可以采用不同的常规CMOS装置(例如，常规CMOS反相器、常规CMOS NAND门、常规CMOS传输通过门等)，所述装置未在本文中详细描述。进而，如以下进一步详细描述的，包含在堆叠结构103的叠层104中的每一个的TFT控制逻辑层级中的装置和电路系统可以不由堆叠结构103的不同叠层104共享，并且可以专用于实现和控制与其相关联的叠层104的各种操作(例如，存取装置层级操作和存储器元件层级操作)，所述操作不涵盖在基底控制逻辑结构102中包含的装置和电路系统的功能中。
继续参考图1，堆叠结构103可以包含任何期望数量的叠层104。为了清楚和易于理解附图和相关描述，图1将堆叠结构103示出为包含三(3)个叠层104。第一叠层106可以包含第一TFT控制逻辑层级106A、在第一TFT控制逻辑层级106A上或之上的第一存取装置层级106B、在第一存取装置层级106B上或之上的第一存储器元件层级106C以及在第一TFT控制逻辑层级106A与第一存取装置层级106B和第一存储器元件层级106C中的每一个之间延伸并将第一TFT控制逻辑层级106A电耦接到第一存取装置层级106B和第一存储器元件层级106C中的每一个的第一互连结构106D。第二叠层108可以位于第一叠层106之上，并且可以包含第二TFT控制逻辑层级108A、在第二TFT控制逻辑层级108A上或之上的第二存取装置层级108B、在第二存取装置层级108B上或之上的第二存储器元件层级108C以及在第二TFT控制逻辑层级108A与第二存取装置层级108B和第二存储器元件层级108C中的每一个之间延伸并将第二TFT控制逻辑层级108A电耦接到第二存取装置层级108B和第二存储器元件层级108C中的每一个的第二互连结构108D。第三叠层110可以位于第二叠层108之上，并且可以包含第三TFT控制逻辑层级110A、在第三TFT控制逻辑层级110A上或之上的第三存取装置层级110B、在第三存取装置层级110B上或之上的第三存储器元件层级110C以及在第三TFT控制逻辑层级110A与第三存取装置层级110B和第三存储器元件层级110C中的每一个之间延伸并将第三TFT控制逻辑层级110A电耦接到第三存取装置层级110B和第三存储器元件层级110C中的每一个的第三互连结构110D。在另外的实施例中，堆叠结构103包含不同数量的叠层104。例如，堆叠结构103可以包含多于两(2)个叠层104(例如，多于或等于两(2)个叠层104、多于或等于四(4)个叠层104、多于或等于八(8)个叠层104、多于或等于十六(16)个叠层104、多于或等于三十二(32)个叠层、多于或等于六十四(64)个叠层104)或者可以包含少于三(3)个叠层104(例如，少于或等于两(2)个叠层104)。
尽管图1展示了第一叠层106、第二叠层108和第三叠层110中的每一个都包含在相应的存取装置层级106B、108B、110B和相应的存储器元件层级106C、108C、110C下方的相应的TFT控制逻辑层级106A、108A、110A，但本公开不限于此。在其它实施例中，第一叠层106、第二叠层108和第三叠层110中的至少一个的TFT控制逻辑层级106A、108A、110A可以定位于相应的存取装置层级106B、108B、110B和相应的存储器元件层级106C、108C、110C中的每一个上方或者定位于存取装置层级106B、108B、110B和存储器元件层级106C、108C、110C中的相应层级之间。
堆叠结构103的叠层104(例如，第一叠层106、第二叠层108、第三叠层110)中的每一个的存储器元件层级(例如，第一存储器元件层级106C、第二存储器元件层级108C、第三存储器元件层级110C)可以各自单独地包含存储器元件阵列。所述阵列可以例如包含在第一侧向方向上延伸的存储器元件行以及沿在垂直于第一侧向方向的第二侧向方向上延伸的存储器元件列。在其它实施例中，存储器元件行和存储器元件列可以不相互垂直。通过非限制性实例，存储器元件行和存储器元件列可以布置成六边形紧密封装朝向以用于增加存储器元件(例如，存储器单元)的密度。
所述阵列中的存储器元件可以包括RAM元件、ROM元件、DRAM元件、SDRAM元件、闪速存储器元件、电阻可变存储器元件或另一种类型的存储器元件。在一些实施例中，存储器元件包括DRAM元件。在另外的实施例中，存储器元件包括电阻可变存储器元件。电阻可变存储器元件的非限制性实例包含ReRAM元件、导电桥式RAM元件、MRAM元件、PCM存储器元件、PCRAM元件、STTRAM元件、基于氧空位的存储器元件和可编程导体存储器元件。
堆叠结构103的叠层104(例如，第一叠层106、第二叠层108、第三叠层110)中的每一个的存取装置层级(例如，第一存取装置层级106B、第二存取装置层级108B、第三存取装置层级110B)可以各自单独地包含存取装置(例如，TFT存取装置)阵列。给定叠层104(例如，第一叠层106、第二叠层108、第三叠层110)的存取装置层级(例如，第一存取装置层级106B、第二存取装置层级108B、第三存取装置层级110B)的存取装置可以与给定叠层104的存储器元件层级(例如，第一存储器元件层级106C、第二存储器元件层级108C、第三存储器元件层级110C)的存储器元件操作性地关联。给定叠层104的存取装置层级的存取装置的数量和侧向定位可以例如对应于给定叠层104的存储器元件层级的存储器元件的数量和侧向定位。存取装置层级的存取装置可以位于存储器元件层级的存储器元件之下并与其电通信。尽管图1展示了存取装置层级106B、108B、110B位于存储器元件层级106C、108C、110C之下，但本公开不限于此。在其它实施例中，存取装置层级106B、108B、110B可以位于存储器元件层级106C、108C、110C之上。类似地，存取装置层级106B、108B、110B可以位于TFT控制逻辑层级106A、108A、110A之上。
存取装置层级的存取装置和与其操作性地关联的存储器元件层级的存储器元件一起可以形成用于堆叠结构103的叠层104中的每一个的存储器单元。存取装置可以例如各自单独地包含一对源极/漏极区域之间的沟道区域以及被配置成通过沟道区域将源极/漏极区域彼此电连接的栅极。存取装置可以包括平面存取装置(例如，平面TFT存取装置)或竖直存取装置(例如，竖直TFT存取装置)。平面存取装置可以基于其源极区域与漏极区域之间的电流流动方向与竖直存取装置区分。竖直存取装置的源极区域与漏极区域之间的电流流动主要与其之下的衬底或基底(例如，基底控制逻辑结构102)的主(例如，主要)表面基本上正交(例如，垂直)，而平面存取装置的源极区域与漏极区域之间的电流流动主要与其之下的衬底或基底的主表面平行。
堆叠结构103的叠层104(例如，第一叠层106、第二叠层108、第三叠层110)中的每一个的TFT控制逻辑层级(例如，第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A、第三TFT控制逻辑层级110A)可以包含用于控制未被基底控制逻辑结构102的装置和电路系统涵盖(例如，实现、执行、覆盖)的叠层104的存储器元件层级(例如，第一存储器元件层级106C、第二存储器元件层级108C、第三存储器元件层级110C)和存取装置层级(例如，第一存取装置层级106B、第二存取装置层级108B、第三存取装置层级110B)的各种操作的装置和电路系统。通过非限制性实例，TFT控制逻辑层级可以各自单独地包含解码器(例如，局部叠层解码器、列解码器、行解码器)、读出放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS读出放大器(NSA)、PMOS读出放大器(PSA))、字线(WL)驱动器、修复电路系统(例如，列修复电路系统、行修复电路系统)、I/O装置(例如，局部I/O装置)、测试装置、阵列多路复用器(MUX)、错误检查和校正(ECC)装置以及自刷新/损耗均衡装置中的一或多个(例如，每一个)。如以下进一步详细描述的，包含在TFT控制逻辑层级中的装置和电路系统可以采用包含竖直堆叠(例如，移位)的PMOS和NMOS晶体管的TFT CMOS装置(例如，CMOS反相器、CMOSNAND门(例如，双输入NAND电路)、CMOS通过门(例如，CMOS传输通过门)等)。通过非限制性实例，TFT控制逻辑层级中的每一个的装置和电路系统可以包括第一子叠层结构和第二子叠层结构，所述第一子叠层结构包括NMOS晶体管和PMOS晶体管中的一个(例如，NMOS晶体管或PMOS晶体管的阵列)，所述第二子叠层结构在第一子叠层结构之上并包括NMOS晶体管和PMOS晶体管中的另一个(例如，NMOS晶体管和PMOS晶体管中的另一个的阵列)。第一子叠层结构的晶体管中的至少一些可以与第二子叠层结构的晶体管中的至少一些电通信，以形成一或多个TFT CMOS装置(包含一或多个CMOS电路)。
叠层104中的每一个的TFT控制逻辑层级的装置和电路系统可以仅用于实现和控制堆叠结构103的单个(例如，仅一个)叠层104内的操作(例如，可以不在叠层104中的两个或两个以上之间共享)或者可以用于实现和控制堆叠结构103的多个(例如，多于一个)叠层104内的操作(例如，可以在叠层104中的两个或两个以上之间共享)。另外，堆叠结构103的TFT控制逻辑层级(例如，第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A和第三TFT控制逻辑层级110A)中的每一个可以展现出基本上相同的配置(例如，基本上相同的组件和组件布置)，或者堆叠结构103的TFT控制逻辑层级中的至少一个可以展现出与TFT控制逻辑层级中的至少另一个不同的配置(例如，不同的组件和/或不同的组件布置)。
因此，根据本公开的实施例的半导体装置包括包含控制逻辑装置的基底控制逻辑结构和与基底控制逻辑结构电通信的堆叠结构。堆叠结构包括堆叠叠层，堆叠叠层中的每个叠层单独包括包含存储器元件的存储器元件层级、包括电连接到存储器元件层级的存储器元件的存取装置的存取装置层级以及与存储器元件层级和存取装置层级电通信并包括另外的控制逻辑装置的控制逻辑层级。堆叠叠层中的叠层中的一或多个的控制逻辑层级的另外的控制逻辑装置中的至少一个包括CMOS装置，所述CMOS装置包括安置在第二数量的晶体管之上的第一数量的晶体管，所述第一数量的晶体管包括N型沟道区域或P型沟道区域中的一个，所述第二数量的晶体管包括N型沟道区域和P型沟道区域中的另一个。TFT控制逻辑层级可以进一步与基底控制逻辑结构电通信。
图2是用于在图1所示的半导体装置100的堆叠结构103(图1)的叠层104(图1)中的一或多个中使用的TFT控制逻辑层级200的配置的框图。TFT控制逻辑层级200可以包含各种控制逻辑装置和电路，所述装置和电路将会以其它方式包含在叠层外电路系统(例如，TFT控制逻辑层级200内不存在的电路系统)中，如基底控制逻辑结构(例如，图1所示的基底控制逻辑结构102)内的电路系统。例如，如图2所示，存在于TFT控制逻辑层级200内的控制逻辑装置和电路的组合件可以包含局部叠层解码器202、多路复用器(MUX)204(在图2中展示为第一MUX 204a、第二MUX 204b和第三MUX 204c)、列解码器206、行解码器208、读出放大器210、局部I/O装置212、WL驱动器214、列修复装置216、行修复装置218、存储器测试装置222、ECC装置220以及自刷新/损耗均衡装置224中的一或多个(例如，每一个)。存在于TFT控制逻辑层级200内的控制逻辑装置和电路的组合件可以与在TFT控制逻辑层级200之外(例如，在一或多个另外的层级和/或结构内，如图1所示的基底控制逻辑结构102)的另外的控制逻辑装置和电路操作性地关联(例如，电通信)，如叠层启用装置226、全局I/O装置228、行地址驱动器230、列地址驱动器232、全局时钟装置234和其它叠层外装置236(例如，控制器、主机)。虽然图2描绘了TFT控制逻辑层级200的特定配置，但是本领域普通技术人员将理解，可以被适配成在本公开的实施例中使用的不同的控制逻辑组合件配置(包含不同的控制逻辑装置和电路和/或控制逻辑装置和电路的不同布置)在本领域中是已知的。图2展示了TFT控制逻辑层级200的仅一个非限制性实例。
如图2所示，定位于TFT控制逻辑层级200之外(例如，在图1所示的基底控制逻辑结构102中)的一或多个叠层外装置236可以被配置和操作成将信号(例如，叠层启用信号226、行地址信号230、列地址信号232)传递到TFT控制逻辑层级200的不同装置。例如，叠层外装置236可以向局部叠层解码器226发送叠层启用信号226，所述局部叠层解码器可以对叠层启用信号226进行解码并激活TFT控制逻辑层级200的多路复用器204(例如，第一MUX 204a、第二MUX 204b和/或第三MUX 204c)中的一或多个。如以下进一步详细描述的，当被激活时，MUX 204可以单独被配置和操作成选择几个输入信号之一并且然后将所选输入转发到单个线路。
TFT控制逻辑层级200的第一MUX 204a(例如，行MUX)可以与TFT控制逻辑层级200的局部叠层解码器202和行解码器208电通信。第一MUX 204a可以由来自局部叠层解码器202的一或多个信号激活，并且可以被配置和操作成选择性地将至少一个行地址信号230从叠层外装置236转发到行解码器208。行解码器208可以被配置和操作成基于由此接收的行地址信号230来选择包含TFT控制逻辑层级200的叠层(例如，图1所示的第一叠层106、第二叠层108和第三叠层110之一)的特定字线。
继续参考图2，TFT控制逻辑层级200的行修复装置218可以与行解码器208电通信，并且可以被配置和操作成取代存储器元件层级(例如，图1所示的存储器元件层级106C、108C、110C之一)的存储器元件阵列的存储器元件的有缺陷行，所述存储器元件层级针对存储器元件层级的存储器元件阵列的存储器元件的备用无缺陷行与TFT控制逻辑层级200操作性地关联(例如，在图1所示的同一叠层104内)。行修复装置218可以将指向行解码器208(例如，来自第一MUX 204a)的标识存储器元件的有缺陷行的行地址信号230转换成标识存储器元件的备用无缺陷行的另一个行地址信号。存储器元件的有缺陷行(和列)可以例如使用TFT控制逻辑层级200的存储器测试装置222来确定，如以下进一步详细描述的。
TFT控制逻辑层级200的WL驱动器214可以与行解码器208电通信，并且被配置和操作成基于从行解码器208接收的字线选择命令来激活包含TFT控制逻辑层级200的叠层(例如，图1所示的第一叠层106、第二叠层108和第三叠层110之一)的字线。与TFT控制逻辑层级200操作性地关联的存储器元件层级(例如，图1所示的存储器元件层级106C、108C、110C之一)的存储器元件可以通过与TFT控制逻辑层级200操作性地关联的存取装置层级(例如，图1所示的存取装置层级106B、108B、110B之一)的存取装置来存取，以用于通过使用WL驱动器214置于字线上的电压来进行读取或编程。
TFT控制逻辑层级200的自刷新/损耗均衡装置224可以与行解码器208电通信，并且可以被配置和操作成周期性地对存储在存储器元件层级(例如，图1所示的存储器元件级106C、108C、110C之一)的存储器元件中的数据进行再充电，所述存储器元件层级与TFT控制逻辑层级200操作性地关联(例如，在图1所示的同一叠层104内)。在自刷新/损耗均衡操作期间，自刷新/损耗均衡装置224可以响应于外部命令信号而激活，并且可以生成可以转发到行解码器208的不同行地址信号。然后，行解码器208可以基于从自刷新/损耗均衡装置224接收的不同行地址信号来选择包含TFT控制逻辑层级200的叠层(例如，图1所示的第一叠层106、第二叠层108和第三叠层110之一)的特定字线。然后，行解码器208可以与WL驱动器214通信以激活所选字线，并且累积在与所选字线操作性地关联的存储器元件的电容器中的电荷则可以由读出放大器放大并且然后再次存储在电容器中。
仍然参考图2，TFT控制逻辑层级200的第二MUX 204b(例如，列MUX)可以与TFT控制逻辑层级200的局部叠层解码器202和列解码器206电通信。第二MUX 204b可以由来自局部叠层解码器202的一或多个信号激活，并且可以被配置和操作成选择性地将至少一个列地址信号232从叠层外装置236转发到列解码器206。列解码器206可以被配置和操作成基于由此接收的列地址选择信号来选择包含TFT控制逻辑层级200的叠层(例如，图1所示的第一叠层106、第二叠层108和第三叠层110之一)的特定数字线(例如，位线)。
TFT控制逻辑层级200的列修复装置216可以与列解码器206电通信，并且可以被配置和操作成取代存储器元件层级(例如，图1所示的存储器元件层级106C、108C、110C之一)的存储器元件阵列的存储器元件的有缺陷行，所述存储器元件层级针对存储器元件层级的存储器元件阵列的存储器元件的备用无缺陷列与TFT控制逻辑层级200操作性地关联(例如，在图1所示的同一叠层104内)。列修复装置216可以将指向列解码器206(例如，来自第二MUX 204b)的标识存储器元件的有缺陷列的列地址信号232转换成标识存储器元件的备用无缺陷列的另一个列地址信号。如先前所讨论的，存储器元件的有缺陷列(和行)可以例如使用TFT控制逻辑层级200的存储器测试装置222来确定，如以下进一步详细描述的。
TFT控制逻辑层级200的ECC装置220可以被配置和操作成生成ECC码(也称为“校验位”)。ECC码可以对应于特定的数据值，并且可以与数据值一起存储在与TFT控制逻辑层级200操作性地关联(例如，在图1所示的同一叠层104内)的存储器元件层级(例如，图1所示的存储器元件层级106C、108C、110C之一)的存储器元件中。当从存储器元件读回数据值时，生成另一个ECC码并与先前生成的ECC码进行比较以对存储器元件进行存取。如果非零，则先前生成的ECC码与新生成的ECC码之间的差异指示发生了错误。如果检测到错误情况，则可以利用ECC装置220来校正错误数据。
TFT控制逻辑层级200的存储器测试装置222可以被配置和操作成标识与TFT控制逻辑层级200操作性地关联(例如，在图1所示的同一叠层104内)的存储器元件层级(例如，图1所示的存储器元件层级106C、108C、110C之一)的存储器元件阵列的有缺陷(例如，故障)存储器元件。存储器测试装置222可以尝试对存储器元件阵列内的在不同地址(例如，不同列地址、不同行地址)处的存储器元件进行存取并将测试数据写入存储器元件。然后，存储器测试装置222可以尝试读取存储在存储器元件处的数据并将读取数据与存储器元件处预期的测试数据进行比较。如果读取数据不同于预期的测试数据，则存储器测试装置222可以将存储器元件标识为有缺陷。然后，可以由TFT控制逻辑层级200的其它组件(例如，行修复装置218、列修复装置216)作用于和/或避免由存储器测试装置222标识的有缺陷存储器元件(例如，有缺陷的存储器元件行、有缺陷的存储器元件列)。
继续参考图2，TFT控制逻辑层级200的局部I/O装置212可以被配置和操作成在读取操作期间从列解码器206所选择的数字线接收数据并在写入操作期间向列解码器206所选择的数字线输出数据。如图2所示，局部I/O装置212可以包含读出放大器210，所述读出放大器被配置和操作成从列解码器206所选择的数字线接收数字线输入并在读取操作期间生成数字数据值。在写入操作期间，通过将适当的电压置于列解码器206所选择的数字线上，局部I/O装置212可以将数据编程到与TFT控制逻辑层级200操作性地关联的存储器元件层级的存储器元件中。对于二进制操作，一个电压水平通常置于数字线上以表示二进制“1”，并且另一个电压水平表示二进制“0”。
TFT控制逻辑层级200的第三MUX 204c可以与局部I/O装置212和局部叠层解码器202电通信。第三MUX 204c可以由从局部叠层解码器202接收的一或多个信号激活，并且可以被配置和操作成接收由局部I/O装置212生成的数字数据值并由此生成全局数据信号228。全局数据信号228可以转发到一或多个叠层外装置236(例如，控制器)。
根据本公开的实施例，TFT控制逻辑层级200的组件(例如，局部叠层解码器202、MUX 204(第一MUX 204a、第二MUX 204b、第三MUX 204c)、列解码器206、行解码器208、读出放大器210、局部I/O装置212、WL驱动器214、列修复装置216、行修复装置218、ECC装置220、存储器测试装置222、自刷新/损耗均衡装置224中的一或多个)中的一或多个可以采用将PMOS晶体管和NMOS晶体管中的一个展现在PMOS晶体管和NMOS晶体管中的另一个之上的一或多个TFT CMOS装置。换句话说，PMOS晶体管可以从NMOS晶体管竖直地移位(例如，定位于上方或定位于下方)。例如，第一子叠层结构可以包含被布置成图案、组、布置、阵列等的PMOS晶体管并且可以位于包含被布置成图案、组、布置、阵列等的NMOS晶体管的第二子叠层结构之上。PMOS晶体管可以是具有竖直定向的(例如，在垂直于其上形成第一子叠层的衬底(例如，基底控制逻辑结构102)的主要表面的方向上)沟道区域的竖直PMOS晶体管。在其它实施例中，PMOS晶体管可以是具有侧向定向的沟道区域的平面PMOS晶体管。NMOS晶体管可以是竖直NMOS晶体管、平面NMOS晶体管或其组合。
因此，先前参考图1描述的半导体装置100的堆叠结构103的叠层104(例如，第一叠层106、第二叠层108、第三叠层110)中的一或多个的TFT控制逻辑层级(例如，第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A、第三TFT控制逻辑层级110A)中的至少一个的一或多个组件可以包含包括PMOS晶体管和NMOS晶体管中的一个的第一子叠层结构的一或多个TFT CMOS装置，所述第一子叠层结构在PMOS晶体管和NMOS晶体管中的另一个的第二子叠层结构之上。以下参考图3A到图11B进一步详细描述此类TFT CMOS装置的非限制性实例。
因此，根据本公开的实施例的TFT控制逻辑组合件包括选自包括以下的组的TFT控制逻辑装置：解码器、读出放大器、字线驱动器、修复装置、存储器测试装置、多路复用器、错误检查和校正装置以及自刷新/损耗均衡装置。TFT控制逻辑装置中的至少一个包括包含NMOS晶体管和PMOS晶体管中的一个的第一子叠层结构，所述第一子叠层结构布置在包括NMOS晶体管和PMOS晶体管中的另一个的第二子叠层结构之上。NMOS晶体管可以各自包括竖直定向的沟道区域并且可以被称为竖直NMOS晶体管。类似地，PMOS晶体管可以各自包括竖直定向的沟道区域并且可以被称为竖直PMOS晶体管。在其它实施例中，NMOS晶体管中的一个或两个可以包括侧向延伸的沟道区域并且可以被称为平面NMOS晶体管，并且PMOS晶体管中的每一个可以包括侧向延伸的沟道区域并且可以被称为平面PMOS晶体管。NMOS晶体管和PMOS晶体管可以被布置成底栅晶体管、顶栅晶体管、双栅晶体管、环栅(GAA)晶体管、鞍栅晶体管或其它晶体管结构。
因此，在一些实施例中，一种操作半导体装置的方法包括：使用多个叠层的控制逻辑层级来控制具有所述多个叠层的堆叠结构的功能，所述堆叠结构的每个叠层包括存储器单元，所述控制逻辑层级各自包括至少一个控制逻辑装置，所述至少一个控制逻辑装置包括位于第二子叠层结构之上的第一子叠层结构，所述第一子叠层结构包括具有P型沟道区域和N型沟道区域中的一个的晶体管，所述第二子叠层结构包括具有所述P型沟道区域和所述N型沟道区域中的另一个的晶体管；以及使用与所述堆叠结构的所述控制逻辑层级电通信的基底控制逻辑结构来控制所述堆叠结构的另外的功能。
图3A是根据本公开的实施例的包含TFT CMOS电路的TFT控制逻辑层级300的简化横截面视图。图3B是沿图3A的截面线B-B取得的TFT控制逻辑层级的简化横截面视图。图3C是根据本公开的实施例的单个CMOS TFT反相器300'的简化透视图。CMOS TFT反相器300'可以包括至少一个TFT控制逻辑层级(例如，第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A和第三TFT控制逻辑层级110A中的至少一个)的一部分。
TFT控制逻辑层级300可以包含竖直堆叠的子叠层结构(例如，层级)，如布置在衬底305之上的第一子叠层(例如，子层级)结构301和在第一叠层结构301之上的第二子叠层(例如，子层级)结构302。衬底305可以包括例如叠层(例如，第一叠层104(图1)和基底控制逻辑层级102(图1))中的一或多个。第一子叠层结构301可以经由输出结构303与第二子叠层结构302电通信，如本文将描述的。第一子叠层结构301可以包含竖直NMOS晶体管310(例如，竖直NMOS晶体管310的阵列)，所述竖直NMOS晶体管各自包含半导体柱311，所述半导体柱包含N型源极区域310a、N型漏极区域310c和在N型源极区域310与N型漏极区域310c之间的P型沟道区域310b。竖直NMOS晶体管310的N型源极区域310a和N型漏极区域310c可以各自独立地由至少一种N型导电材料形成并且包含至少一种N型导电材料。如本文所使用的，N型导电材料可以包含例如掺杂有至少一种N型掺杂物(例如，砷离子、磷离子、锑离子)的多晶硅。竖直NMOS晶体管310的P型沟道区域310b可以由至少一种P型导电材料形成并且包含至少一种P型导电材料。如本文所使用的，P型导电材料可以包含例如掺杂有至少一种P型掺杂物(例如，硼离子)的多晶硅。
第二子叠层结构302可以包含竖直PMOS晶体管320(例如，竖直PMOS晶体管的阵列)，所述竖直PMOS晶体管各自包含半导体柱321，所述半导体柱包含P型源极区域320a、P型漏极区域320c和在P型源极区域320a与P型漏极区域320c之间的N型沟道区域320b。P型源极区域320a和P型漏极区域320c可以包含P型导电材料并且可以包含与竖直NMOS晶体管310的P型沟道材料310b相同的材料。N型沟道区域320b可以包含N型导电材料并且可以包含与竖直NMOS晶体管310的N型源极区域310a和N型漏极区域310c中的一个或两个相同的材料。
竖直NMOS晶体管310可以展现出任何期望的尺寸(例如，沟道宽度、沟道厚度、沟道长度)。通过非限制性实例，在一些实施例中，半导体柱310中的每一个的沟道宽度(在y方向上延伸)可以在约20nm到约200nm的范围内，并且半导体柱310中的每一个的沟道厚度(在x方向上延伸)可以在约10nm到约50nm的范围内。在一些实施例中，沟道长度(在z方向上延伸)可以在约50nm到约200nm的范围内。类似地，竖直PMOS晶体管320可以展现出任何期望的尺寸(例如，沟道宽度、沟道厚度、沟道长度)。通过非限制性实例，在一些实施例中，半导体柱311中的每一个的沟道宽度(在y方向上延伸)可以在约20nm到约200nm的范围内，并且半导体柱311中的每一个的沟道厚度(在x方向上延伸)可以在约10nm到约50nm的范围内。在一些实施例中，沟道长度(在z方向上延伸)在约50nm到约200nm的范围内。在一些实施例中，竖直NMOS晶体管310的尺寸基本上与竖直PMOS晶体管320的尺寸相同。
在一些实施例中，第一子叠层结构301的竖直NMOS晶体管310中的至少一个(例如，每一个)竖直NMOS晶体管可以通过输出结构303电耦接到对应的竖直PMOS晶体管320并与其关联，以形成CMOS电路(例如，CMOS反相器)。与特定竖直NMOS晶体管310相关联的竖直PMOS晶体管320可以定位于特定竖直NMOS晶体管310正上方。然而，本公开不限于此，并且竖直PMOS晶体管320可以不定位于关联的竖直NMOS晶体管310正上方并且可以从其侧向偏移。
竖直NMOS晶体管310可以各自包含与N型源极区域310a电通信的源极触点312。源极触点312可以与接地(GND)结构314电通信。
竖直NMOS晶体管310可以进一步包含与N型漏极区域310c电通信的漏极触点316。漏极触点316可以提供N型漏极区域310c与输出结构303之间的电通信。
在一些实施例中，竖直NMOS晶体管310中的至少一些可以不与输出结构303电通信。在一些此类实施例中，竖直NMOS晶体管310中的至少一些通过介电材料319与输出结构303电隔离。在又其它实施例中，基本上所有的竖直NMOS晶体管都与输出结构303电通信。
竖直PMOS晶体管320可以各自包含与P型源极区域320a电通信的源极触点322。源极触点322可以与VDD结构(也被称为“漏极电源电压”结构)324电通信。因此，源极触点322可以在P型源极区域320a与VDD结构324之间提供电通信。
在一些实施例中，竖直PMOS晶体管320中的至少一些可以不与VDD结构324电通信。在一些此类实施例中，竖直PMOS晶体管320中的至少一些可以如通过介电材料348与VDD结构324电隔离，所述介电材料可以包括例如二氧化硅、氮化硅、氮氧化硅或其组合。在其它实施例中，基本上所有的竖直PMOS晶体管320都与VDD结构324电通信。
竖直PMOS晶体管320可以进一步包含与P型漏极区域320c电通信的漏极触点326。漏极触点326可以提供P型漏极区域320c与输出结构303之间的电通信。因此，竖直NMOS晶体管310中的每一个可以通过对应的漏极触点316、326与对应的竖直PMOS晶体管320电通信。
继续参考图3A到图3C，竖直NMOS晶体管310可以各自包含栅极介电材料317和在栅极介电材料317之上的栅电极318。栅电极318在图3B中以虚线展示以示出栅电极318的相对位置，但是可以理解的是，栅电极318将会不在图3B的横截面视图中。每个竖直NMOS晶体管310的栅极介电材料317可以在半导体柱311的至少侧壁之上(例如，在N型源极区域310a、P型沟道区域310b和N型漏极区域310c的侧壁之上)延伸。在一些实施例中，栅极介电材料317在源极触点312和漏极触点316的侧壁之上延伸。
栅极介电材料317可以包含电绝缘材料，如磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化硅(Si3N4))、氮氧化物(例如，氮氧化硅)、另一种栅极介电材料、介电氮化碳材料(例如，碳氮化硅(SiCN))、介电碳氧氮化物材料(例如，碳氧氮化硅(SiOCN))或其组合。
栅电极318可以在至少P型沟道区域310b的侧壁之上延伸，并且在一些实施例中，可以在N型源极区域310a和N型漏极区域310c中的每一个的至少一部分之上延伸。然而，本公开不限于此，并且在其它实施例中，栅电极318可以不在N型源极区域310a和N型漏极区域310c的侧壁之上延伸并且可以仅在P型沟道区域310b的侧壁之上延伸。
栅电极318可以包含导电材料。如本文所使用的，“导电材料”可以指金属中的一或多种：如钨、钛、镍、铂、钌、铝、铜、钼、金、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅、展现出导电性的其它材料或其组合。导电材料可以包含以下中的至少一种：氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、元素钛(Ti)、元素铂(Pt)、元素铑(Rh)、元素钌(Ru)、元素钼(Mo)、元素铱(Ir)、铱氧化物(IrOx)、元素钌(Ru)、钌氧化物(RuOx)、元素钨(W)、元素铝(Al)、元素铜(Cu)、元素金(Au)、元素银(Ag)、多晶硅、其合金或其组合。在一些实施例中，栅电极318包括氮化钛。
栅电极318可以形成为展现出任何期望的尺寸(例如，长度、宽度、高度)。通过非限制性实例，每个栅电极318的宽度可以在约1nm到约30nm的范围内(例如，约5nm到约20nm，或者约5nm到约10nm)，并且高度可以在约5nm到约100nm的范围内(例如，约10nm到约50nm，或者约20nm到约30nm)。
竖直PMOS晶体管320中的每一个可以包含栅极介电材料327和在栅极介电材料327之上的栅电极328。PMOS晶体管320中的每一个的栅极介电材料327可以在半导体柱321的至少侧壁之上(例如，在P型源极区域320a、N型沟道区域320b和P型漏极区域320c的侧壁之上)延伸。在一些实施例中，栅极介电材料327在源极触点322和漏极触点326的侧壁之上延伸。在又其它实施例中，栅极介电材料327在源极触点322和漏极触点326中的仅一个的侧壁之上延伸。
栅电极328可以在至少N型沟道区域320b的侧壁之上延伸，并且在一些实施例中，可以在P型源极区域320a和P型漏极区域320c中的每一个的侧壁的至少一部分之上延伸。然而，本公开不限于此，并且在其它实施例中，栅电极328可以不在P型源极区域320a和P型漏极区域320c的侧壁之上延伸。
栅极介电材料327和栅电极328分别可以包含以上参考栅极介电材料317和栅电极318所描述的相同材料。在一些实施例中，栅极介电材料327和栅电极328分别包括与栅极介电材料317和栅电极318相同的材料。
在一些实施例中，栅极触点340可以将至少一个竖直NMOS晶体管310的栅电极318电连接到至少一个对应的竖直PMOS晶体管320的栅电极328。栅极触点340可以包含导电材料，例如，钛、钨、铜、铝、金、银、铂、铑、钌、钼、铱、氮化钛、氮化钽、氮化钛铝、多晶硅、另一种导电材料或其组合。在其它实施例中，栅电极318中的至少一些可以通过介电材料与栅极触点340电隔离。在一些实施例中，包括导电材料的至少另一个栅极触点345可以电耦接到VDD结构324并且可以将栅电极318、328中的至少一个电耦接到字线驱动器(例如，字线驱动器214(图2))。
相邻的竖直NMOS晶体管310可以经由一或多种介电材料343(图3A)彼此电隔离。类似地，相邻的竖直PMOS晶体管320可以通过一或多种介电材料344(图3A)彼此电隔离。竖直NMOS晶体管310和竖直PMOS晶体管320可以通过另一种介电材料342彼此隔离。介电材料342、343、344中的每一个可以包括电绝缘材料，例如，二氧化硅、氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、另一种电绝缘材料或其组合。
在一些实施例中，内衬材料332可以分别位于相邻的竖直NMOS晶体管310与相邻的竖直PMOS晶体管320之间的栅极介电材料317、327和栅电极318、328的侧壁之上。内衬材料332可以包含例如氮化硅、氧化硅、氮氧化硅或其组合。
参考图3B，内衬材料313可以位于竖直NMOS晶体管310的侧面之上并且可以位于例如源极触点312、N型源极区域310a、P型沟道区域310b、N型漏极区域310c和漏极触点316的侧壁之上。在一些实施例中，内衬材料313可以位于GND结构314的侧壁和输出结构303的侧壁之上。
类似地，内衬材料323可以位于竖直PMOS晶体管320的侧壁之上。内衬材料323可以位于P型漏极区域320c、N型沟道区域320b和P型源极区域320a的侧壁之上。在一些实施例中，内衬材料323位于源极触点322的侧壁之上。
参考图3C，输入结构334可以如通过触点结构336电连接到栅电极318和栅电极328中的至少一个。
TFT控制逻辑层级300的GND结构314、VDD结构324、输出结构303和输入结构334中的每一个都可以展现出常规配置(例如，常规尺寸、常规形状、常规导电材料组成、常规材料分布、常规朝向、常规布置)，所述常规配置在本文中不详细描述。GND结构314、VDD结构324、输出结构303和输入结构334中的每一个都可以包括合适的导电材料。
尽管图3A到图3C展示了包含竖直PMOS晶体管320的第二子叠层结构302在包含竖直NMOS晶体管310的第一子叠层结构301的正上方，但本公开不限于此。在其它实施例中，第一子叠层结构301位于第二子叠层结构302之上，使得竖直NMOS晶体管310位于竖直PMOS晶体管320之上。在一些此类实施例中，VDD结构324的位置和GND结构314的位置可以定位在合适的位置，如本领域普通技术人员将会理解的。
因此，半导体装置的TFT控制逻辑层级可以包含竖直NMOS晶体管和竖直PMOS晶体管的第一子叠层结构以及位于第一子叠层结构之上的、竖直NMOS晶体管和竖直PMOS晶体管中的另一个的第二叠层结构。第一子叠层结构和第二子叠层结构可以被布置成包括多个CMOS电路，如多个CMOS反相器。
图4到图12B是根据本公开的实施例的另外的TFT CMOS装置的简化透视图，所述另外的TFT CMOS装置可以包含在本公开的TFT控制逻辑层级(例如，图2所示的TFT控制逻辑层级200；图1所示的第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A和第三TFT控制逻辑层级110A中的一或多个)中。贯穿图4到图12B以及与其相关联的书面描述，功能类似的特征(例如，结构)用以100递增的类似附图标记来指代。为了避免重复，本文中不详细描述图4到图12B所示的所有特征。相反，除非以下另有描述，否则贯穿图4到图12B(以及与其相关联的书面描述)，由相比于先前描述的特征的附图标记增加100的附图标记指定的特征(无论先前描述的特征是在本段落之前首次描述的，还是在本段落之后首次描述的)将被理解为基本上类似于先前描述的特征。
图4是根据本公开的实施例的双输入NAND电路400的简化透视图。双输入NAND电路400包含第一子叠层结构401和位于第一子叠层结构401之上的第二子叠层结构402。双输入NAND电路400可以包含第一CMOS电路405，所述第一CMOS电路包含第一竖直NMOS晶体管410和与第一竖直NMOS晶体管410相关联的第一竖直PMOS晶体管420。双输入NAND结构400的第二CMOS电路415可以包含第二竖直NMOS晶体管411和与第二竖直NMOS晶体管411相关联的第二竖直PMOS晶体管421。
第一子叠层结构401可以包含第一竖直NMOS晶体管410和第二竖直NMOS晶体管411。第一竖直NMOS晶体管410可以包含半导体柱，所述半导体柱包括N型源极区域410a、N型漏极区域410c和在N型源极区域410a与N型漏极区域410c之间的P型沟道区域410b。类似地，第二竖直NMOS晶体管411可以包含N型源极区域411a、N型漏极区域411c和在N型源极区域411a与N型漏极区411c之间的P型沟道区域411b。N型区域和P型区域中的每一个可以包含以上参考相应的N型区域(例如，N型源极区域310a、N型漏极区域310c和N型沟道区域320b)和P型区域(例如，以上参考图3A到图3C所描述的P型源极区域320a、P型漏极区域320c和P型沟道区域310b)所描述的相同材料。
第一竖直NMOS晶体管410可以包含在P型沟道区域410b的至少侧壁之上延伸的栅电极418a。第二竖直NMOS晶体管411可以包含在P型沟道区域411b的至少侧壁之上延伸的栅电极418b。栅电极418a、418b可以包含导电材料，如以上参考栅电极318、328(图3A到图3C)所描述的。尽管为了清楚起见未在图4中展示，但是栅极介电材料可以安置在栅电极418a与第一竖直NMOS晶体管410之间，并且栅极介电材料可以安置在栅电极418b与第二竖直NMOS晶体管411之间。
第二子叠层结构402可以包含第一竖直PMOS晶体管420和第二竖直PMOS晶体管421。第一竖直PMOS晶体管420可以包含P型源极区域420a、P型漏极区域420c和在P型源极区域420a与P型漏极区域420c之间的N型沟道区域(在图4的视图中不可见)。类似地，第二竖直PMOS晶体管421可以包含P型源极区域421a、P型漏极区域421c和在P型源极区域421a与P型漏极区域421c之间的N型沟道区域(在图4的视图中不可见)。
第一竖直PMOS晶体管420可以包含安置在其N型沟道区域的至少侧壁之上的栅电极428a。第二竖直PMOS晶体管421可以包含安置在其N型沟道区域的至少侧壁之上的栅电极428b。栅电极428a、428b可以包含导电材料，如以上参考栅电极418a、428b所描述的。尽管为了清楚起见未在图4中展示，但是栅极介电材料可以安置在栅电极428a与第一竖直PMOS晶体管420之间，并且栅极介电材料可以安置在栅电极428b与第二竖直PMOS晶体管421之间。
第一竖直NMOS晶体管410可以经由源极触点412电连接到GND结构414。源极触点412可以包含合适的导电材料，以用于在GND结构414与N型源极区域410a之间提供电连接。漏极触点416可以与第一竖直NMOS晶体管410的N型漏极区域410c电通信，以将N型漏极区域410c电连接到导电互连结构442。
导电互连结构442可以与第二竖直NMOS晶体管411的源极触点(在图4的视图中未示出)电通信，以将第二竖直NMOS晶体管411的N型源极区域411a电连接到导电互连结构442和第一竖直NMOS晶体管410。
第二竖直NMOS晶体管411的N型漏极区域411c可以经由漏极触点444与输出结构403电通信。漏极触点444可以包含合适的导电材料，以用于在N型漏极区域411c与输出结构403之间提供电通信。
相应的第一竖直PMOS晶体管420和第二竖直PMOS晶体管421的P型漏极区域420c和P型漏极区域421c可以经由相应的漏极触点426和漏极触点446与输出结构403电通信。
相应的第一竖直PMOS晶体管420和第二竖直PMOS晶体管421的P型源极区域420a和P型源极区域421a可以经由相应的源极触点448和源极触点450与VDD结构424电通信。源极触点448、450中的每一个可以包含合适的导电材料，以用于在VDD结构424与P型源极区域420a和P型源极区域421a中的每一个之间提供电连接。
第一竖直PMOS晶体管420的栅电极428a可以经由触点结构456电连接到第一输入结构452。第一竖直PMOS晶体管420的栅电极428a可以进一步经由栅极触点440与第一竖直NMOS晶体管410的栅电极418a电通信。
第二竖直PMOS晶体管421的栅电极428b可以经由触点结构458电连接到第二输入结构454。栅电极428b可以进一步经由栅极触点457与第二竖直NMOS晶体管411的栅电极418b电通信。
栅极触点440和栅极触点457可以包括合适的导电材料，以用于在相应的栅电极418a与栅电极428a之间以及栅电极418b与栅电极428b之间形成电连接。通过非限制性实例，栅极触点440和栅极触点457可以包括钨、氮化钨、钛、氮化钛、铝、铜、钌、钼、银、金、多晶硅、另一种导电材料或其组合。
GND结构414、输出结构403、互连结构442、第一输入结构452、第二输入结构454和VDD结构424中的每一个可以展现出常规配置(例如，常规尺寸、常规形状、常规导电材料组成、常规材料分布、常规朝向、常规布置)，所述常规配置在本文中不详细描述。GND结构414、输出结构403、互连结构442、第一输入结构452、第二输入结构454和VDD结构424中的每一个可以包括合适的导电材料。
因此，双输入NAND电路400可以包含第一子叠层结构401和安置在第一子叠层结构401之上的第二子叠层结构402，所述第一子叠层结构包含NMOS晶体管，所述第二子叠层结构包含PMOS晶体管。例如，双输入NAND电路400可以包含在第一竖直NMOS晶体管410和第二竖直NMOS晶体管411之上的第一竖直PMOS晶体管420和第二竖直PMOS晶体管421。第一叠层结构401和第二叠层结构402可以包含多个双输入NAND电路400。因此，在一些实施例中，双输入NAND电路400可以包括具有双叠层结构的TFT控制逻辑层级106A、108A、110A。
尽管图4已经被描述和展示为仅包含单个双输入NAND电路400，但本公开不限于此。应当理解，TFT控制逻辑层级可以包括多个双输入NAND电路400，其中TFT控制逻辑层级包括NMOS晶体管和PMOS晶体管中的一个的第一子叠层结构以及NMOS晶体管和PMOS晶体管中的另一个的第二子叠层结构。
图5是根据本公开的实施例的平衡CMOS反相器500的简化透视图。平衡CMOS反相器500包含第一子叠层结构501和位于第一叠层结构501之上的第二子叠层结构502。
如图5所示，平衡CMOS反相器500可以类似于先前参考图3C描述的CMOS反相器300'，除了平衡CMOS反相器500包含CMOS电路，所述CMOS电路包含单个竖直NMOS晶体管510和多个(例如，多于一个)竖直PMOS晶体管，如第一竖直PMOS晶体管520、第二竖直PMOS晶体管550和第三竖直PMOS晶体管560。可以采用多个竖直PMOS晶体管520、550、560来平衡CMOS电路的不同晶体管(例如，竖直NMOS晶体管510、第一竖直PMOS晶体管520、第二竖直PMOS晶体管550和第三竖直PMOS晶体管560)的驱动强度，以便最大化噪声容限并获得对称特性。如图5所描绘的，在一些实施例中，CMOS电路包含单个(例如，仅一个)竖直NMOS晶体管510和三(3)个竖直PMOS晶体管。在另外的实施例中，CMOS电路包含不同数量的竖直PMOS晶体管。例如，CMOS电路可以包含单个(例如，仅一个)竖直NMOS晶体管510和两(2)个竖直PMOS晶体管。
第一子叠层结构501包含竖直NMOS晶体管510。竖直NMOS晶体管510可以包含半导体柱，所述半导体柱包括N型源极区域510a、N型漏极区域510c和在N型源极区域510a与N型漏极区510c之间的P型沟道区域510b。参考图3A到图3C，N型源极区域510a和N型漏极区域510c可以包含以上参考N型区域(例如，N型源极区域310a、N型漏极区域310c和N型沟道区域320b)所描述的相同材料，并且P型沟道区域510b可以包含以上参考P型区域(例如，P型沟道区域310b、P型源极区域320a和P型漏极区域320c)所描述的相同材料。
竖直NMOS晶体管510可以包含在P型沟道区域510b的至少侧壁之上延伸的栅电极518。栅电极518可以包含导电材料，如以上参考栅电极318(图3A到图3C)所描述的。尽管为了清楚起见未在图5中展示，但是栅极介电材料可以安置在栅电极518与竖直NMOS晶体管510之间。
第二子叠层结构502可以包含第一竖直PMOS晶体管520、第二竖直PMOS晶体管550和第三竖直PMOS晶体管560。第一竖直PMOS晶体管520可以包含P型源极区域520a、P型漏极区域520c和在P型源极区域520a与P型漏极区域520c之间的N型沟道区域520b。类似地，第二竖直PMOS晶体管550可以包含P型源极区域550a、P型漏极区域550c和在P型源极区域550a与P型漏极区域550c之间的N型沟道区域550b。第三竖直PMOS晶体管560可以包含P型源极区域560a、P型漏极区域560c和在P型源极区域560a与P型漏极区域560c之间的N型沟道区域560b。N型区域和P型区域中的每一个可以包含以上参考N型区域(例如，N型源极区域310a、N型漏极区域310c和N型沟道区域320b)和P型区域(例如，以上参考图3A到图3C所描述的P型源极区域320a、P型漏极区域320c和P型沟道区域310b)所描述的相同材料。
竖直NMOS晶体管510可以经由源极触点512电连接到GND结构514。源极触点512可以包含合适的导电材料，以用于在GND结构514与N型源极区域510a之间提供电连接。包括合适的导电材料的漏极触点516可以与竖直NMOS晶体管510的N型漏极区域510c电通信，以将N型漏极区域510c电连接到输出结构503。
第一竖直PMOS晶体管520可以包含安置在其N型沟道区域520b的至少侧壁之上的栅电极528。第二竖直PMOS晶体管550可以包含安置在其N型沟道区域550b的至少侧壁之上的栅电极558。第三竖直PMOS晶体管560可以包含安置在其N型沟道区域560b的至少侧壁之上的栅电极568。栅电极528、558、568可以包含导电材料，如以上参考栅电极328(图3A到图3C)所描述的。尽管为了清楚起见未在图5中展示，但是栅极介电材料可以安置在栅电极528与第一竖直PMOS晶体管520之间，栅极介电材料可以安置在栅电极558与第二竖直PMOS晶体管550之间，并且栅极介电材料可以安置在栅电极568与第三竖直PMOS晶体管560之间。
相应的第一竖直PMOS晶体管520、第二竖直PMOS晶体管550和第三竖直PMOS晶体管560中的每一个的P型漏极区域520c、550c、560c可以经由相应的漏极触点526、556、566与输出结构503电通信，所述漏极触点中的每一个可以包括合适的导电材料。
相应的第一竖直PMOS晶体管520、第二竖直PMOS晶体管550和第三竖直PMOS晶体管560的P型源极区域520a、550a、560a可以经由相应的源极触点522、552、562与VDD结构524电通信。源极触点522、552、562中的每一个可以包含合适的导电材料，以用于在VDD结构524与P型源极区域520a、550a、560a中的每一个之间提供电连接。
第一竖直PMOS晶体管520的栅电极528可以经由触点结构536电连接到输入结构570。类似地，第二竖直PMOS晶体管550的栅电极558和第三竖直PMOS晶体管560的栅电极568可以经由相应的触点结构537、538与输入结构570电通信。触点结构536、537、538中的每一个可以包括导电材料。
第一竖直PMOS晶体管520的栅电极528可以经由栅极触点540电连接到竖直NMOS晶体管510的栅电极518。由于栅电极528电连接到输入结构570并且输入结构570电连接到栅电极558、556，因此栅电极558、568中的每一个也电连接到栅电极518。栅极触点540可以包括合适的导电材料，以用于在栅电极518与栅电极528之间建立电通信。通过非限制性实例，栅极触点540可以包括钨、氮化钨、钛、氮化钛、铝、铜、钌、钼、银、金、多晶硅、另一种导电材料或其组合。
GND结构514、输出结构503、输入结构570和VDD结构524中的每一个可以包括合适的导电材料并且可以展现出常规配置(例如，常规尺寸、常规形状、常规导电材料组成、常规材料分布、常规朝向、常规布置)，所述常规配置在本文中不详细描述。
因此，平衡CMOS反相器500包含竖直NMOS晶体管510和多于一个竖直PMOS晶体管520、550、560。竖直NMOS晶体管510可以定位于与竖直PMOS晶体管520、550、560中的每一个分离的子叠层上。
图6是根据本公开的实施例的CMOS传输通过门600的简化透视图。CMOS传输通过门600包含CMOS电路605、输出结构603、输入结构624、第一栅极输入结构672和第二栅极输入结构670。
CMOS传输通过门600可以包含第一子叠层结构601和竖直安置在第一子叠层结构601之上的第二子叠层结构602。第一子叠层结构601可以包含竖直NMOS晶体管610，并且第二子叠层结构602可以包含多个(例如，多于一个)竖直PMOS晶体管，如第一竖直PMOS晶体管620、第二竖直PMOS晶体管650和第三竖直PMOS晶体管660。因此，CMOS传输通过门600的CMOS电路605可以包含第一子叠层结构601中的竖直NMOS晶体管610和第二子叠层结构602中的多个竖直PMOS晶体管。
可以采用多个竖直PMOS晶体管620、650、660来平衡CMOS电路605的不同晶体管(例如，竖直NMOS晶体管610、第一竖直PMOS晶体管620、第二竖直PMOS晶体管650和第三竖直PMOS晶体管660)的驱动强度，以便最大化噪声容限并获得对称特性。尽管图6展示了CMOS电路605包含单个竖直NMOS晶体管610和三个竖直PMOS晶体管，但本公开不限于此。在其它实施例中，CMOS电路605包含不同数量的竖直PMOS晶体管，例如，单个竖直PMOS晶体管或两个竖直PMOS晶体管。
CMOS电路605的竖直NMOS晶体管610可以包含N型源极区域610a、N型漏极区域610c和在N型源极区域610a与N型漏极区域610c之间的P型沟道区域(在图6的视图中未示出)。另外，第一竖直PMOS晶体管620、第二竖直PMOS晶体管650和第三竖直PMOS晶体管660中的每一个单独地包含P型源极区域620a、650a、660a、P型漏极区域620c、650c、660c和在相应的P型漏极区域与P型源极区域之间的N型沟道区域620b、650b、660b。
竖直NMOS晶体管610可以包含安置在P型沟道区域的至少侧面周围的栅电极618。栅电极618可以经由栅极触点619与第一栅极输入结构672电通信，所述栅极触点可以包括合适的导电材料。
第一竖直PMOS晶体管620可以包含安置在N型沟道区域620b的至少侧面周围的栅电极628，第二竖直PMOS晶体管650可以包含安置在N型沟道区域650b的至少侧面周围的栅电极658，并且第三竖直PMOS晶体管660可以包含安置在N型沟道区域660b的至少侧面周围的栅电极668。在一些实施例中，栅电极628、658、668中的每一个彼此竖直地对齐。栅电极628、658、668中的每一个可以经由相应的栅极触点与第二栅极输入结构670电通信，所述相应的栅极触点如相应的第一栅极触点636、第二栅极触点637和第三栅极触点638，所述栅极触点中的每一个可以包括合适的导电材料。
输入结构624可以与竖直NMOS晶体管610、第一竖直PMOS晶体管620、第二竖直PMOS晶体管650和第三竖直PMOS晶体管660中的每一个电通信。通过非限制性实例，输入结构624可以包含通过导电源极触点680与竖直NMOS晶体管610电通信的第一部分。输入结构624的第一部分可以通过导电触点结构682与输入结构624的第二部分电通信。第二部分可以定位于第二子叠层结构602中并且可以通过相应的源极触点622、源极触点652和源极触点662与第一竖直PMOS晶体管620、第二竖直PMOS晶体管650和第三竖直PMOS晶体管660中的每一个电通信，所述源极触点中的每一个可以包括导电材料。
输出结构603可以与竖直NMOS晶体管610、第一竖直PMOS晶体管620、第二竖直PMOS晶体管650和第三竖直PMOS晶体管660中的每一个电通信。通过非限制性实例，输出结构603可以通过漏极触点616与竖直NMOS晶体管610电通信。输出结构603可以通过漏极触点626与第一竖直PMOS晶体管620电通信、通过漏极触点656与第二竖直PMOS晶体管650电通信并且通过漏极触点666与第三竖直PMOS晶体管660电通信。漏极触点616、626、656、666中的每一个可以包括导电材料。
CMOS传输通过门600的输出结构603、输入结构624、第一栅极输入结构672和第二栅极输入结构670可以展现出常规配置(例如，常规尺寸、常规形状、常规导电材料组分、常规材料分布、常规朝向、常规布置)，所述常规配置在本文中不详细描述。输出结构603、输入结构624、第一栅极输入结构672和第二栅极输入结构670中的每一个可以包括合适的导电材料。
图7是根据本公开的实施例的平衡双输入NAND电路700的简化透视图。平衡双输入NAND电路700包含CMOS电路705、另外的CMOS电路715、GND结构714、VDD结构724、互连结构707、输出结构703、第一输入结构770和第二输入结构774。
如图7所示，平衡双输入NAND电路700包含第一子叠层结构701和位于第一叠层结构701之上的第二子叠层结构702。
平衡双输入NAND电路700可以类似于以上参考图4所描述的双输入NAND电路400，除了CMOS电路705包含单个竖直NMOS晶体管710以及包含多个(例如，多于一个)竖直PMOS晶体管的第一组竖直PMOS晶体管720，并且第二CMOS电路715可以包含单个竖直NMOS晶体管711以及包含多个(例如，多于一个)竖直PMOS晶体管750的第二组竖直PMOS晶体管750。在一些实施例中，CMOS电路705包含一个竖直NMOS晶体管710和三个竖直PMOS晶体管720，并且CMOS电路715包含一个竖直NMOS晶体管711和三个竖直PMOS晶体管750。在另外的实施例中，CMOS电路705包含不同数量的竖直PMOS晶体管720，和/或CMOS电路715包含不同数量的另外的PMOS晶体管750。例如，CMOS电路705可以包含一个竖直NMOS晶体管710和两(2)个竖直PMOS晶体管720，和/或CMOS电路715可以包含一个竖直NMOS晶体管711和两(2)个竖直PMOS晶体管750。
CMOS电路705的竖直NMOS晶体管710包含N型源极区域710a、N型漏极区域710c和在N型源极区域710a与N型漏极区域710c之间的P型沟道区域710b。另外，CMOS电路705的竖直PMOS晶体管720中的每一个包含P型源极区域720a、P型漏极区域720c和在P型源极区域720a与P型漏极区域720c之间的N型沟道区域720b。
CMOS电路715的竖直NMOS晶体管711包含N型源极区域711a、N型漏极区域711c和在N型源极区域711a与N型漏极区域711c之间的P型沟道区域711b。另外，CMOS电路715的竖直PMOS晶体管750中的每一个包含P型源极区域750a、P型漏极区域750c和在P型源极区域750a与P型漏极区域750c之间的N型沟道区域750b。
竖直NMOS晶体管710可以进一步包含安置在P型沟道区域710b的至少两侧周围的栅电极718。竖直NMOS晶体管711可以进一步包含安置在P型沟道区域711b的至少侧面周围的栅电极717。
栅电极728可以沿竖直PMOS晶体管720中的每一个的P型沟道区域720b的至少侧面延伸并安置在其周围。栅电极728可以在竖直PMOS晶体管720中的每一个之间共享。类似地，栅电极758可以沿竖直PMOS晶体管750中的每一个的P型沟道区域750b的至少侧面延伸并安置在其周围并且可以在竖直PMOS晶体管750中的每一个之间共享。
竖直NMOS晶体管710可以通过源极触点712与GND结构714电通信。竖直NMOS晶体管710可以进一步通过漏极触点716与互连结构707电通信。互连结构707可以通过电连接到N型源极区域711a的源极触点(在图7所示的视图中未示出)与CMOS电路715的竖直NMOS晶体管711电通信。
竖直NMOS晶体管711可以通过漏极触点760与输出结构703电通信。输出结构703可以进一步通过电连接到相应的竖直PMOS晶体管720和竖直PMOS晶体管750的P型漏极区域720c、750c的相应的漏极触点726、756与竖直PMOS晶体管720和竖直PMOS晶体管750中的每一个电通信。漏极触点760、726、756中的每一个可以包括导电材料。
竖直PMOS晶体管720和竖直PMOS晶体管750可以通过电耦接到竖直PMOS晶体管720中的每一个的P型源极区域720a的相应的源极触点722和电耦接到竖直PMOS晶体管750中的每一个的P型源极区域750a的相应的源极触点752与VDD结构724电通信。源极触点722、752中的每一个可以包括导电材料。
竖直PMOS晶体管720的栅电极728可以通过包括导电材料的栅极触点772与第一输入结构770电通信。栅电极728可以进一步通过包括导电材料的栅极触点740与竖直NMOS晶体管710的栅电极718电通信。
竖直PMOS晶体管750的栅电极758可以通过包括导电材料的栅极触点776与第二输入结构774电通信。栅电极758可以进一步经由包括在栅电极758与栅电极717之间延伸的导电材料778的栅极触点与竖直NMOS晶体管711的栅电极717电通信。
平衡双输入NAND电路700的GND结构714、VDD结构724、互连结构707、输出结构703、第一输入结构770和第二输入结构772可以展现出常规配置(例如，常规尺寸、常规形状、常规导电材料组分、常规材料分布、常规朝向、常规布置)，所述常规配置在本文中不详细描述。GND结构714、VDD结构724、互连结构707、输出结构703、第一输入结构770和第二输入结构772中的每一个可以包括合适的导电材料。
图8A是根据本公开的实施例的环形振荡器800的简化透视图。环形振荡器800可以包含包括多个NMOS晶体管810的第一子叠层结构801和包括多个PMOS晶体管820的位于第一叠层结构801之上的第二子叠层结构802。环形振荡器800包含GND结构814、输入结构834、VDD结构824和输出结构803。环形振荡器800可以包含相邻组NMOS晶体管810和位于NMOS晶体管810之上的对应的PMOS晶体管820。
第一叠层结构801可以包含多个NMOS晶体管810。每个NMOS晶体管810可以包含N型源极区域810a、N型漏极区域810c以及位于N型源极区域810a与N型漏极区域810c之间的P型沟道区域810b。N型源极区域810a可以通过包括导电材料的源极触点812与GND结构814电通信。N型漏极区域810c可以通过包括导电材料的漏极触点816与输出结构803电通信。
PMOS晶体管820可以各自包括P型源极区域820a、P型漏极区域820c以及位于P型源极区域820a与P型漏极区域820c之间的N型沟道区域820b。N型漏极区域820c可以通过漏极触点826与输出结构803电通信。P型源极区域820a可以通过源极触点822与VDD结构824电通信。
NMOS晶体管810可以各自包含安置在P型沟道区域810b的至少侧壁周围的栅电极818。尽管为了清楚起见未展示，但是栅极介电材料可以安置在每个栅电极818与每个相应的竖直NMOS晶体管810之间。PMOS晶体管820可以各自包含安置在N型沟道区域820b的至少侧壁周围的栅电极828。尽管为了清楚起见未展示，但是栅极介电材料可以安置在每个栅电极828与每个相应的竖直PMOS晶体管820之间。
每个竖直PMOS晶体管820的栅电极828可以通过包括导电材料的栅极触点840与输入结构834电通信。一组竖直NMOS晶体管810和竖直PMOS晶体管820的输出结构803可以通过触点结构842与相邻组竖直NMOS晶体管810和竖直PMOS晶体管820的输入结构834电通信。
每个竖直PMOS晶体管820的栅电极828可以通过栅极触点结构(在图8A的视图中未示出)与相应的竖直NMOS晶体管810的栅电极818电通信。
图8B是根据本公开的实施例的环形振荡器800'的另一实施例的简化透视图。环形振荡器800'可以包含比环形振荡器800密度更大的竖直NMOS晶体管810和竖直PMOS晶体管820。环形振荡器800'可以包含相邻组NMOS晶体管810和对应的PMOS晶体管820。第一组NMOS晶体管810和对应的PMOS晶体管820的输出结构803可以通过栅极触点840与相邻的第二组NMOS晶体管810和PMOS晶体管820的栅电极818电通信。来自第二组的输出结构803可以通过定位在竖直NMOS晶体管810和竖直PMOS晶体管820的与栅极触点840相反的一侧的栅极触点845与相邻的第三组NMOS晶体管810和相关联的PMOS晶体管820的栅电极818电通信。因此，电连接相邻组NMOS晶体管810和PMOS晶体管820的栅电极818、828的约一半栅极触点(例如，栅极触点840)可以定位在栅电极818、828的第一侧上，并且电连接相邻组NMOS晶体管810和PMOS晶体管820的栅电极818、828的约一半栅极触点(例如，栅极触点845)可以定位在栅电极818、828的第二侧上。
因此，每组竖直NMOS晶体管810和竖直PMOS晶体管820的输出结构803以及相关联的栅极触点840、845可以在环形振荡器800'的第一侧与第二侧之间交替。
尽管图3到图8B已经展示为包含第一子叠层结构以及在第一子叠层结构之上的第二子叠层结构，所述第一子叠层结构包括竖直NMOS晶体管或竖直PMOS晶体管的阵列，所述第二子叠层结构包括竖直NMOS晶体管或竖直PMOS晶体管中的另一个的阵列，但本公开不限于此。在其它实施例中，第一子叠层结构和第二子叠层结构中的一个或两个可以包含平面NMOS晶体管阵列和/或平面PMOS晶体管阵列。
参考图9，描述了根据本公开的实施例的包括具有平面沟道区域的NMOS晶体管和PMOS晶体管的平衡双输入NAND电路900。平衡双输入NAND电路900包含GND结构914、VDD结构924、输出结构903、第一输入结构970和第二输入结构974。
如图9所示，平衡双输入NAND电路900包含第一子叠层结构901和位于第一子叠层结构901之上的第二子叠层结构902。
平衡双输入NAND电路900可以包含第一CMOS电路，所述第一CMOS电路包括与多个(例如，多于一个)平面PMOS晶体管920电通信的平面NMOS晶体管910。平衡双输入NAND电路900的第二CMOS电路可以包括与多个(例如，多于一个)平面PMOS晶体管950电通信的平面NMOS晶体管911。在一些实施例中，第一CMOS电路包含一个平面NMOS晶体管910和三个平面PMOS晶体管920，并且第二CMOS电路包含一个平面NMOS晶体管911和三个平面PMOS晶体管950。在另外的实施例中，第一CMOS电路和/或第二CMOS电路各自包含不同数量的相应的平面PMOS晶体管920和平面PMOS晶体管950。例如，第一CMOS电路和/或第二CMOS电路可以分别包含两个平面PMOS晶体管920和两个平面PMOS晶体管950。
平面NMOS晶体管910包含N型源极区域910a、N型漏极区域910c以及位于N型源极区域910a与N型漏极区域910c之间的P型沟道区域910b。平面PMOS晶体管920中的每一个包含P型源极区域920a、P型漏极区域920c以及位于P型源极区域920a与P型漏极区域920c之间的N型沟道区域920b。在图9的视图中，第二输入结构974之下的P型源极区域920、P型漏极区域920c和N型沟道区域920b的部分以虚线示出。
平面NMOS晶体管911包含N型源极区域911a、N型漏极区域911c以及位于N型源极区域911a与N型漏极区域911c之间的P型沟道区域911b。平面PMOS晶体管950中的每一个包含P型源极区域950a、P型漏极区域950c以及位于P型源极区域950a与P型漏极区域950c之间的N型沟道区域950b。在图9的视图中，第二输入结构974之下的P型源极区域950a、P型漏极区域950c和N型沟道区域950b的部分以虚线示出。
平面NMOS晶体管910包含安置在P型沟道区域910b之上的栅电极918。在图9所示的视图中，栅电极918位于P型沟道区域910b之上，并且相关联的平面NMOS晶体管910可以被称为所谓的“顶栅”晶体管。在其它实施例中，栅电极918可以位于P型沟道区域910b之下，并且平面NMOS晶体管910可以被称为所谓的“底栅”晶体管。在又其它实施例中，平面NMOS晶体管910可以包含位于P型沟道区域910b之上和P型沟道区域910b之下的栅电极，并且可以包括例如双栅晶体管。在另外的实施例中，NMOS晶体管910可以包含安置在P型沟道区域910b的一或多个侧面上的栅电极918。
平面NMOS晶体管911可以包含位于P型沟道区域911b之上的栅电极917。在其它实施例中，平面NMOS晶体管911包含位于P型沟道区域911b之下的栅电极、位于P型沟道区域911b之上和之下的栅电极或在P型沟道区域911b的一或多个侧面上的栅电极。
栅电极928可以安置在平面PMOS晶体管920中的每一个的N型沟道区域920b之上。栅电极928可以在所述组平面PMOS晶体管920之间共享。类似地，栅电极958可以安置在平面PMOS晶体管950中的每一个的N型沟道区域950b之上，并且栅电极958可以在所述组平面PMOS晶体管950之间共享。如以上参考栅电极917、918所描述的，栅电极928、958可以位于相应的N型沟道区域920b、950b之上，或者可以位于相应的N型沟道区域920b、950b之下。在其它实施例中，平面PMOS晶体管920和平面PMOS晶体管950可以各自包含位于相应的N型沟道区域920b、950b上方和相应的N型沟道区域920b、950b下方的栅电极。在又其它实施例中，平面PMOS晶体管920和平面PMOS晶体管950中的每一个可以各自包含相应的N型沟道区域920b、950b的一或多个侧面上的栅电极。
平面NMOS晶体管911可以通过源极触点913与GND结构914电通信，所述源极触点可以包括导电材料。平面NMOS晶体管911可以进一步通过N型源极区域911a与平面NMOS晶体管910电通信，所述N型源极区域可以与平面NMOS晶体管910的N型漏极区域910c电通信。
平面NMOS晶体管910可以通过漏极触点960与输出结构903电通信。输出结构903可以进一步通过漏极触点956与平面PMOS晶体管920和平面PMOS晶体管950中的每一个电通信，所述漏极触点可以电耦接到相应的平面PMOS晶体管920和平面PMOS晶体管950的P型漏极区域920c、950c。漏极触点956、960中的每一个可以包括导电材料。
平面PMOS晶体管920和平面PMOS晶体管950可以通过电耦接到平面PMOS晶体管920中的每一个的P型源极区域920a的相应的源极触点922和电耦接到平面PMOS晶体管950中的每一个的P型源极区域950a的相应的源极触点952与VDD结构924电通信。源极触点922、952中的每一个可以包括导电材料。
平面PMOS晶体管920的栅电极928可以通过栅极触点972与第一输入结构970电通信。导电互连结构941可以通过栅极触点943与栅电极928电通信。导电互连结构941可以通过电耦接到导电互连结构941和栅电极918的栅极触点940与平面NMOS晶体管910的栅电极918电通信。
平面PMOS晶体管950的栅电极958可以通过栅极触点976与第二输入结构974电通信。栅电极958可以进一步通过栅极触点980与平面NMOS晶体管911的栅电极917电通信，所述栅极触点与栅电极958和导电互连结构979电通信，所述导电互连结构进而与和栅电极917电通信的栅极触点978电通信。
平衡双输入NAND电路900的GND结构914、VDD结构924、输出结构903、第一输入结构970和第二输入结构974可以展示常规的配置(例如，常规尺寸、常规形状、常规导电材料组成、常规材料分布、常规朝向、常规布置)，所述常规的配置在本文中未详细描述。平衡双输入NAND电路900的GND结构914、VDD结构924、输出结构903、第一输入结构970和第二输入结构974中的每一个可以包括合适的导电材料。
尽管图9展示了包含侧向PMOS晶体管的第二子叠层结构902位于包含侧向NMOS晶体管910的第一子叠层结构901之上，但本公开不限于此。在其它实施例中，侧向NMOS晶体管910的阵列可以位于侧向PMOS晶体管920的阵列之上。
尽管图3A到图9的NMOS晶体管和PMOS晶体管已经被描述和展示为包括竖直沟道区域或水平沟道区域并且具有特定朝向，但本公开不限于此。在其它实施例中，NMOS晶体管和PMOS晶体管中的每一个可以包括本领域已知的任何晶体管结构，如底栅晶体管、顶栅晶体管、双栅晶体管、环栅(GAA)晶体管、单栅晶体管、包含鞍形沟道区域的晶体管或其它晶体管结构。
因此，在至少一些实施例中，一种半导体装置包括堆叠结构，所述堆叠结构包括叠层，所述堆叠结构的每个叠层包括：存储器元件层级，所述存储器元件层级包括存储器元件；以及控制逻辑层级，所述控制逻辑层级与所述存储器元件层级电通信，所述控制逻辑层级包括：第一子叠层结构，所述第一子叠层结构包括第一数量的晶体管，所述第一数量的晶体管包括P型沟道区域或N型沟道区域；以及位于所述第一子叠层结构之上的第二子叠层结构，所述第二子叠层结构包括第二数量的晶体管，所述第二数量的晶体管包括P型沟道区域和N型沟道区域中的另一个。
因此，在一些实施例中，一种半导体装置包括堆叠结构，所述堆叠结构包括多个叠层。所述堆叠结构的每个叠层包括：存储器元件层级，所述存储器元件层级包括存储器元件；存取装置层级，所述存取装置层级包括电连接到所述存储器元件层级的所述存储器元件的存取装置；以及控制逻辑层级。所述控制逻辑层级包括：第一子叠层结构，所述第一子叠层结构包括第一数量的晶体管，所述第一数量的晶体管中的每个晶体管包括N型沟道区域或P型沟道区域中的一个；以及第二子叠层结构，所述第二子叠层结构在所述第一子叠层结构之上并包括第二数量的晶体管，所述第二数量的晶体管中的每个晶体管包括所述N型沟道区域或所述P型沟道区域中的另一个。
因此，在一些实施例中，一种半导体装置包括：第一叠层结构，所述第一叠层结构包括第一存储器元件层级、第一存取装置层级和第一控制逻辑层级；以及在所述第一叠层结构之上的第二叠层结构，所述第二叠层结构包括第二存储器元件层级、第二存取装置层级和第二控制逻辑层级，其中所述第一控制逻辑层级和所述第二控制逻辑层级中的至少一个包括与基底控制逻辑结构电通信的至少一个CMOS装置。
参考图10A到图10Z，描述了形成TFT控制逻辑层级(例如，图1的TFT控制逻辑层级106A、106B、106C)的方法。具体地，图10A到图10Z展示了形成TFT控制逻辑层级的方法，所述TFT控制逻辑层级包含第一子叠层结构和在第一叠层结构之上的第二子叠层结构，所述第一子叠层结构包括竖直NMOS晶体管和PMOS晶体管中的一个，所述第二子叠层结构包括竖直NMOS晶体管和竖直PMOS晶体管中的另一个。
参考图10A，可以在衬底1005之上形成包含导电材料1014的半导体装置1000。导电材料1014可以包括用于形成例如接地结构的合适的导电材料。通过非限制性实例，导电材料1014可以包含金属(例如，钨、钛、镍、铂、铝、铜、钌、钼、金)、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)或其组合。
可以在导电材料1014之上形成N型源极材料1010a，可以在N型源极材料1010a之上形成P型沟道材料1010b，并且可以在P型沟道材料1010b之上形成N型漏极材料1010c。N型源极材料1010a和N型漏极材料1010c可以包含至少一种N型导电材料。通过非限制性实例，N型源极材料1010a和N型漏极材料1010c可以各自包括掺杂有至少一种N型掺杂物(如砷离子、磷离子、锑离子及其组合)的多晶硅。P型沟道材料1010b可以包含至少一种P型导电材料。例如，P型沟道材料1010b可以包含掺杂有至少一种P型掺杂物(如硼离子)的多晶硅。
可以在N型漏极材料1010c之上形成牺牲材料1019。牺牲材料1019可以包括例如二氧化硅、氮化硅、聚合物、另一种材料或其组合。尽管图10A已经被描述为包含在N型漏极材料1010c之上形成牺牲材料1019，但是在其它实施例中，可以不在N型漏极材料1010c之上形成牺牲材料1019，而可以在N型漏极材料之上形成导电漏极触点材料。
图10B是沿图10A的截面线B-B截取的半导体结构1000的横截面视图。参考图10B，导电材料1014、N型源极材料1010a、P型沟道材料1010b、N型漏极材料1010c和牺牲材料1019中的每一种可以被图案化以形成包括几行在x方向上延伸的竖直NMOS晶体管结构1010的NMOS结构的阵列区域。在一些实施例中，衬底1005可以暴露在竖直NMOS晶体管结构1010的相邻行之间。
参考图10C，内衬材料1013可以共形地形成在NMOS晶体管结构1010之上(图10B)。内衬材料1013可以包括例如氮化硅、氮氧化硅、二氧化硅或另一种内衬材料。在形成内衬材料1013之后，可以在竖直NMOS晶体管结构1010的相邻行之间的空间中形成介电材料1042。介电材料1042可以如通过化学机械抛光(CMP)进行平坦化，以从牺牲材料1019的表面去除介电材料1042。介电材料1042可以包括例如二氧化硅、氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、另一种电绝缘材料或其组合。尽管图10C展示了NMOS晶体管结构1010的行之间的介电材料1042，但本公开不限于此。在其它实施例中，NMOS晶体管结构1010的相邻行之间的空间可以包含气隙。
图10D是沿图10C的截面线D-D截取的半导体结构1000的横截面视图。在形成介电材料1042之后，所述几行竖直NMOS晶体管结构1010可以在x方向上被图案化，以形成在x方向和y方向上延伸的离散竖直NMOS晶体管结构的行和列。通过非限制性实例，可以图案化牺牲材料1019、N型漏极材料1010c、P型沟道材料1010b和N型源极材料1010a中的每一种，以形成离散竖直NMOS晶体管结构1010。在一些实施例中，导电材料1014可以保持暴露在相邻的竖直NMOS晶体管结构1010之间。
尽管图10D展示了从相邻的竖直NMOS晶体管结构1010之间的导电材料1014的表面去除基本上所有的N型源极材料1010a，但本公开不限于此。在其它实施例中，N型源极材料1010a的至少一部分保留在相邻的竖直NMOS晶体管结构1010之间。
参考图10E和图10F，可以在半导体结构1000之上形成栅极介电材料1017和栅电极材料1018。栅极介电材料1017可以包含以上参考栅极介电材料317(图3A到图3C)描述的材料中的任一种。通过非限制性实例，栅极介电材料1017可以包含磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化硅(Si3N4))、氮氧化物(例如，氮氧化硅)、另一种栅极介电材料或其组合。
栅电极材料1018可以包含以上参考栅电极318(图3A到图3C)描述的材料中的任一种。通过非限制性实例，栅电极材料1018可以包含导电材料，所述导电材料包含但不限于金属(例如，钨、钛、镍、铂、铝、铜、钌、钼、金)、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)或其组合。
在栅极介电材料1017之上形成栅电极材料1018之后，栅电极材料1018可以被图案化以在竖直NMOS晶体管结构1010中的每一个的侧面上形成不同的栅电极结构。通过非限制性实例，可以通过将栅电极材料1018暴露于各向异性蚀刻工艺(如反应离子蚀刻(RIE)工艺)来图案化栅电极材料1018。各向异性蚀刻的方法在本领域中是已知的，因此在本文中未详细描述。
参考图10F，栅电极材料1018可以侧向延伸到(例如，在y方向上)竖直NMOS晶体管结构1010的阵列之外。如本文将描述的，可以形成一或多个栅极触点，以将栅电极材料1018电连接到栅电极材料1018的此些区域处的一或多个其它导电结构。栅电极材料1018在图10F中以虚线展示，以示出在图10F的视图中栅电极材料1018在竖直NMOS晶体管结构1010的后面。
尽管图10E和图10F展示了栅电极材料1018在N型源极材料1010a和N型漏极材料1010c的侧壁之上竖直延伸，但本公开不限于此。在其它实施例中，栅电极材料1018可以不在N型源极材料1010a和N型漏极材料1010c的侧壁中的一或两个之上延伸。在一些实施例中，栅电极材料1018可以在竖直方向上在P型沟道材料1010b的侧壁的仅一部分之上延伸。在一些此类实施例中，可以说栅电极材料1018与N型源极材料1010a和N型漏极材料1010c欠重叠(underlap)。
参考图10G，可以在栅电极材料1018之上和栅极介电材料1017的侧面之上形成内衬材料1032。内衬材料1032可以包含例如氮化硅、二氧化硅、氮氧化硅、另一种内衬材料及其组合。在形成内衬材料1032之后，可以在相邻的竖直NMOS晶体管结构1010之间的内衬材料1032之上形成介电材料1043。介电材料1043可以包含二氧化硅、氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、另一种电绝缘材料或其组合。可以对介电材料1043进行平坦化，并从牺牲材料1019的顶表面去除所述介电材料。介电材料1043的顶部暴露表面可以与牺牲材料1019的顶部暴露表面基本上成平面。
继续参考图10G，在一些实施例中，可以从竖直NMOS晶体管结构1010中的至少一些(例如，从竖直NMOS晶体管结构1010中的至少一些的N型漏极材料1010c)中去除牺牲材料1019。通过非限制性实例，可以通过将牺牲材料1019暴露于湿蚀刻剂、干蚀刻剂或其组合来去除牺牲材料1019。在去除牺牲材料1019之后，可以在竖直NMOS晶体管结构1010中的每一个的N型漏极材料1010c之上形成漏极触点材料1016。可以对漏极触点材料1016进行平坦化，使得漏极触点材料1016的顶表面与介电材料1043的顶表面基本上成平面。
在一些实施例中，可以不从竖直NMOS晶体管结构1010中的至少一些的表面去除牺牲材料1019。在一些此类实施例中，保留有牺牲材料1019的竖直NMOS晶体管结构1010可以不电耦接到半导体装置的其它区域，并且可以包括例如虚设NMOS晶体管。因此，取决于期望的电路配置，可以不从竖直NMOS晶体管结构1010的至少一些中去除牺牲材料1019。
尽管图10G展示了从竖直NMOS晶体管结构1010的仅一些中去除牺牲材料1019，但本公开不限于此。在其它实施例中，可以从基本上所有的竖直NMOS晶体管结构1010的N型漏极材料1010c之上去除牺牲材料1019，并且可以在基本上所有的竖直NMOS晶体管1010的N型漏极材料1010c之上形成漏极触点材料1016。
尽管图10A到图10G已经被描述为包含竖直NMOS晶体管结构1010之上的牺牲材料1019，但本公开不限于此。在其它实施例中，可以不在如以上参考图10A描述的N型漏极材料1010c之上形成牺牲材料1019。在一些此类实施例中，在图案化竖直NMOS晶体管结构1010之前，可以直接在N型漏极材料1010c之上形成漏极触点材料1016。可以在期望耦接到半导体装置的其它区域的竖直NMOS晶体管结构1010之上形成漏极触点材料1016。
参考图10H和图10I，可以在半导体结构1000之上形成导电材料，并将所述导电材料图案化以形成导线1003。导线1003可以包含与如以上参考导电材料1014描述的相同的材料。导线1003可以被图案化，使得导线1003在y方向上延伸。在一些实施例中，导线1003可以在与导电材料1014的导线相同的方向上延伸。
参考图10J，可以在竖直NMOS晶体管结构1010中的一或多个之上形成导电触点1026，以将相应的竖直NMOS晶体管结构1010电耦接到导线1003。在一些实施例中，取决于半导体装置1000的电路布局和设计，不在所有的竖直NMOS晶体管结构1010之上形成导电触点1026，使得稍后形成的晶体管结构不电连接到导线1003。
介电材料1025可以在导电触点1026之间形成。介电材料1025可以包括合适的电绝缘材料，例如二氧化硅、氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、另一种电绝缘材料或其组合。介电材料1025可以包括与介电材料1042相同的材料。
图10K是沿图10J的截面线K-K截取的图10J的半导体装置的横截面视图。在一些实施例中，可以在半导体装置的***部分处形成栅极触点1040，以在栅电极材料1018与字线驱动器和另一栅电极材料中的至少一个之间形成电连接，如本文将描述的。在一些实施例中，并且如本文将描述的，栅极触点1040中的至少一些可以被配置成将栅电极材料1018中的至少一些电耦接到与相关联的竖直PMOS晶体管结构相关联的栅电极材料。
参考图10L，可以在导线1003之上形成第二子叠层结构1002。第二子叠层结构1002可以包含位于导电触点1026和介电材料1025之上的P型漏极材料1020c、位于P型漏极材料1020c之上的N型沟道材料1020b、位于N型沟道材料1020b之上的P型源极材料1020a以及位于P型源极材料1020a之上的牺牲材料1029。P型漏极材料1020c和P型源极材料1020a中的每一种可以包含至少一种P型导电材料，并且可以包括例如掺杂有至少一种P型掺杂物(如硼离子)的多晶硅。N型沟道材料1020b可以包含类似于N型源极材料1010a和N型漏极材料1010c的材料，例如掺杂有至少一种N型掺杂物(如砷离子、磷离子、锑离子及其组合)的多晶硅。牺牲材料1029可以包含以上参考牺牲材料1019描述的材料中的一或多种。
参考图10M，牺牲材料1029、P型源极材料1020a、N型沟道材料1020b和P型漏极材料1020c可以在y方向上被图案化，以在第二子叠层结构1002的阵列区域中形成在x方向上延伸(延伸到图10M的视图中的页面中)的几行竖直PMOS晶体管结构1020。在阵列区域中形成几行竖直PMOS晶体管结构1020之后，可以在堆叠结构1020的至少侧壁之上形成(例如，沉积)内衬材料1023。可以从牺牲材料1029的顶表面和在竖直PMOS晶体管结构1020的相邻行之间延伸的侧向延伸表面去除内衬材料1023。内衬材料1023可以包括以上参考内衬材料1013描述的材料中的一或多种，例如氮化硅材料、氮氧化硅材料、二氧化硅、另一种材料或其组合。
在形成内衬材料1023之后，可以在竖直PMOS晶体管结构1020的相邻行之间形成介电材料1033。介电材料1033可以包括合适的电绝缘材料，例如二氧化硅、氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、另一种电绝缘材料或其组合。可以从牺牲材料1029的表面之上去除介电材料1033，并且可以如通过化学机械抛光使介电材料1033平坦化。
参考图10N，几行竖直PMOS晶体管结构1020中的每一行可以通过去除牺牲材料1029、P型源极材料1020a、N型沟道材料1020b和P型漏极材料1020c中的每一种的部分在y方向上被图案化，以形成隔离的竖直PMOS晶体管结构1020的阵列，所述阵列可以被布置成行和列或另一朝向。在一些实施例中，去除牺牲材料1029、P型源极材料1020a、N型沟道材料1020b和P型漏极材料1020c中的每一种的部分可以暴露相邻竖直PMOS晶体管结构1020之间的介电材料1025。
参考图10O和图10P，可以在竖直PMOS晶体管结构1020之上形成栅极介电材料1027，并且可以在栅极介电材料1027之上形成栅电极材料1028。栅极介电材料1027可以位于竖直PMOS晶体管结构1020的至少侧壁之上，如P型源极材料1020a、N型沟道材料1020b和P型漏极材料1020c的至少侧壁。栅极介电材料1027可以包含以上参考栅极介电材料1017描述的材料中的一或多种。在一些实施例中，栅极介电材料1027包括与栅极介电材料1017相同的材料。
可以在栅极介电材料1027之上形成栅电极材料1028。栅电极材料1028可以在N型沟道材料1020b的整个竖直长度(z方向)之上延伸，并且可以至少部分地在P型源极材料1020a和P型漏极材料1020c之上延伸。在其它实施例中，栅电极材料1028可以不在P型源极材料1020a和P型漏极材料1020c中的一或两种之上延伸。在一些此类实施例中，可以说栅电极材料1028与P型源极材料1020a和P型漏极材料1020c欠重叠。
参考图10Q，可以去除牺牲材料1029(图10P)，并用导电材料1022代替。导电材料1022可以包括用于形成导电触点的合适的导电材料，例如钨、氮化钨、钛、氮化钛、铝、铜、钌、钼、银、金、多晶硅、另一种导电材料或其组合。
尽管图10Q已经被描述为包含从竖直PMOS晶体管结构1020中的每一个的P型源极材料1020a之上去除牺牲材料1029，但本公开不限于此。在其它实施例中，并且取决于半导体装置1000的期望电路配置，可以不去除牺牲材料1029，并且可以将其保留在竖直PMOS晶体管结构1020中的至少一些的P型源极材料1020a上。在一些此类实施例中，保留有牺牲材料1029的竖直PMOS晶体管结构1020可以与稍后形成的导线(例如，VDD结构)电隔离。
尽管图10L到图10P已经被描述为包含竖直PMOS晶体管结构1020之上的牺牲材料1029，但本公开不限于此。在其它实施例中，可以不在如以上参考图10L描述的P型源极材料1020a之上形成牺牲材料1029。在一些此类实施例中，在图案化竖直PMOS晶体管结构1020之前，可以直接在P型源极材料1020a之上形成导电材料1022。
继续参考图10Q，导电材料1022可以如通过化学机械抛光来平坦化。可以在栅极介电材料1027和栅电极材料1042的侧面之上形成内衬材料1042。内衬材料1042可以包括以上参考内衬材料1032描述的材料中的一或多种。
可以在相邻的竖直PMOS晶体管结构1020之间的区域中形成介电材料1044。介电材料1044可以包含合适的电绝缘材料，并且可以包含以上参考介电材料1042描述的材料中的一或多种。
参考图10R，可以形成一或多个栅极触点1041、1045。在一些实施例中，栅极触点1041可以形成为与形成在第一叠层结构1001中的栅极触点1040电通信。栅极触点1041、1045可以形成在半导体装置的***区域中，如在竖直PMOS晶体管结构1020的阵列区域之外。栅极触点1041、1045可以包含合适的导电材料，并且可以包含以上参考栅极触点1040描述的材料中的一或多种。在一些实施例中，栅极触点1041、1045包括与栅极触点1040相同的材料。
在一些实施例中，所有栅电极材料1028可以电连接到栅极触点1041、1045。在其它实施例中，栅电极材料1028中的仅一些栅电极材料电连接到栅极触点1041、1045。在一些实施例中，栅电极1028与来自另一叠层(例如，第一叠层结构1001)的栅电极材料电通信，如栅电极材料1018中的一或多种。
参考图10S和图10T，可以在半导体装置1000之上形成(例如，沉积)掩膜1046，如在相邻的竖直PMOS晶体管结构1020之间的导电材料1022和介电材料1044之上。参考图10T，可以在掩模1046的一或多个位置处形成开口1047。通过非限制性实例，可以在栅极触点(例如，栅极触点1041)之上的掩模1046中形成至少一个开口1047，并且可以在竖直PMOS晶体管结构1020中的至少一个之上形成至少一个开口1047。
参考图10U和图10V，可以去除通过掩模1046(图10T)中的开口1047(图10T)暴露的导电材料1022，并且可以从半导体装置1000中去除(例如，剥离)掩模1046。参考图10V，开口1047可以填充有介电材料1048，所述介电材料可以包括绝缘材料，例如二氧化硅。
参考图10W和图10X，可以在半导体装置1000之上形成并图案化导电材料，以形成导线1050(例如VDD结构)。导线1050可以包括任何合适的导电材料，例如钨、氮化钨、钛、氮化钛、铝、铜、钌、钼、银、金、多晶硅、另一种导电材料或其组合。
由于竖直PMOS晶体管结构1020中的至少一些之上的导电材料1022被去除，因此竖直PMOS晶体管结构1020中的至少一些可以不电连接到相应的导线1050。因此，竖直PMOS晶体管结构1020中的一些可以至少通过介电材料1048与相应的导线1050电隔离。在其它实施例中，并且返回参考图10T，可以不从竖直PMOS晶体管结构1020中的任一个去除导电材料1022。在一些此类实施例中，基本上所有的竖直PMOS晶体管结构1020都可以与导线1050电通信。
参考图10Y和图10Z，介电材料1052可以在半导体装置1000之上形成，并且可以填充相邻导线1050之间的区域。介电材料1052可以如通过化学机械抛光进行平坦化。
形成包含NMOS晶体管和PMOS晶体管中的另一个之上的NMOS晶体管和PMOS晶体管的半导体装置1000可以有助于分别从CMOS电路的PMOS晶体管形成NMOS晶体管。另外，由于半导体结构可以包含基底控制逻辑结构之上的堆叠叠层，每个叠层包括包含CMOS电路的TFT控制逻辑结构，因此可以减少从每个叠层结构到基底控制逻辑结构的一定量的互连电路系统(例如，导电插座、导电插头、导线等)。
因此，在一些实施例中，一种形成半导体装置的方法包括在衬底之上形成叠层结构，其中形成叠层结构包括形成每个叠层结构以包括存储器元件层级和控制逻辑层级。形成至少一个叠层结构的至少一个控制逻辑层级包括：形成包括第一晶体管的第一子叠层结构，所述第一晶体管中的至少一些晶体管包括N型沟道区域或P型沟道区域中的一个；在所述第一子叠层结构之上形成包括第二晶体管的第二子叠层结构，所述第二晶体管中的至少一些包括所述N型沟道区域或所述P型沟道区域中的另一个；以及将所述第一晶体管中的所述至少一些晶体管电连接到所述第二晶体管中的所述至少一些晶体管以形成装置。
尽管图3到图8B和图10A到图10Z已经被描述和展示为包含包括双栅结构的晶体管结构，其中NMOS晶体管的沟道区域和PMOS晶体管的沟道区域包含其两侧上的栅极，但本公开不限于此。在其它实施例中，半导体装置的NMOS晶体管和PMOS晶体管可以被布置为底栅晶体管、顶栅晶体管、环栅(GAA)晶体管、鞍栅晶体管或其它晶体管结构。
图11A和图11B是包含被布置为单栅晶体管的竖直晶体管的TFT控制逻辑层级200(图2)的一部分的简化横截面视图。参考图11A，展示了包含竖直NMOS晶体管1110和竖直NMOS晶体管1110之上的竖直PMOS晶体管1120的半导体装置1100的一部分。
竖直NMOS晶体管1110可以包含N型源极区域1110a、N型源极区域1110a之上的P型沟道区域1110b以及P型沟道区域1110b之上的N型漏极区域1110c。竖直PMOS晶体管1210可以包含P型漏极区域1120c、P型漏极区域1110c之上的N型沟道区域1120b以及N型沟道区域1120b之上的P型源极区域1120a。
竖直NMOS晶体管1110位于源极触点1112和GND结构1114之上，所述源极触点和GND结构可以与以上参考图3A到图3C描述的源极触点312和GND结构314基本上相同。漏极触点1116可以位于竖直NMOS晶体管1110的N型漏极区域1110c之上。输出结构1103可以位于漏极触点1116之上。漏极触点1126可以位于输出结构1103之上，并且可以与P型漏极区域1120c电通信。漏极触点1116、漏极触点1126、输出结构1103可以分别与以上参考图3A到图3C描述的漏极触点316、漏极触点326和输出结构303基本上相同。源极触点1122可以位于P型源极区域1120a之上并与其电通信，并且可以包括与以上关于源极触点322(图3A到图3C)描述的基本上相同的材料。
栅极介电材料1117可以位于至少P型沟道区域1110b的侧壁之上。在一些实施例中，栅极介电材料1117位于N型源极区域1110a、N型漏极区域1110c和漏极触点1116中的一或多个的侧壁之上。栅极介电材料1117可以包括与以上关于栅极介电材料317(图3A、图3B)描述的基本上相同的材料。
栅电极1118可以位于栅极介电材料1117的至少一部分的侧面之上。栅电极1118可以包括与以上关于栅电极318(图3A到图3C)描述的基本上相同的材料。
栅极介电材料1127可以位于至少N型沟道区域1120b的侧壁之上。在一些实施例中，栅极介电材料1127位于P型源极区域1120a、P型漏极区域1120c和源极触点1122中的一或多个的侧壁之上。栅极介电材料1127可以包括与以上关于栅极介电材料1117描述的基本上相同的材料。
栅电极1128可以位于栅极介电材料1117的至少一部分之上。栅电极1128可以包括与以上关于栅电极1118描述的基本上相同的材料。
继续参考图11A和图11B，竖直NMOS晶体管1110和竖直PMOS晶体管1120中的每一个可以包含仅其一侧上的相应栅电极1118、1128。换句话说，竖直NMOS晶体管1110和竖直PMOS晶体管1120可以包括所谓的单栅晶体管或栅极一侧晶体管(gate one side transistor)。因此，在一些实施例中，以上参考图3到图8B和图10A到图10Z描述的装置可以包含一或多个竖直NMOS晶体管1110和/或一或多个竖直PMOS晶体管1120。
参考图12A和12B，展示了包含竖直NMOS晶体管1210和竖直NMOS晶体管1210之上的竖直PMOS晶体管1220的半导体装置1200的一部分。图12A和图12B是半导体装置1200的横截面视图。半导体装置1200可以与半导体装置1100基本上相同，除了半导体装置1200可以包括包含围绕其所有侧面的栅极的竖直NMOS晶体管1210和竖直PMOS晶体管1220之外，如本文将描述的。
竖直NMOS晶体管1210包含N型源极区域1210a、N型源极区域1210a之上的P型沟道区域1210b以及P型沟道区域1210b之上的N型漏极区域1210c。栅极介电材料1217可以位于P型沟道区域1210b的至少侧壁之上。在一些实施例中，栅极介电材料1217位于N型源极区域1210a、N型漏极区域1210c和漏极触点1116中的一或多个的侧壁之上。栅极介电材料1127可以包括与以上关于栅极介电材料1117(图11A、图11B)描述的基本上相同的材料。
栅电极1218可以位于栅极介电材料1217的侧面之上。栅电极1218可以包括与以上关于栅电极1118(图11A、图11B)描述的基本上相同的材料。参考图12A和图12B，栅电极1218可以定位在竖直NMOS晶体管1210的所有侧壁周围。在一些此类实施例中，竖直NMOS晶体管1210可以被称为所谓的环栅(GAA)晶体管。
竖直PMOS晶体管1220包含P型漏极区域1220c、P型漏极区域1220c之上的N型沟道区域1220b以及N型沟道区域1220b之上的P型源极区域1220a。栅极介电材料1227可以位于N型沟道区域1220b的至少侧壁之上。在一些实施例中，栅极介电材料1227位于P型源极区域1220a、P型漏极区域1220c和源极触点1122中的一或多个的侧壁之上。栅极介电材料1227可以包含与以上参考栅极介电材料1217描述的基本上相同的材料。
栅电极1228可以位于栅极介电材料1227的侧面之上。栅电极1228可以包括与以上关于栅电极1218描述的基本上相同的材料。参考图12A和图12B，栅电极1228可以定位在竖直PMOS晶体管1220的所有侧壁周围。在一些此类实施例中，竖直PMOS晶体管1220可以包括GAA晶体管。
因此，在一些实施例中，以上参考图3到图8B和图10A到图10Z描述的装置可以包含一或多个竖直NMOS晶体管1210和/或一或多个竖直PMOS晶体管1220。
在另外的实施例中，以上参考图3到图10Z描述的装置可以包含包括所谓的鞍形沟道区域的晶体管结构。在一些此类实施例中，一或多个晶体管(例如，一或多个NMOS晶体管、一或多个PMOS晶体管或其组合)可以包括包含鞍形沟道的晶体管，其中沟道区域被成形和配置成使得电流在侧向方向和竖直方向两者上流动。
尽管图3A到图12B已经被展示为仅包含NMOS晶体管和PMOS晶体管的特定布置，但本公开不限于此。在一些实施例中，以上参考图3A到图12B描述的装置和结构可以包含与未示出的CMOS装置电通信的一或多个NMOS晶体管和/或一或多个PMOS晶体管。在一些实施例中，以上参考图3A到图12B描述的装置和结构可以包含不与任何其它装置电通信的一或多个NMOS晶体管和/或一或多个PMOS晶体管。
根据本公开的实施例的包含半导体装置结构和电路(例如，以上参考图3A到图9描述的电路、结构和装置)的半导体装置(例如，半导体装置100、1000、1100、1200)可以用于本公开的电子系统的实施例中。例如，图13是根据本公开的实施例的说明性电子系统1300的框图。电子系统1300可以包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、WiFi或支持蜂窝的平板电脑，例如或
以下阐述了本公开的另外的非限制性示例实施例：
实施例1：一种半导体装置，其包括：堆叠结构，所述堆叠结构包括叠层，所述堆叠结构的每个叠层包括：存储器元件层级，所述存储器元件层级包括存储器元件；以及控制逻辑层级，所述控制逻辑层级与所述存储器元件层级电通信，所述控制逻辑层级包括：第一子叠层结构，所述第一子叠层结构包括第一数量的晶体管，所述第一数量的晶体管包括P型沟道区域或N型沟道区域；以及位于所述第一子叠层结构之上的第二子叠层结构，所述第二子叠层结构包括第二数量的晶体管，所述第二数量的晶体管包括P型沟道区域和N型沟道区域中的另一个。
实施例2：根据实施例1所述的半导体装置，其进一步包括基底控制逻辑结构，所述基底控制逻辑结构与所述堆叠结构电通信并且包括控制逻辑装置。
实施例3：根据实施例3所述的半导体装置，其中所述基底控制逻辑结构的所述控制逻辑装置展现出不同的配置并且具有不同于所述堆叠结构的所述叠层中的每一个的所述控制逻辑层级的控制逻辑装置的操作功能。
实施例4：根据实施例2或实施例3所述的半导体装置，其中：所述堆叠结构的至少一个叠层包括控制逻辑装置，所述控制逻辑装置包括局部叠层解码器、列解码器、行解码器、读出放大器、字线驱动器、修复装置、存储器测试装置、多路复用器、错误检查和校正装置以及自刷新装置中的一或多个；并且所述基底控制逻辑结构的所述控制逻辑装置包括电荷泵、延迟锁定环路装置和漏极电源电压调节器中的一或多个。
实施例5：根据实施例1到4中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述控制逻辑层级高于所述堆叠结构的所述至少一个叠层的所述存储器元件层级。
实施例6：根据实施例1到4中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述控制逻辑层级低于所述堆叠结构的所述至少一个叠层的所述存储器元件层级。
实施例7：根据实施例1到6中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述第一数量的晶体管包括环栅晶体管。
实施例8：根据实施例1到6中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述第一数量的晶体管包括单栅晶体管。
实施例9：根据实施例1到6中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述第一数量的晶体管包括栅极两侧晶体管(gate two sidetransistor)。
实施例10：根据实施例1到9中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述第一数量的晶体管包括沟道区域，所述沟道区域被配置成使得电流在侧向方向和竖直方向中的至少一个方向上流动。
实施例11：根据实施例1到10中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述第一数量的晶体管包括与所述至少一个叠层中的其它结构电隔离的至少一些晶体管。
实施例12：根据实施例1到11中任一实施例所述的半导体装置，其中所述堆叠结构中的每个叠层的所述控制逻辑层级基本上相同。
实施例13：根据实施例1到12中任一实施例所述的半导体装置，其中所述第一数量的晶体管和所述第二数量的晶体管包括竖直晶体管。
实施例14：根据实施例1到12中任一实施例所述的半导体装置，其中所述第一数量的晶体管和所述第二数量的晶体管包括平面晶体管。
实施例15：根据实施例1到14中任一实施例所述的半导体装置，其中所述堆叠结构中的每个叠层进一步包括存取装置层级，所述存取装置层级包括电连接到所述存储器元件层级的所述存储器元件的存取装置。
实施例16：根据实施例1到15中任一实施例所述的半导体装置，其中所述堆叠结构中的至少一个叠层的所述控制逻辑层级与基底控制逻辑结构电通信。
实施例17：根据实施例1到16中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述控制逻辑层级包括至少一个环形振荡器。
实施例18：根据实施例1到17中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述控制逻辑层级包括至少一个反相器。
实施例19：根据实施例1到18中任一实施例所述的半导体装置，其中所述堆叠结构的至少一个叠层的所述控制逻辑层级包括平衡反相器、传输通过门、双输入NAND电路和平衡双输入NAND电路中的至少一个。
实施例20：根据实施例1到19中任一实施例所述的半导体装置，其中所述堆叠结构的所述叠层中的至少一个的所述第一子叠层结构包括竖直NMOS晶体管，并且所述堆叠结构的所述至少一个叠层的所述第二子叠层结构包括竖直PMOS晶体管。
实施例21：根据实施例1到19中任一实施例所述的半导体装置，其中包括P型沟道区域的所述晶体管包括N型源极区域、N型漏极区域和在所述N型源极区域与所述N型漏极区域之间的所述P型沟道区域，所述P型沟道区域在与所述半导体装置的衬底的主要表面基本上平行的方向上延伸。
实施例22：一种半导体装置，其包括：堆叠结构，所述堆叠结构包括多个叠层，所述堆叠结构的每个叠层包括：存储器元件层级，所述存储器元件层级包括存储器元件；存取装置层级，所述存取装置层级包括电连接到所述存储器元件层级的所述存储器元件的存取装置；以及控制逻辑层级，所述控制逻辑层级包括：第一子叠层结构，所述第一子叠层结构包括第一数量的晶体管，所述第一数量的晶体管中的每个晶体管包括N型沟道区域或P型沟道区域中的一个；以及第二子叠层结构，所述第二子叠层结构在所述第一子叠层结构之上并包括第二数量的晶体管，所述第二数量的晶体管中的每个晶体管包括所述N型沟道区域或所述P型沟道区域中的另一个。
实施例23：根据实施例22所述的半导体装置，其中所述堆叠结构的所述多个叠层中的至少一个的所述控制逻辑层级包括至少一个反相器。
实施例24：根据实施例22或实施例23所述的半导体装置，其中所述第一数量的晶体管中的至少一个晶体管的栅电极通过在所述第一子叠层结构与所述第二子叠层结构之间延伸的栅极触点与所述第二数量的晶体管中的相应晶体管的栅电极电通信。
实施例25：根据实施例22到24中任一实施例所述的半导体装置，其中所述第一数量的晶体管包括竖直晶体管，并且所述第二数量的晶体管包括竖直晶体管。
实施例26：根据实施例22到25中任一实施例所述的半导体装置，其中所述多个叠层中的至少一个叠层的所述控制逻辑层级包括反相器、双输入NAND电路、平衡反相器、平衡双输入NAND电路和环形振荡器中的至少一个。
实施例27：根据实施例22到26中任一实施例所述的半导体装置，其中反相器、双输入NAND电路、平衡反相器、平衡双输入NAND电路和环形振荡器中的所述至少一个的输出结构竖直地定位于所述第一子叠层结构与所述第二子叠层结构之间。
实施例28：根据实施例22到27中任一实施例所述的半导体装置，其中所述第一数量的晶体管中的至少一个晶体管的所述沟道区域在侧向方向上延伸。
实施例29：一种半导体装置，其包括：第一叠层结构，所述第一叠层结构包括第一存储器元件层级、第一存取装置层级和第一控制逻辑层级；以及在所述第一叠层结构之上的第二叠层结构，所述第二叠层结构包括第二存储器元件层级、第二存取装置层级和第二控制逻辑层级，其中所述第一控制逻辑层级和所述第二控制逻辑层级中的至少一个包括与基底控制逻辑结构电通信的至少一个CMOS装置。
实施例30：根据实施例29所述的半导体装置，其中所述第一控制逻辑层级基本上与所述第二控制逻辑层级相同。
实施例31：根据实施例29或实施例30所述的半导体装置，其中所述第一控制逻辑层级和所述第二控制逻辑层级中的至少一个包括具有N型沟道区域或P型沟道区域中的一个的晶体管，所述晶体管在具有所述N型沟道区域或所述P型沟道区域中的另一个的晶体管之上。
实施例32：根据实施例31所述的半导体装置，其中所述N型沟道区域和所述P型沟道区域相对于所述基底控制逻辑结构在竖直方向上延伸。
实施例33：根据实施例31所述的半导体装置，其中所述N型沟道区域和所述P型沟道区域相对于所述基底控制逻辑结构在侧向方向上延伸。
实施例34：根据实施例29到33中任一实施例所述的半导体装置，其进一步包括在所述第二叠层结构之上的第三叠层结构，所述第三叠层结构包括第三存储器元件层级、第三存取装置层级和第三控制逻辑层级。
实施例35：一种形成半导体装置的方法，所述方法包括：在衬底之上形成叠层结构，其中形成叠层结构包括形成每个叠层结构以包括存储器元件层级和控制逻辑层级，形成至少一个叠层结构的至少一个控制逻辑层级包括：形成包括第一晶体管的第一子叠层结构，所述第一晶体管中的至少一些晶体管包括N型沟道区域或P型沟道区域中的一个；在所述第一子叠层结构之上形成包括第二晶体管的第二子叠层结构，所述第二晶体管中的至少一些包括所述N型沟道区域或所述P型沟道区域中的另一个；以及将所述第一晶体管中的所述至少一些晶体管电连接到所述第二晶体管中的所述至少一些晶体管以形成装置。
实施例36：根据实施例35所述的方法，其中形成第一子叠层结构包括形成N型源极材料、在所述N型源极材料之上形成P型沟道材料、在所述P型沟道材料之上形成N型漏极材料以及图案化所述N型源极材料、所述P型沟道材料和所述N型漏极材料，从而形成所述第一晶体管以包括竖直晶体管。
实施例37：根据实施例35或实施例36所述的方法，其中形成第一子叠层结构包括在所述第一晶体管之上形成牺牲材料。
实施例38：根据实施例37所述的方法，其进一步包括从所述第一晶体管的表面之上去除所述牺牲材料并在所述第一晶体管之上形成导电触点。
实施例39：根据实施例35到38中任一实施例所述的方法，其中形成第一子叠层结构包括形成所述第一晶体管以包括平面晶体管。
实施例40：根据实施例35到39中任一实施例所述的方法，其中将所述第一晶体管中的所述至少一些晶体管电连接到所述第二晶体管中的所述至少一些晶体管以形成装置包括形成反相器、双输入NAND电路、平衡反相器、平衡双输入NAND电路和环形振荡器中的至少一个。
实施例41：一种电子系统，其包括：存储器装置，所述存储器装置与电子信号处理器装置、输入装置和输出装置中的至少一个通信，所述存储器装置包含包括叠层的堆叠结构，所述堆叠结构的每个叠层包括：存储器元件层级，所述存储器元件层级包括存储器元件；以及控制逻辑层级，所述控制逻辑层级与所述存储器元件层级电通信，所述控制逻辑层级包括：第一子叠层结构，所述第一子叠层结构包括第一数量的晶体管，所述第一数量的晶体管包括P型沟道区域或N型沟道区域；以及第二子叠层结构，所述第二子叠层结构在所述第一子叠层结构之上并包括第二数量的晶体管，所述第二数量的晶体管包括所述P型沟道区域和所述N型沟道区域中的另一个。
实施例42：一种操作半导体装置的方法，所述方法包括：使用多个叠层的控制逻辑层级来控制具有所述多个叠层的堆叠结构的功能，所述堆叠结构的每个叠层包括存储器单元，所述控制逻辑层级各自包括至少一个控制逻辑装置，所述至少一个控制逻辑装置包括位于第二子叠层之上的第一子叠层结构，所述第一子叠层结构包括具有P型沟道区域和N型沟道区域中的一个的晶体管，所述第二子叠层结构包括具有所述P型沟道区域和所述N型沟道区域中的另一个的晶体管；以及使用与所述堆叠结构的所述控制逻辑层级电通信的基底控制逻辑结构来控制所述堆叠结构的另外的功能。
虽然已经结合附图描述了某些说明性实施例，但是本领域普通技术人员应认识到并且理解，本公开所涵盖的实施例不限于本文明确示出和描述的那些实施例。相反，在不脱离本公开所涵盖的实施例的范围的情况下，可以对本文所描述的实施例进行许多添加、删除和修改，如在下文中要求保护的那些，包含合法等同物。另外，来自一个公开的实施例的特征可以与另一个公开的实施例的特征相结合，同时仍然涵盖在本公开的范围内。
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