阅读说明：本技术 非易失性存储器装置及其操作方法和贮存装置 (Nonvolatile memory device, method of operating the same, and storage device ) 是由 尹铉竣 于 2020-03-04 设计创作，主要内容包括：公开了一种非易失性存储器及其操作方法和一种贮存装置。一种非易失性存储器装置包括：存储器单元阵列,其包括按照行和列布置的存储器单元；行解码器电路,其通过字线连接到存储器单元的行并控制字线的电压；以及页缓冲器电路,其通过位线连接到存储器单元的列,并且包括被配置为感测位线的电压的第一晶体管以及被配置为反相并感测位线的电压的第二晶体管。页缓冲器电路被配置为通过经由第一晶体管对位线中的第一位线执行第一感测操作来获得第一值,并且通过经由第二晶体管对位线中的第二位线执行第二感测操作来获得第二值,其中,第一值或第二值被反相。(A nonvolatile memory, an operating method thereof, and a storage device are disclosed. A non-volatile memory device comprising: a memory cell array including memory cells arranged in rows and columns; a row decoder circuit connected to a row of memory cells through word lines and controlling voltages of the word lines; and a page buffer circuit connected to the columns of the memory cells through the bit lines and including a first transistor configured to sense a voltage of the bit line and a second transistor configured to invert and sense the voltage of the bit line. The page buffer circuit is configured to obtain a first value by performing a first sensing operation on a first bit line of the bit lines via a first transistor, and obtain a second value by performing a second sensing operation on a second bit line of the bit lines via a second transistor, wherein the first value or the second value is inverted.)

非易失性存储器装置及其操作方法和贮存装置

技术领域

本文所公开的发明构思的示例实施例涉及包括非易失性存储器装置的半导体电路、非易失性存储器装置的操作方法和/或包括非易失性存储器装置的贮存装置。

背景技术

贮存装置可被配置为在诸如计算机、智能电话和智能平板的主机装置的控制下存储数据。作为示例，贮存装置可将数据存储在诸如硬盘驱动器(HDD)的磁盘或半导体存储器上，特别是存储在诸如固态驱动器(SSD)或存储卡的非易失性存储器上。

非易失性存储器的一些示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。

一些非易失性存储器装置可被配置为将数据存储在存储器单元中。存在各种方式来根据非易失性存储器装置的操作特性和访问和/或管理非易失性存储器装置的请求读取非易失性存储器装置的存储器单元。然而，仍然存在引入新的读取存储器单元的方式的空间，其可呈现非易失性存储器装置的提高的速度和/或可靠性。

发明内容

一些发明构思的一些示例实施例包括一种能够提高确定存储在非易失性存储器装置的存储器单元中的数据的状态的速度的存储器装置、该非易失性存储器装置的操作方法和/或包括该非易失性存储器装置的贮存装置。

根据一些示例实施例，一种非易失性存储器装置包括：存储器单元阵列，其包括按照行和列布置的存储器单元；以及处理电路，其通过字线连接到存储器单元的行并通过位线连接到存储器单元的列，其中，处理电路被配置为控制字线的电压，感测位线的电压，反相并感测位线的电压，通过对位线中的第一位线执行第一感测操作来获得第一值，通过对位线中的第二位线执行第二感测操作来获得第二值，并使第一值或第二值中的一者反相。

根据一些示例实施例，一种贮存装置可包括：非易失性存储器装置，其包括连接到第一位线的第一存储器单元、连接到第二位线的第二存储器单元；以及控制器电路，其被配置为控制非易失性存储器装置：响应于请求，执行读取第一存储器单元的第一感测操作；在第一感测操作之后执行读取第一存储器单元和第二存储器单元的第二感测操作；并且在第二感测操作之后执行读取第二存储器单元的第三感测操作。

根据一些示例实施例，一种非易失性存储器装置的操作方法，该非易失性存储器装置包括第一存储器单元、第二存储器单元、连接到第一存储器单元的第一位线和连接到第二存储器单元的第二位线，其中，该操作方法可包括：将预充电电压施加到第一位线和第二位线；对第一位线执行第一感测操作以获得第一值；对第二位线执行第二感测操作以获得第二值；以及将第一值和第二值中的一者反相。

附图说明

通过参照附图详细描述其一些示例实施例，一些发明构思的以上和其它目的和特征将变得显而易见。

图1是示出根据一些发明构思的一些示例实施例的非易失性存储器装置的框图。

图2是示出图1的存储器块中的一个存储器块的示例的电路图。

图3示出存储器单元阵列的所选存储器块中的所选存储器单元和页缓冲器电路。

图4是示出根据一些发明构思的一些示例实施例的非易失性存储器装置的操作方法的流程图。

图5示出作为第一至第八页缓冲器之一的第k页缓冲器的示例。

图6是当感测所选存储器单元的阈值电压时施加到页缓冲器电路的信号的时序图。

图7示出当页缓冲器属于第一组页缓冲器时执行页缓冲器的感测操作的示例。

图8示出当页缓冲器属于第二组页缓冲器时执行页缓冲器的感测操作的示例。

图9示出所选存储器单元的阈值电压改变的示例。

图10是第六编程状态和第七编程状态的放大图。

图11是示出根据一些发明构思的一些示例实施例的非易失性存储器装置执行谷搜索的方法的流程图。

图12是当执行图11的方法时应用于页缓冲器电路的信号的时序图。

图13示出作为第一至第八页缓冲器中的另一个的第i页缓冲器的示例。

图14是示出根据一些发明构思的一些示例实施例的贮存装置的框图。

图15是示出根据一些发明构思的一些示例实施例的贮存装置的操作方法的流程图。

具体实施方式

下面，详细描述一些发明构思的一些示例实施例。

图1是示出根据一些发明构思的一些示例实施例的非易失性存储器装置100的框图。参照图1，非易失性存储器装置100包括存储器单元阵列110、行解码器电路120、页缓冲器电路130、数据输入和输出电路140以及控制逻辑电路150。

存储器单元阵列110包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz中的每一个包括多个存储器单元。存储器块BLK1至BLKz中的每一个可通过至少一条地选择线GSL、字线WL和至少一条串选择线SSL连接到行解码器电路120。字线WL中的一些可用作虚设字线。

存储器块BLK1至BLKz中的每一个可通过多条位线BL连接到页缓冲器电路130。例如，多个存储器块BLK1至BLKz可共同连接到多条位线BL，或者不同的存储器块可连接到不同的位线BL。多个存储器块BLK1至BLKz的存储器单元可具有相同或相似的结构或可具有不同的结构。

在一些示例实施例中，存储器块BLK1至BLKz中的每一个可对应于擦除操作的单位。可以存储器块为单位来擦除存储器单元阵列110的存储器单元。属于一个存储器块的存储器单元可被同时擦除。在另一示例实施例中，存储器块BLK1至BLKz中的每一个可被分成多个子块。多个子块中的每一个可对应于擦除操作的单位。

行解码器电路120可通过地选择线GSL、字线WL和串选择线SSL连接到存储器单元阵列110。行解码器电路120可在控制逻辑电路150的控制下进行操作。

行解码器电路120可将通过第一通道(例如，输入和输出通道)从外部装置(例如，图14的控制器电路420)接收的行地址RA解码，并且可基于经过解码的地址来控制电压被施加到串选择线SSL、字线WL和地选择线GSL。

页缓冲器电路130可通过多条位线BL连接到存储器单元阵列110。在一些示例实施例中，存储器单元阵列110的第一存储器单元可连接到第一位线BL，诸如，偶数编号的位线BL2、BL4等，存储器单元阵列110的第二存储器单元可连接到第二位线BL，诸如，奇数编号的位线BL1、BL3等。页缓冲器电路130可通过多条数据线DL与数据输入和输出电路140连接。页缓冲器电路130可在控制逻辑电路150的控制下进行操作。。

在示例写操作中，页缓冲器电路130可存储要写到存储器单元中的数据。页缓冲器电路130可基于所存储的数据向多条位线BL中的一条或多条施加电压。在示例读取操作中或在可在写操作或擦除操作中执行的示例验证读取操作中，页缓冲器电路130可感测位线BL的电压，并且在一些示例中，可存储感测的结果。

数据输入和输出电路140可通过多条数据线DL与页缓冲器电路130连接。数据输入和输出电路140可通过第一通道接收列地址CA。数据输入和输出电路140可基于列地址CA通过第一通道将页缓冲器电路130所读取的数据输出到外部装置。数据输入和输出电路140可基于列地址CA将从外部装置接收的数据通过第一通道提供给页缓冲器电路130。

控制逻辑电路150可通过第一通道从外部装置接收命令CMD和/或可通过第二通道(例如，控制通道)与外部装置交换控制信号CTRL。控制逻辑电路150可响应于控制信号CTRL通过第一通道接收命令CMD，可将通过第一通道接收的行地址RA和列地址CA分别路由至行解码器电路120和数据输入和输出电路140，和/或可将通过第一通道接收的数据“DATA”路由至数据输入和输出电路140。

控制逻辑电路150可将所接收的命令CMD解码，并且在一些示例中，可基于经过解码的命令来控制非易失性存储器装置100。例如，控制逻辑电路150可允许行解码器电路120和页缓冲器电路130执行用于检查存储器单元的状态的检查操作。在一些示例实施例中，检查操作可涉及页缓冲器电路130使用两个或更多个不同的方法来感测位线BL的电压。

图2是图1的存储器块BLK1至BLKz中的一个存储器块BLKa的示例的电路图。参照图1和图2，多个单元串CS可按照行和列布置在衬底SUB上(或衬底SUB中)。单元串可共同连接到形成在衬底SUB上(或衬底SUB中)的公共源极线CSL。在图2中，作为存储器块BLKa的结构的示例，包括衬底SUB的位置。

在诸如图2所示的示例实施例中，公共源极线CSL可连接到单元串CS的下端。在一些示例实施例中，公共源极线CSL可物理地位于单元串CS的下端。图2中示出单元串CS按照4X4矩阵布置的示例实施例。在其它示例实施例中，单元串CS的配置可变化；例如，存储器块BLKa中的单元串CS的数量可更大或更小。

各行的单元串CS可连接到第一地选择线GSL1至第四地选择线GSL4中的对应地选择线和/或第一串选择线SSL1至第四串选择线SSL4中的对应串选择线。各列的单元串CS可连接到第一位线BL1至第四位线BL4中的对应位线。为了简要例示，连接到第二串选择线SSL2和第三串选择线SSL3的单元串CS示出为虚线。

单元串CS中的每一个可包括连接到地选择线GSL的至少一个地选择晶体管GST、分别连接到多条字线WL1至WL8的多个存储器单元MC1至MC8和/或可分别连接到串选择线SSL1、SSL2、SSL3或SSL4的串选择晶体管SST。例如，第一行的串选择线SSL1当中更靠近位线BL1至BL4的串选择线可以是上串选择线，其可使用参考符号“u”以“SSL1u”标记。第一行的串选择线SSL1当中更靠近存储器单元MC1至MC8的串选择线可以是下串选择线，其使用参考符号“l”以“SSL1l”标记。即，第一串选择线SSL1可包括第一上串选择线SSL1u和第一下串选择线SSL1l。第二串选择线SSL2可包括第二上串选择线SSL2u和第二下串选择线SSL2l。第三串选择线SSL3可包括第三上串选择线SSL3u和第三下串选择线SSL3l。第四串选择线SSL4可包括第四上串选择线SSL4u和第四下串选择线SSL4l。同样，第一行的串选择晶体管SST可包括第一上串选择晶体管SST1u和第一下串选择晶体管SST1l。第二行的串选择晶体管SST可包括第二上串选择晶体管SST2u和第二下串选择晶体管SST2l。第三行的串选择晶体管SST可包括第三上串选择晶体管SST3u和第三下串选择晶体管SST3l。第四行的串选择晶体管SST可包括第四上串选择晶体管SST4u和第四下串选择晶体管SST4l。

在各个单元串CS中，地选择晶体管GST、存储器单元MC1至MC8和/或串选择晶体管SST可沿着垂直于衬底SUB的方向连接(例如，串联连接)和/或可沿着垂直于衬底SUB的方向顺序地堆叠。在各个单元串CS中，存储器单元MC1至MC8中的一个或多个可用作虚设存储器单元。在一些示例实施例中，虚设存储器单元可被禁止编程，即，不被编程；在其它示例实施例中，虚设存储器单元可与存储器单元MC1至MC8中的除了虚设存储器单元之外的存储器单元不同地被编程。

图3示出包括存储器单元阵列110的所选存储器块BLK_S中的所选存储器单元MC_S和页缓冲器电路130的示例实施例。作为示例在图3中示出与第一位线BL1至第八位线BL8对应的组件。参照图1至图3，当感测从所选存储器块BLK_S的存储器单元MC1至MC8中选择的存储器单元MC_S的状态时，行解码器电路120可将第一通过电压施加到所选存储器块BLK_S的字线WL中的未选字线。第一通过电压可使未选存储器单元导通。因此，未选存储器单元导通并用作传输电压的通道。图3省略了所选存储器块BLK_S的未选存储器单元。

当感测所选存储器块BLK_S的所选存储器单元MC_S时，行解码器电路120可将第二通过电压施加到与所选存储器单元MC_S对应的所选串选择线，并且可将第一OFF电压施加到未选串选择线。第二通过电压可使与所选存储器单元MC_S对应的所选串选择晶体管导通。因此，所选串选择晶体管可用作传输电压的通道并从图3省略。第一OFF电压可使未选串选择晶体管截止。因此，与未选串选择晶体管对应的单元串与第一位线BL1至第八位线BL8电断开。

图3省略了电断开的单元串。

当感测所选存储器块BLK_S的所选存储器单元MC_S时，行解码器电路120可将第三通过电压施加到与所选存储器单元MC_S对应的所选地选择线，并且可将第二OFF电压施加到未选地选择线。第三通过电压可使与所选存储器单元MC_S对应的所选地选择晶体管导通。因此，所选地选择晶体管可用作传输电压的通道并从图3省略。第二OFF电压可使未选地选择晶体管截止。因此，与未选地选择晶体管对应的单元串与公共源极线CSL电断开。图3省略了电断开的单元串。

当感测所选存储器块BLK_S的所选存储器单元MC_S时，如图3所示，存储器单元阵列110可被简化为所选存储器单元MC_S连接在第一位线BL1至第八位线BL8与被供应地电压GND的公共源极线CSL之间的状态。

当感测所选存储器块BLK_S的所选存储器单元MC_S时，行解码器电路120可将用于感测的电压(例如，读取电压)施加到所选字线WL_S。页缓冲器电路130可感测第一位线BL1至第八位线BL8的电压，并且可确定所选存储器单元MC_S的阈值电压是否大于(或，等于或小于)感测电压。第一页缓冲器131至第八页缓冲器138可将感测操作的结果输出到数据输入和输出电路140。

页缓冲器电路130可包括分别与第一位线BL1至第八位线BL8对应的第一页缓冲器131至第八页缓冲器138。当感测所选存储器块BLK_S的所选存储器单元MC_S时，第一页缓冲器131至第八页缓冲器138可被分成两个或更多个组，并且可控制组中的页缓冲器不同地感测对应位线的电压。

例如，第一页缓冲器131至第八页缓冲器138中的偶数编号的页缓冲器132、134、136和138可构成第一页缓冲器组。连接到第一组的页缓冲器132、134、136和138的位线(即，第一位线BL1至第八位线BL8中的偶数编号的位线BL2、BL4、BL6和BL8)可构成第一位线组。

例如，第一页缓冲器131至第八页缓冲器138中的奇数编号的页缓冲器131、133、135和137可构成第二页缓冲器组。连接到第二组的页缓冲器131、133、135和137的位线(即，第一位线BL1至第八位线BL8中的奇数位线BL1、BL3、BL5和BL7)可构成第二位线组。

在示例实施例中，可针对偶数和奇数来对页缓冲器和位线进行分组，但一些发明构思的一些示例实施例不限于此。例如，可基于非易失性存储器装置100的操作特性或工艺特性来修改或改变对页缓冲器和位线进行分组的参考。

在一些示例实施例中，用于控制第一组的页缓冲器132、134、136和138的第一信号线SIGL1和用于控制第二组的页缓冲器131、133、135和137的第二信号线SIGL2可单独地设置，使得第一组的页缓冲器132、134、136和138和第二组的页缓冲器131、133、135和137可使用不同的方法感测对应位线的电压。

在一些示例实施例中，用于控制第一组的页缓冲器132、134、136和138的操作和第二组的页缓冲器131、133、135和137的操作的公共部分的公共信号线SIGC可被共同提供给第一组的页缓冲器132、134、136和138和第二组的页缓冲器131、133、135和137。

图4是示出根据实施例的非易失性存储器装置100的操作方法的流程图。参照图1、图3和图4，在操作S110中，页缓冲器电路130可对第一位线BL1至第八位线BL8预充电。第一页缓冲器131至第八页缓冲器138可将电压(例如，电源电压)分别施加到第一位线BL1至第八位线BL8。

在操作S120中，第一组的页缓冲器132、134、136和138可对第一组的位线BL2、BL4、BL6和BL8执行第一感测操作并且可获得第一值。在操作S130中，第二组的页缓冲器131、133、135和137可对第二组的位线BL1、BL3、BL5和BL7执行第二感测操作并且可获得第二值。

第一感测操作可不同于第二感测操作。例如，第一感测操作的结果和第二感测操作的结果中的一个可被反相。作为示例，可获得作为第一感测操作的结果的第一值，并且可通过将第二感测操作的结果反相来获得第二值。作为另一示例，可通过将第一感测操作的结果反相来获得第一值，并且可获得作为第二感测操作的结果的第二值。作为示例，第一感测操作和第二感测操作可同时和/或至少部分地同时执行。作为另一示例，第一感测操作和第二感测操作可顺序地执行，诸如，在一段时间内连续地执行。

图5示出作为第一页缓冲器131至第八页缓冲器138中的一个的第k页缓冲器13k的示例。在图5的示例实施例中，示出第k页缓冲器13k的组件当中与感测操作关联的组件，并且省略剩余组件。在示例实施例中，第一页缓冲器131至第八页缓冲器138的结构可与图5所示的结构相同。在一些示例实施例中，页缓冲器电路130可被配置为执行第一感测操作和/或第二感测操作。此外，页缓冲器电路130可被配置为以各种方式使第一感测操作的第一感测电压和第二感测操作的第二感测电压中的一者被反相。作为此类示例，页缓冲器电路130可在第一感测操作或第二感测操作期间使位线BL中的所选位线的感测电压反相。

在一些示例实施例中并如图1、图3和图5所示，第k页缓冲器13k可包括感测锁存器210、选择块220、预充电块230、锁存块240、传输块250、第一晶体管260、第二晶体管270和第一重置块280。

在一些示例实施例中，控制器电路420(参见图14)可被配置为控制非易失性存储器装置100存储在第一感测操作中针对第一存储器单元的第一感测操作的结果，并且将针对第一存储器单元的第二感测操作的结果进行反相并存储。例如，感测锁存器210可包括连接在第一节点N1和第二节点N2之间的反相器。反相器可交叉耦接。感测锁存器210可被配置为存储对位线BL执行感测操作的结果。

选择块220连接在位线BL和感测节点SN之间。选择块220可由通过公共信号线SIGC中的信号线(例如，第一公共信号线)提供的选择信号SEL控制。即，第一页缓冲器131至第八页缓冲器138的选择块220可共同由第一公共信号线的选择信号SEL同时控制。响应于选择信号SEL，选择块220可将感测节点SN和位线BL电连接，或者可将感测节点SN与位线BL断开。

预充电块230连接到感测节点SN。预充电块230可由通过公共信号线SIGC中的信号线(例如，第二公共信号线)提供的预充电信号PRE控制。即，第一页缓冲器131至第八页缓冲器138的预充电块230可共同由第二公共信号线的预充电信号PRE同时控制。在一些示例实施例中，页缓冲器电路130可被配置为在执行第一感测操作和第二感测操作之前将预充电电压施加到位线BL。例如，预充电块230可响应于预充电信号PRE将预充电电压施加到感测节点SN。

锁存块240连接到感测节点SN并连接到第一晶体管260和第二晶体管270。锁存块240可由通过公共信号线SIGC中的信号线(例如，第三公共信号线)提供的锁存信号LAT控制。即，第一页缓冲器131至第八页缓冲器138的锁存块240可共同由第三公共信号线的锁存信号LAT同时控制。锁存块240可响应于锁存信号LAT将感测节点SN的电压传输到第一晶体管260和第二晶体管270。

传输块250连接到第一晶体管260和第二晶体管270。传输块250可由通过公共信号线SIGC中的信号线(例如，第四公共信号线)提供的传输信号TRS控制。即，第一页缓冲器131至第八页缓冲器138的传输块250可共同由第四公共信号线的传输信号TRS同时控制。传输块250可响应于传输信号TRS将第一晶体管260或第二晶体管270提供的电压输出到外部。

第一晶体管260连接在感测锁存器210的第一节点N1和锁存块240之间。当第k页缓冲器13k属于第一组的页缓冲器132、134、136和138时，第一晶体管260可由通过第一信号线SIGL1中的信号线(例如，第一线)传输的第一感测信号SEN1控制。即，第一组的页缓冲器132、134、136和138的第一晶体管260可共同由第一信号线SIGL1中的第一线的第一感测信号SEN1同时控制。

第二晶体管270连接在感测锁存器210的第二节点N2和锁存块240之间。当第k页缓冲器13k属于第一组的页缓冲器132、134、136和138时，第二晶体管270可由通过第一信号线SIGL1中的信号线(例如，第二线)传输的第二感测信号SEN2控制。即，第一组的页缓冲器132、134、136和138的第二晶体管270可共同由第一信号线SIGL1中的第二线的第二感测信号SEN2同时控制。

当第k页缓冲器13k属于第二组的页缓冲器131、133、135和137时，第一晶体管260可由通过第二信号线SIGL2中的信号线(例如，第一线)传输的第三感测信号SEN3控制。即，第二组的页缓冲器131、133、135和137的第一晶体管260可共同由第二信号线SIGL2中的第一线的第三感测信号SEN3同时控制。

当第k页缓冲器13k属于第二组的页缓冲器131、133、135和137时，第二晶体管270可由通过第二信号线SIGL2中的信号线(例如，第二线)传输的第四感测信号SEN4控制。即，第二组的页缓冲器131、133、135和137的第二晶体管270可共同由第二信号线SIGL2中的第二线的第四感测信号SEN4同时控制。

第一重置块280连接到第一晶体管260和第二晶体管270。第一重置块280可由通过公共信号线SIGC中的信号线(例如，第五公共信号线)提供的第一重置信号RST1控制。即，第一页缓冲器131至第八页缓冲器138的第一重置块280可共同由第五公共信号线的第一重置信号RST1同时控制。第一重置块280可响应于第一重置信号RST1将地电压(或电源电压)施加到第一晶体管260或第二晶体管270。

图6是当感测所选存储器单元MC_S的阈值电压时施加到页缓冲器电路130的信号的时序图。参照图1、图3、图5和图6，在第一时间T1，第一重置信号RST1被激活并被设定为ON电压VON。当第一重置信号RST1被设定为ON电压VON时，第一重置块280可将电源电压施加到第一晶体管260和第二晶体管270。

当页缓冲器13k属于第一组的页缓冲器132、134、136和138时，页缓冲器13k可接收第一感测信号SEN1和第二感测信号SEN2。在第一时间T1，第二感测信号SEN2维持无效状态，并且第一感测信号SEN1被激活并被设定为ON电压VON。ON电压VON可使第一晶体管260导通。

随着第一晶体管260导通，感测锁存器210的第一节点N1可被设定为电源电压(例如，高电平)。感测锁存器210的第二节点N2可被设定为电源电压的相反电压，例如，地电压(例如，低电平)。

当页缓冲器13k属于第二组的页缓冲器131、133、135和137时，页缓冲器13k可接收第三感测信号SEN3和第四感测信号SEN4。在第一时间T1，第四感测信号SEN4维持无效状态，并且第三感测信号SEN3被激活并被设定为ON电压VON。ON电压VON可使第一晶体管260导通。

随着第一晶体管260导通，感测锁存器210的第一节点N1可被设定为高电平。感测锁存器210的第二节点N2可被设定为与高电平相反的电平(例如，低电平)。

在第二时间T2，预充电信号PRE被激活并被设定为ON电压VON。随着预充电信号PRE被设定为ON电压VON，预充电块230可将电压(例如，电源电压)施加到感测节点SN。

在第二时间T2，选择信号SEL被激活并被设定为ON电压VON。随着选择信号SEL被设定为ON电压VON，选择块220可将位线BL和感测节点SN电连接。随着位线BL和感测节点SN被电连接，可使用电压(例如，电源电压)为位线BL充电(例如，预充电)。

在第三时间T3，行解码器电路120可将读取电压VRD施加到所选字线WL_S。读取电压VRD可具有目标在于与图6所示的各种电平当中的所选存储器单元MC_S的阈值电压进行比较的电平。

当连接到与页缓冲器13k连接的位线BL的所选存储器单元的阈值电压大于读取电压VRD时，所选存储器单元可截止。在这种情况下，可维持位线BL的预充电电压。当连接到与页缓冲器13k连接的位线BL的所选存储器单元的阈值电压等于或小于读取电压VRD时，所选存储器单元可导通。在这种情况下，位线BL的预充电电压可被放电。

参照图6描述在预充电操作之后对所选字线WL_S施加读取电压VRD时的示例。然而，执行预充电操作的时序和向所选字线WL_S施加读取电压VRD的时序可不同地改变和修改。

在第四时间T4，锁存信号LAT被激活并被设定为ON电压VON。第二感测信号SEN2和第三感测信号SEN3也被激活并被设定为ON电压VON。第一感测信号SEN1和第四感测信号SEN4可维持无效状态。

当页缓冲器13k属于第一组的页缓冲器132、134、136和138时，页缓冲器13k可接收第二感测信号SEN2。随着第二感测信号SEN2被激活并被设定为ON电压VON，锁存块240可通过第二晶体管270连接到感测锁存器210。

当锁存信号LAT被设定为ON电压VON时，锁存块240可通过第二晶体管270将感测节点SN的电压电平施加到感测锁存器210的第二节点N2。如上所述，感测锁存器210的第一节点N1可根据第二时间T2之后和第四时间T4之前的任何操作而具有电源电压(例如，高电平)或地电压(例如，低电平)。结合图12示出更详细的实施例。

当感测节点SN的电压是预充电电压时，锁存块240可响应于锁存信号LAT的ON电压VON通过第二晶体管270将感测锁存器210的第二节点N2的电压调节为地电压。在这种情况下，感测锁存器210的第二节点N2可被设定为地电压。

当感测节点SN的电压是地电压时，锁存块240可响应于锁存信号LAT的ON电压VON避免调节感测锁存器210的第二节点N2的电压(或者可保留感测锁存器210的第二节点N2的电压而不进行修改)。因此，感测锁存器210的第一节点N1可维持在电源电压，第二节点N2可维持在地电压。

当页缓冲器13k属于第二组的页缓冲器131、133、135和137时，页缓冲器13k可接收第三感测信号SEN3。随着第三感测信号SEN3被激活并被设定为ON电压VON，锁存块240可通过第一晶体管260连接到感测锁存器210。

当锁存信号LAT被设定为ON电压VON时，锁存块240可通过第一晶体管260将感测节点SN的电压电平施加到感测锁存器210的第一节点N1。如上所述，感测锁存器210的第一节点N1可具有电源电压。

当感测节点SN的电压是预充电电压时，锁存块240可响应于锁存信号LAT的ON电压VON通过第一晶体管260将感测锁存器210的第一节点N1的电压调节为地电压。在这种情况下，感测锁存器210的第一节点N1可被设定为地电压。

当感测节点SN的电压是地电压时，锁存块240可响应于锁存信号LAT的ON电压VON而避免调节感测锁存器210的第一节点N1的电压(或者可保留感测锁存器210的第一节点N1的电压而不进行修改)。因此，感测锁存器210的第二节点N2可维持在电源电压，第一节点N1可维持在地电压。

在第五时间T5，传输信号TRS被激活并被设定为ON电压VON。当传输信号TRS被设定为ON电压VON时，传输块250可输出通过第一晶体管260或第二晶体管270提供的信号。

当页缓冲器13k属于第一组的页缓冲器132、134、136和138时，页缓冲器13k可接收第二感测信号SEN2。在第五时间T5，第二感测信号SEN2被激活并被设定为ON电压VON。ON电压VON可使第二晶体管270导通。因此，传输块250可输出感测锁存器210的第二节点N2的逻辑电平。

当页缓冲器13k属于第二组的页缓冲器131、133、135和137时，页缓冲器13k可接收第四感测信号SEN4。在第五时间T5，第四感测信号SEN4被激活并被设定为ON电压VON。ON电压VON可使第二晶体管270导通。因此，传输块250可输出感测锁存器210的第二节点N2的逻辑电平。

图7示出当页缓冲器13k属于第一组的页缓冲器132、134、136和138时执行页缓冲器13k的感测操作的示例。参照图1、图3、图6和图7，感测锁存器210的第一节点N1可被初始化为高电平(例如，电源电压)。如第一箭头A1所标记的，位线BL的电压改变可被传输到锁存块240。

如第二箭头A2所标记的，锁存块240可将位线BL的电压改变施加到感测锁存器210的第二节点N2。通过感测锁存器210的交叉耦接的反相器结构，位线BL的电压改变也可被施加到感测锁存器210的第一节点N1。

图8示出当页缓冲器13k属于第二组的页缓冲器131、133、135和137时执行页缓冲器13k的感测操作的示例。参照图1、图3、图6和图8，感测锁存器210的第一节点N1可被初始化为高电平(例如，电源电压)。

如第三箭头A3所标记的，位线BL的电压改变可被传输到锁存块240。如第四箭头A4所标记的，锁存块240可将位线BL的电压改变施加到感测锁存器210的第一节点N1。

在参照图7描述的页缓冲器13k中，位线BL的电压改变被传输到感测锁存器210的第二节点N2而不经过感测锁存器210的内部反相器。在参照图8描述的页缓冲器13k中，位线BL的电压改变通过感测锁存器210的内部反相器传输到感测锁存器210的第二节点N2。

即，图8的页缓冲器13k可将位线BL的电压改变的感测结果反相，并且可将经过反相的感测结果施加到感测锁存器210的第二节点N2。图7的页缓冲器13k可将位线BL的电压改变的感测结果施加到感测锁存器210的第二节点N2而不进行反相。

即，第一页缓冲器131至第八页缓冲器138中的每一个可基于各个页缓冲器是否属于任何页缓冲器组而以不同的方式对所选存储器单元执行感测操作。该感测方案能够加速非易失性存储器装置100确定所选存储器单元MC_S的状态的检查操作。

图9示出所选存储器单元MC_S的阈值电压改变的示例。在图9中，水平轴表示存储器单元的阈值电压VTH，垂直轴表示存储器单元的数量。

参照图1、图3和图9，在执行编程操作之前，例如，在对所选存储器单元MC_S执行擦除操作之后，所选存储器单元MC_S的阈值电压可属于与擦除状态“E”对应的范围，如第一方框B1所示。

在执行编程操作之后，所选存储器单元MC_S的阈值电压可属于分别与擦除状态“E”和第一编程状态P1至第七编程状态P7对应的范围，如第二方框B2所示。例如，所选存储器单元MC_S中的每一个可基于其中要写入的数据被控制为具有属于与擦除状态“E”和第一编程状态P1至第七编程状态P7中的一个对应的范围的阈值电压。

在所选存储器单元MC_S中，在对所选存储器单元MC_S执行编程操作之后，随时间在所选存储器单元MC_S中可发生保持的劣化。随着发生保持的劣化，所选存储器单元MC_S的一些存储器单元的阈值电压可能超出一些存储器单元所属的范围。

例如，随着阈值电压所属的范围的边界电平变得更低或更高，保持的劣化可变得更严重。随着阈值电压所属的范围的边界电平变得接近阈值电压的整个范围的中心，保持的劣化可微弱地发生。在一些示例实施例中，在擦除状态“E”和第七编程状态P7下发生的保持的劣化在图9的第三方框B3中示出。

参照第三方框B3，具有擦除状态“E”的存储器单元中的一些存储器单元的阈值电压可增加并且可超出擦除状态“E”的范围。另外，具有第七编程状态P7的存储器单元中的一些存储器单元的阈值电压可减小并且可超出第七编程状态P7的范围。

当发生保持的劣化时，具有擦除状态“E”的存储器单元中的一些存储器单元的阈值电压可移动到第一编程状态P1的范围。另外，具有第七编程状态P7的存储器单元中的一些存储器单元的阈值电压可移动到第六编程状态P6的范围。这种移位可导致读取操作中的错误。

在读取操作中发生错误的情况下，为了解决错误并完成读取操作的目的，非易失性存储器装置100可对所选存储器单元MC_S执行检查操作。另外，非易失性存储器装置100可通过参照图4和图6描述的感测操作来执行检查操作，因此减少检查操作所需的时间。例如，控制器电路420可被配置为通过发送用于检查第一存储器单元和第二存储器单元的状态的第一请求和用于读取第一存储器单元和第二存储器单元的第二请求来控制非易失性存储器100。响应于第二请求，控制器电路420还可被配置为控制非易失性存储器装置100对第一存储器单元和第二存储器单元执行读取操作，然后在读取操作之后执行第一感测操作和第二感测操作。

图10是第六编程状态P6和第七编程状态P7的放大图。在图10中，水平轴表示存储器单元的阈值电压VTH，垂直轴表示存储器单元的数量。

参照图1、图3和图10，可在第六编程状态P6的存储器单元的阈值电压分布与第七编程状态P7的存储器单元的阈值电压分布彼此交叉的点处形成谷“V”。当通过使用具有与谷“V”对应的电平的读取电压VRD(参照图6)执行读取操作时，可使读取错误最小化。

非易失性存储器装置100可被配置为执行用于搜索谷“V”的检查操作，并且该检查操作被称为“谷搜索”。非易失性存储器装置100可通过使用参照图4和6描述的感测操作缩短检查操作所需的时间。

可通过使用接近预期作为谷“V”的电平的电平执行感测操作并基于感测操作的结果对存储器单元的数量进行计数来执行谷搜索。例如，非易失性存储器装置100可通过使用第一电压V1和第二电压V2来执行感测操作，并且可对具有介于第一电压V1和第二电压V2之间的阈值电压的存储器单元进行计数。

非易失性存储器装置100可通过使用第二电压V2和第三电压V3来执行感测操作，并且可对具有介于第二电压V2和第三电压V3之间的阈值电压的存储器单元进行计数。非易失性存储器装置100可基于计数结果来识别谷“V”。

作为另一示例，非易失性存储器装置100可将使用第一电压V1、第二电压V2和第三电压V3的感测操作的结果输出到外部装置。外部装置可通过使用感测操作的结果来执行计数操作，并且可识别谷“V”。

图11是示出根据一些发明构思的一些示例实施例的非易失性存储器装置100执行谷搜索的方法的流程图。参照图1、图3、图5、图10和图11，在操作S210中，非易失性存储器装置100可执行重置操作和预充电操作。

例如，如参照图6所述，通过第二晶体管270，第一组的页缓冲器132、134、136和138中的每一个可将感测锁存器210的第二节点N2设定为低电平，并且可将感测锁存器210的第一节点N1设定为高电平。作为另一示例，通过第一晶体管260，第一组的页缓冲器132、134、136和138中的每一个可将感测锁存器210的第一节点N1设定为低电平并且可将感测锁存器210的第二节点N2设定为高电平。

第一页缓冲器131至第八页缓冲器138可通过选择块220和预充电块230将第一位线BL1至第八位线BL8预充电到电源电压。

在操作S220中，行解码器电路120可将所选字线WL_S的电压调节为第一电压V1。在操作S230中，非易失性存储器装置100可对第一组的位线BL2、BL4、BL6和BL8执行第三感测操作并且可获得第三值。可在参照图4所述的第一感测操作之前执行第三感测操作。

在操作S240中，行解码器电路120可将所选字线WL_S的电压调节为第二电压V2。在操作S250中，非易失性存储器装置100可对第一组的位线BL2、BL4、BL6和BL8执行第一感测操作并且可获得第一值。第一感测操作可对应于参照图4所述的第一感测操作。

第三值和第一值可在第一组的页缓冲器132、134、136和138中整合。在第一组的页缓冲器132、134、136和138中的特定页缓冲器中，感测锁存器210的第二节点N2处于高电平可指示与该特定页缓冲器对应的特定存储器单元的阈值电压大于第一电压V1并且是第二电压V2或更小。

特定页缓冲器的感测锁存器210的第二节点N2处于低电平的情况可指示特定存储器单元的阈值电压小于第一电压V1或大于第二电压V2。即，可通过对第一组的页缓冲器132、134、136和138中的锁存器的第二节点N2处的高电平的数量进行计数来对介于第一电压V1和第二电压V2之间的存储器单元的数量进行计数。

在操作S260中，非易失性存储器装置100可对第二组的位线BL1、BL3、BL5和BL7执行第二感测操作并且可获得第二值。第二感测操作可对应于参照图4所述的第二感测操作。

在操作S270中，行解码器电路120可将所选字线WL_S的电压调节为第三电压V3。在操作S280中，非易失性存储器装置100可对第二组的位线BL1、BL3、BL5和BL7执行第四感测操作并且可获得第四值。可在参照图4所述的第二感测操作之前执行第四感测操作。

第二值和第四值可在第二组的页缓冲器131、133、135和137中整合。在第二组的页缓冲器131、133、135和137中的特定页缓冲器中，感测锁存器210的第二节点N2处于高电平可指示与该特定页缓冲器对应的特定存储器单元的阈值电压大于第二电压V2并且为第三电压V3或更小。

特定页缓冲器的感测锁存器210的第二节点N2处于低电平的情况可指示特定存储器单元的阈值电压小于第二电压V2或大于第三电压V3。即，可通过对第二组的页缓冲器131、133、135和137中的锁存器的第二节点N2处的高电平的数量进行计数来对介于第二电压V2和第三电压V3之间的存储器单元的数量进行计数。

如参照图11所述，可通过执行第三感测操作、第一感测操作、第二感测操作和第四感测操作来识别具有介于第一电压V1和第二电压V2之间的阈值电压的存储器单元的数量和具有介于第二电压V2和第三电压V3之间的阈值电压的存储器单元的数量。

由于通过从重置和预充电操作至数据传输操作的一个操作来对存储器单元完全计数，所以检查操作所需的时间可显著缩短。

图12是当执行图11的方法时施加到页缓冲器电路130的信号的时序图。参照图1、图3、图5和图12，第一时间T1的重置操作和第二时间T2的预充电操作与参照图6所述的那些相同执行。因此，将省略附加描述以避免冗余。

在第三时间T3，行解码器电路120可将要施加到所选字线WL_S的读取电压VRD调节为第一电压V1。当连接到位线BL的存储器单元的阈值电压为第一电压V1或更小时，位线BL的电压可放电到地电压。当连接到位线BL的存储器单元的阈值电压大于第一电压V1时，位线BL的电压可维持在预充电电压。

在第四时间T4，可执行第三感测操作。锁存信号LAT可被激活并且可被设定为ON电压VON；第一感测信号SEN1可被激活并且可被设定为ON电压VON。如参照图8所述，锁存块240可将位线BL的电压改变的感测结果施加到感测锁存器210的第一节点N1。

当位线BL的电压是预充电电压时，锁存块240可将感测锁存器210的第一节点N1的电压改变为地电压。当位线BL的电压是地电压时，锁存块240可避免改变感测锁存器210的第一节点N1的电压(或者可保留感测锁存器210的第一节点N1的电压而不进行修改)。即，通过第一感测操作，第一组的页缓冲器132、134、136和138当中与具有大于第一电压V1的阈值电压的存储器单元对应的页缓冲器的感测锁存器210的第一节点N1可被设定为低电平。

在第三时间T5，行解码器电路120可将读取电压VRD调节为第二电压V2。当连接到位线BL的存储器单元的阈值电压为第二电压V2或更小时，位线BL的电压可放电到地电压。当连接到位线BL的存储器单元的阈值电压大于第二电压V2时，位线BL的电压可维持在预充电电压。

在第六时间T6，可执行第一感测操作。锁存信号LAT可被激活并且可被设定为ON电压VON；第二感测信号SEN2可被激活并且可被设定为ON电压VON。如参照图7所述，锁存块240可将位线BL的电压改变的感测结果施加到感测锁存器210的第二节点N2。

当位线BL的电压是预充电电压时，锁存块240可将感测锁存器210的第二节点N2的电压改变为地电压。当位线BL的电压是地电压时，锁存块240可避免改变感测锁存器210的第二节点N2的电压(或者可保留感测锁存器210的第二节点N2的电压而不进行修改)。即，通过第一感测操作，第一组的页缓冲器132、134、136和138当中与具有大于第二电压V2的阈值电压的存储器单元对应的页缓冲器的感测锁存器210的第二节点N2可被设定为低电平。

在执行第三感测操作和第一感测操作之后页缓冲器13k的感测锁存器210的第二节点N2处于高电平的情况可指示连接到位线BL的存储器单元的阈值电压介于第一电压V1和第二电压V2之间。页缓冲器13k的感测锁存器210的第二节点N2处于低电平可指示连接到位线BL的存储器单元的阈值电压小于第一电压V1或大于第二电压V2。

在第六时间T6，可进一步执行第二感测操作。除了在第二组的页缓冲器131、133、135和137中执行第二感测操作之外，第二感测操作可与第三感测操作同样地执行。因此，将省略附加描述以避免冗余。实施例被描述为第一感测操作和第二感测操作同时执行。然而，第一感测操作和第二感测操作可基于非易失性存储器装置100的操作特性和工艺特性以时间差顺序地执行。

在第三时间T7，行解码器电路120可将读取电压VRD调节为第三电压V3。当连接到位线BL的存储器单元的阈值电压为第三电压V3或更小时，位线BL的电压可放电到地电压。当连接到位线BL的存储器单元的阈值电压大于第三电压V3时，位线BL的电压可维持在预充电电压。

在第八时间T8，可执行第四感测操作。除了在第二组的页缓冲器131、133、135和137中执行第四感测操作之外，第四感测操作可与第一感测操作同样地执行。因此，将省略附加描述以避免冗余。

在第四感测信号之后，在第二节点N2处具有高电平的第二组的页缓冲器131、133、135和137中的一个页缓冲器指示对应存储器单元具有介于第二电压V2和第三电压V3之间的阈值电压。在第二节点N2处具有低电平的第二组的页缓冲器131、133、135和137中的一个页缓冲器指示对应存储器单元具有小于第二电压V2或大于第三电压V3的阈值电压。

在第九时间T9，第二感测信号SEN2、第四感测信号SEN4和传输信号TRS被激活并被设定为ON电压VON。第一页缓冲器131至第八页缓冲器138中的锁存器的第二节点N2的逻辑电平可通过第二晶体管270和传输块250输出。

图13示出作为第一页缓冲器131至第八页缓冲器138中的另一个的第i页缓冲器13i的示例。参照图1、图3和图13，页缓冲器13i可包括感测锁存器210、选择块220、预充电块230、锁存块240、传输块250、第一晶体管260、第二晶体管270、第一重置块280、偏置块290、数据锁存器310、转储块320、第二重置块330、数据块340、第三晶体管350和第四晶体管360。

感测锁存器210、选择块220、预充电块230、锁存块240、传输块250、第一晶体管260、第二晶体管270、第一重置块280的配置和操作可与参照图5所述的那些相同。

偏置块290连接在感测锁存器210的第二节点N2和感测节点SN之间。偏置块290可由通过公共信号线SIGC中的信号线(例如，第六公共信号线)提供的偏置信号BIAS控制。即，第一页缓冲器131至第八页缓冲器138的偏置块290可共同由第六公共信号线的偏置信号BIAS同时控制。在编程操作中，响应于偏置信号BIAS，偏置块290可基于感测锁存器210的第二节点N2的逻辑电平将电压施加到位线BL(或者可使位线BL偏置)。

数据锁存器310可包括连接在第三节点N3和第四节点N4之间的反相器。反相器可交叉耦接。数据锁存器310可通过传输块250接收由感测锁存器210感测的逻辑电平，并且可存储所接收的逻辑电平。另外，数据锁存器310可从外部装置接收要传输到感测锁存器210的逻辑电平，并且可存储所接收的逻辑电平。

转储块320连接在数据锁存器310的第四节点N4和感测节点SN之间。转储块320可由通过公共信号线SIGC中的信号线(例如，第七公共信号线)提供的转储信号DUMP控制。即，第一页缓冲器131至第八页缓冲器138的转储块320可共同由第七公共信号线的转储信号DUMP同时控制。在编程操作中，响应于转储信号DUMP，转储块320可通过感测节点SN和锁存块240将数据锁存器310的第四节点N4的逻辑电平传输到感测锁存器210。

第二重置块330连接到第三晶体管350和第四晶体管360。第二重置块330可由通过公共信号线SIGC中的信号线(例如，第八公共信号线)提供的第二重置信号RST2控制。即，第一页缓冲器131至第八页缓冲器138中的第二重置块330可共同由第八公共信号线的第二重置信号RST2同时控制。第二重置块330可响应于第二重置信号RST2将地电压施加到第三晶体管350或第四晶体管360并施加到数据锁存器310。

数据块340可被配置为将数据锁存器310的第三节点N3或第四节点N4的逻辑电平输出到外部装置。

第三晶体管350连接在数据锁存器310的第三节点N3和数据块340之间。第三晶体管350可由通过公共信号线SIGC中的信号线(例如，第九公共信号线)提供的第一信号S1控制。即，第一页缓冲器131至第八页缓冲器138的第三晶体管350可共同由第九公共信号线的第一信号S1同时控制。例如，为了编程操作的目的，第一信号S1可具有输入到页缓冲器13i的逻辑电平。

第四晶体管360连接在数据锁存器310的第四节点N4和数据块340之间。第四晶体管360可由通过公共信号线SIGC中的信号线(例如，第十公共信号线)提供的第二信号S2控制。即，第一页缓冲器131至第八页缓冲器138的第四晶体管360可共同由第十公共信号线的第二信号S2同时控制。例如，为了编程操作的目的，第二信号S2可具有输入到页缓冲器13i的逻辑电平的反相版本。

如参照图13所述，页缓冲器13i可包括两个或更多个锁存器。感测锁存器210以外的剩余锁存器可以是数据锁存器。数据锁存器可通过转储块320连接到感测节点SN并且可连接到传输块250。数据锁存器可包括重置块、数据块以及在数据块和数据锁存器之间的晶体管。数据锁存器可被配置为在感测锁存器210和外部装置之间交换逻辑电平。

在一些示例实施例中，第一组的页缓冲器132、134、136和138可被配置为通过使用感测锁存器210对第一组的位线BL2、BL4、BL6和BL8执行感测，并且通过使用数据锁存器310对第二组的位线BL1、BL3、BL5和BL7执行感测。在这种情况下，第三晶体管350和数据块340之间的节点以及第四晶体管360和数据块340之间的节点可进一步连接到锁存块240。

当页缓冲器13i属于第一组的页缓冲器132、134、136和138时，第一晶体管260可由通过第一信号线SIGL1中的信号线(例如，第一线)传输的第一感测信号SEN1控制。第二晶体管270可由通过第一信号线SIGL1中的信号线(例如，第二线)提供的第二感测信号SEN2控制。

当页缓冲器13i属于第二组的页缓冲器131、133、135和137时，第三晶体管350可由通过第二信号线SIGL2中的信号线(例如，第一线)传输的第三感测信号SEN3控制。第四晶体管360可由通过第二信号线SIGL2中的信号线(例如，第二线)提供的第四感测信号SEN4控制。

图14是示出根据一些发明构思的一些示例实施例的贮存装置400的框图。参照图14，贮存装置400可包括非易失性存储器装置410和控制器电路420。

非易失性存储器装置410可包括根据一些发明构思的一些示例实施例的非易失性存储器装置100。控制器电路420可被配置为控制非易失性存储器装置410。控制器电路420可通过第一通道将命令CMD和地址ADDR(包括行地址RA和列地址CA)提供给非易失性存储器装置410。

控制器电路420可通过第一通道与非易失性存储器装置410交换数据“DATA”。数据“DATA”可包括两个或更多个比特，比特中的每一个可包括指示高电平和低电平中的一个的逻辑电平。控制器电路420可通过第二通道与非易失性存储器装置410交换控制信号CTRL。

图15是示出根据一些发明构思的一些示例实施例的贮存装置400的操作方法的流程图。参照图15，在操作S310中，控制器电路420可将第一命令CMD1和第一地址ADDR1发送到非易失性存储器装置410。例如，第一命令CMD1可具有用于请求检查操作的格式。

响应于第一命令CMD1，在操作S320中，非易失性存储器装置410可执行参照图11和图12所述的操作，例如，包括对第一地址ADDR1所指示的存储器单元进行谷搜索的检查操作。在操作S330中，非易失性存储器装置410可将检查操作的响应传输到控制器电路420。

例如，该响应可包括指示各存储器单元的值的数据“DATA”，所述值中的每一个具有介于第一电压V1和第二电压V2之间的阈值电压并在图11的操作S230和操作S250中获得。另外，该响应可包括指示各存储器单元的值的数据“DATA”，所述值中的每一个具有介于第二电压V2和第三电压V3之间的阈值电压并在图11的操作S260和操作S280中获得。

控制器电路420可从该响应中对高电平进行计数以计算各自具有介于第一电压V1和第二电压V2之间的阈值电压的存储器单元的数量并计算各自具有介于第二电压V2和第三电压V3之间的阈值电压的存储器单元的数量。控制器电路420可基于由此计算出的计数来识别谷“V”。控制器电路420可基于所识别的谷“V”来调节用于访问非易失性存储器装置100的参数(例如，读取电压VRD的电平)。

在操作S340中，控制器电路420可将第二命令CMD2和第二地址ADDR2发送到非易失性存储器装置410。例如，第二命令CMD2可具有用于请求读取操作的格式。

响应于第二命令CMD2，在操作S350中，非易失性存储器装置410可执行第二命令CMD2所指示的操作，例如，对第二地址ADDR2所指示的存储器单元的读取操作。基于读取操作，在操作S360中，非易失性存储器装置410可执行参照图11和图12所述的操作，例如，包括对第二地址ADDR2所指示的存储器单元进行谷搜索的检查操作。

在操作S370中，非易失性存储器装置410可将第二命令CMD2所指示的操作的响应(例如，读取操作和检查操作的结果)传输到控制器电路420。读取操作的响应可包括从第二地址ADDR2所指示的存储器单元读取的数据。检查操作的响应可包括根据图11的方法获得的值。

如本文所讨论，一些示例实施例可包括各种形式的处理电路，诸如，行解码器电路120、页缓冲器电路130、数据输入和输出电路140、控制逻辑电路150和/或控制器电路420。在一些示例实施例中，处理电路可包括诸如逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或其组合。例如，处理器可包括(但不限于)中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

此外，可利用示例架构描述一些示例实施例，但在不脱离本公开的范围的情况下，其它示例实施例可包括不同的架构。例如，在图1中，非易失性存储器装置100包括存储器单元阵列110、行解码器电路120、页缓冲器电路130、数据输入和输出电路140和控制逻辑电路150。然而，将理解，其它示例实施例可包括处理电路的不同结构，诸如，更多或更少的组件；不同的关系和互连集合；和/或组件之间的功能的不同布置。在一些示例实施例中，第一组件可包括第二组件，而在其它示例实施例中，第一组件和第二组件可以是分立和分开的。在一些示例实施例中，功能可由单个组件实现，而在其它示例实施例中，功能可分布于两个或更多个组件上。在各种示例实施例中，两个或更多个组件可同步和/或异步进行操作。在各种示例实施例中，两个或更多个组件可连续和/或同时进行操作。

根据一些发明构思的一些示例实施例，非易失性存储器装置对第一存储器单元执行第一感测操作并对第二存储器单元执行第二感测操作，并且将第一感测操作和第二感测操作中的一个的结果反相并获得经过反相的结果。因此，提供了一种非易失性存储器装置、该非易失性存储器装置的操作方法和包括该非易失性存储器装置的贮存装置，该非易失性存储器装置提供感测操作，使得能够加速用于检查存储在第一存储器单元和第二存储器单元中的数据的状态的检查操作。

尽管参照发明构思的一些示例实施例描述了发明构思的一些示例，但是对于本领域普通技术人员而言将显而易见的是，在不脱离所附权利要求中阐述的一些发明构思的精神和范围的情况下，可对发明构思的一些示例实施例进行各种改变和修改。