阅读说明：本技术 3d nand存储器及其形成方法 (3D NAND memory and forming method thereof ) 是由 徐文祥 王贝寒 徐伟 黄攀 夏季 于 2020-06-03 设计创作，主要内容包括：一种3D NAND存储器及其形成方法,所述形成方法,在半导体衬底上形成堆叠结构,所述堆叠结构中形成有若干隔开的子阵列共源极结构,所述子阵列共源极沿垂直于半导体衬底的方向贯穿所述堆叠结构,且相邻子阵列共源极之间通过位于部分堆叠结构中的第一隔断结构隔开；在所述第一隔断结构上形成绝缘层；在所述堆叠结构上形成桥接结构,所述桥接结构包括设于所述绝缘层上的导电桥以及设于导电桥的两端的导电插塞,所述导电桥通过所述导电插塞连通相邻所述子阵列共源极结构。所述绝缘层由于覆盖所述第一隔断结构表面,因而在形成桥接结构时,能防止桥接结构与堆叠结构中的顶部选择栅或者顶部选择栅短接或者防止两者之间产生漏电。(A3D NAND memory and a forming method thereof are provided, wherein a stacked structure is formed on a semiconductor substrate, a plurality of separated subarray common-source structures are formed in the stacked structure, the subarray common-source structures penetrate through the stacked structure along a direction perpendicular to the semiconductor substrate, and adjacent subarray common-sources are separated by a first partition structure located in part of the stacked structure; forming an insulating layer on the first partition structure; and forming a bridging structure on the stacked structure, wherein the bridging structure comprises a conductive bridge arranged on the insulating layer and conductive plugs arranged at two ends of the conductive bridge, and the conductive bridge is communicated with the adjacent subarray common source structure through the conductive plugs. The insulating layer covers the surface of the first partition structure, so that when a bridging structure is formed, the bridging structure can be prevented from being short-circuited with the top selection gate or the top selection gate in the stacked structure or generating electric leakage between the bridging structure and the top selection gate or the top selection gate in the stacked structure.)

3D NAND存储器及其形成方法

技术领域

本发明涉及半导体制作领域，尤其涉及一种降低3D NAND存储器及其方法。

背景技术

NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构NAND存储器。

现有3D NAND存储器的形成过程一般包括：在衬底上形成隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成沟道通孔，在形成沟道通孔后，刻蚀沟道通孔底部的衬底，在衬底中形成凹槽；在沟道通孔底部的凹槽中，通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道通孔中形成电荷存储层和沟道层，所述沟道层与外延硅层连接；去除牺牲层，在去除牺牲层的位置形成控制栅或字线。

现有的存储器一般包括若干存储块(Block)以及位于存储块(Block)中的若干指存储区(Finger)，存储块与存储块之间以及指存储区与指存储区之间一般通过沿垂直方向贯穿堆叠结构的栅极隔槽和位于栅极隔槽中的阵列共源极隔开，现有为了提高堆叠结构的强度，防止堆叠结构倾斜或倒塌，会将部分阵列共源极做成“H”型结构，具体的，先在堆叠结构中形成贯穿堆叠结构的若干子阵列共源极结构，相邻子阵列共源极结构之间通过堆叠结构中形成的隔断结构隔开，然后在隔断结构上形成将若干子阵列共源极结构连接的连接桥，但是现有的形成连接桥与顶部选择栅之间容易存在漏电的问题。

发明内容

本发明所要解决的技术问题是连接桥与顶部选择栅之间容易存在漏电的问题。

为此，本发明提供了一种3D NAND存储器的形成方法，包括：

提供半导体衬底，所述半导体衬底上形成有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构中形成有若干隔开的子阵列共源极结构，所述子阵列共源极沿垂直于半导体衬底的方向贯穿所述堆叠结构，且相邻子阵列共源极之间通过位于部分堆叠结构中的第一隔断结构隔开；

在所述第一隔断结构上形成绝缘层；

在所述堆叠结构上形成桥接结构，所述桥接结构包括设于所述绝缘层上的导电桥以及设于导电桥的两端的导电插塞，所述导电桥通过所述导电插塞连通相邻所述子阵列共源极结构在所述第一隔断结构上形成绝缘层；

在所述堆叠结构上形成桥接结构，所述桥接结构包括设于所述绝缘层上的导电桥以及设于导电桥的两端的导电插塞，所述导电桥通过所述导电插塞连通相邻所述子阵列共源极结构。

可选的，所述绝缘层和桥接结构的形成过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极结构和第一隔断结构表面的隔离材料层；进行第一刻蚀去除第一隔断结构上部分厚度的隔离材料层，在所述隔离材料层中形成沟槽，所述沟槽的宽度大于所述第一隔断结构的宽度；进行第二刻蚀，去除沟槽两端底部或者沟槽两侧的部分隔离材料层，在所述沟槽两端形成贯穿隔离材料层的通孔；在所述沟槽和两端的通孔中填充金属，形成导电桥和与导电桥两端连接的导电插塞，所述沟槽底部剩余的隔离材料层作为绝缘层。

可选的，所述绝缘层和桥接结构的形成过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极结构和第一隔断结构表面的隔离材料层；进行第一刻蚀去除第一隔断结构两侧的部分隔离材料层，形成分别暴露出第一隔断结构两侧的子阵列共源极结构的部分表面的通孔；进行第二刻蚀去除所述两个通孔之间的部分厚度的隔离材料层，剩余的隔离材料层作为绝缘层，所述绝缘层的宽度大于所述第一隔断结构的宽度；在所述绝缘层及两侧的通孔绝缘中填充金属，形成导电桥和与导电桥两端连接的导电插塞。

可选的，所述通孔的形状为方形或长条形，所述导电插塞的形状为方形或长条形；所述绝缘层的尺寸大于所述第一隔断结构的尺寸。

可选的，所述堆叠结构包括若干第二栅极隔槽区和位于相邻第二栅极隔槽区之间的存储块区，每一个所述第二栅极隔槽区中具有垂直贯穿所述堆叠结构的第二阵列共源极，所述存储块区包括核心区以及台阶区，所述子阵列共源极结构位于所述存储块区内的核心区和/或台阶区。

可选的，所述存储块区的核心区包括平行于第一方向的若干通孔区以及将若干通孔区分隔开的若干第一栅极隔槽区，将所述堆叠结构中最顶层的至少一层控制栅作为顶部选择栅，部分所述子阵列共源极结构沿第一栅极隔槽区延伸的方向分布在第一栅极隔槽区中，所述第一栅极隔槽区中相邻子阵列共源极结构之间通过贯穿顶部选择栅的第一隔断结构隔开；所述通孔区的顶部选择栅中形成有第二隔断结构，所述第二隔断结构沿平行于第一方向的方向将通孔区的顶部选择栅断开。

可选的，所述第一隔断结构和第二隔断结构在同一工艺步骤中形成。

可选的，所述存储块区的台阶区包括若干第三栅极隔槽区，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布，部分所述子阵列共源极结构沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极结构之间通过贯穿至少一台阶的第一隔断结构隔开。

可选的，所述通孔区中形成有垂直贯穿堆叠结构的若干沟道通孔和伪沟道通孔，所述沟道通孔中形成有存储结构，所述伪沟道通孔中形成有伪沟道结构。

本发明还提供了一种3D NAND存储器，包括：

半导体衬底；

设置在所述半导体衬底上的堆叠结构，所述堆叠结构包括交替层叠的控制栅和隔离层；若干隔开的子阵列共源极结构，所述子阵列共源极结构沿垂直于所述半导体衬底的方向贯穿所述堆叠结构；

至少一第一隔断结构以及设于所述第一隔断结构上的绝缘层，所述第一隔断结构隔开相邻所述子阵列共源极结构；

桥接结构，所述桥接结构包括设于所述绝缘层上的导电桥以及设于导电桥的两端的导电插塞，所述导电桥通过所述导电插塞连通相邻所述子阵列共源极结构。

可选的，所述导电插塞的形状为方形或长条形；所述绝缘层的尺寸大于所述第一隔断结构的尺寸。

可选的，所述堆叠结构包括若干第二栅极隔槽区和位于相邻第二栅极隔槽区之间的存储块区，每一个所述第二栅极隔槽区中具有垂直贯穿所述堆叠结构的第二阵列共源极，所述存储块区包括核心区以及台阶区，所述子阵列共源极结构位于所述存储块区内的核心区和/或台阶区。

可选的，所述存储块区的核心区包括平行于第一方向的若干通孔区以及将若干通孔区分隔开的若干第一栅极隔槽区，将所述堆叠结构中最顶层的至少一层控制栅作为顶部选择栅，部分所述子阵列共源极结构沿第一栅极隔槽区延伸的方向分布在第一栅极隔槽区中，所述第一栅极隔槽区中相邻子阵列共源极结构之间通过贯穿顶部选择栅的第一隔断结构隔开；所述通孔区的顶部选择栅中形成有第二隔断结构，所述第二隔断结构沿平行于第一方向的方向将通孔区的顶部选择栅断开。

可选的，所述存储块区的台阶区包括若干第三栅极隔槽区，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布，部分所述子阵列共源极结构沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极结构之间通过贯穿至少一台阶的第一隔断结构隔开。

可选的，所述存储器还包括位于所述通孔区中的垂直贯穿堆叠结构的若干沟道通孔和伪沟道通孔；位于沟道通孔中的存储结构，位于伪沟道通孔中的伪沟道结构。

可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

与现有技术相比，本发明技术方案具有以下优点：

本发明的3D NAND存储器的形成方法，在半导体衬底上形成堆叠结构，所述堆叠结构中形成有若干隔开的子阵列共源极结构，所述子阵列共源极沿垂直于半导体衬底的方向贯穿所述堆叠结构，且相邻子阵列共源极之间通过位于部分堆叠结构中的第一隔断结构隔开；在所述第一隔断结构上形成绝缘层；在所述堆叠结构上形成桥接结构，所述桥接结构包括设于所述绝缘层上的导电桥以及设于导电桥的两端的导电插塞，所述导电桥通过所述导电插塞连通相邻所述子阵列共源极结构。所述绝缘层由于覆盖所述第一隔断结构表面，因而在形成桥接结构时，能防止桥接结构与堆叠结构中的顶部选择栅或者顶部选择栅短接或者防止两者之间产生漏电。

进一步，所述形成的绝缘层的尺寸大于第一隔断结构的尺寸，即所述绝缘层不仅覆盖所述第一隔断结构表面还覆盖第一隔断结构周围的子阵列共源极结构和堆叠结构部分表面，因而在形成桥接结构时，能更好的防止桥接结构与堆叠结构中的顶部选择栅或者顶部选择栅短接或者防止两者之间产生漏电。

进一步，所述桥接结构中的导电插塞呈方形或长条形，相比于圆形导电插塞，方形或长条形的导电插塞沿子阵列共源极结构的延伸方向上的尺寸(长度)可以做的较长，即形成方形或长条形的导电插塞时的光刻工艺不会受限于子阵列共源极结构宽度，因而增大了形成导电插塞时的光刻工艺的窗口，并且使得导电插塞与子阵列共源极结构的接触面积增大，从而减小了桥接结构与子阵列共源极结构的接触电阻。

进一步，所述绝缘层和桥接结构的形成过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极结构和第一隔断结构表面的隔离材料层；进行第一刻蚀去除第一隔断结构上部分厚度的隔离材料层，在所述隔离材料层中形成沟槽，所述沟槽的宽度大于所述第一隔断结构的宽度；进行第二刻蚀，去除沟槽两端底部或者沟槽两侧的部分隔离材料层，在所述沟槽两端形成贯穿隔离材料层的通孔，所述通孔的形状为方形或长条形；在所述沟槽和两端的通孔中填充金属，形成导电桥和与导电桥两端连接的导电插塞，所述沟槽底部剩余的隔离材料层作为绝缘层。形成绝缘层和桥接结构时只需要一步隔离材料层形成工艺和一步金属填充工艺，简化了绝缘层和桥接结构的形成工艺。

进一步，所述绝缘层和桥接结构的形成过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极结构和第一隔断结构表面的隔离材料层；进行第一刻蚀去除第一隔断结构两侧的部分隔离材料层，形成分别暴露出第一隔断结构两侧的子阵列共源极结构的部分表面的通孔，所述通孔的形状为方形或长条形；进行第二刻蚀去除所述两个通孔之间的部分厚度的隔离材料层，剩余的隔离材料层作为绝缘层，所述绝缘层的宽度大于所述第一隔断结构的宽度；在所述绝缘层及两侧的通孔绝缘中填充金属，形成导电桥和与导电桥两端连接的导电插塞。形成绝缘层和桥接结构时只需要一步隔离材料层形成工艺和一步金属填充工艺，简化了绝缘层和桥接结构的形成工艺。

本发明的3D NAND存储器，所述绝缘层由于覆盖所述第一隔断结构表面，因而在形成桥接结构时，能防止桥接结构与堆叠结构中的顶部选择栅或者顶部选择栅短接或者防止两者之间产生漏电。

附图说明

图1为本发明一实施例中3D NAND存储器的结构示意图；

图2-图3为本发明另一实施例中3D NAND存储器的结构示意图。

图4-图12为本发明另一实施例3D NAND存储器形成过程的结构示意图。

具体实施方式

如背景技术所言，现有的形成连接桥与顶部选择栅之间容易存在漏电的问题。

研究发现，在一实施例中，参考图1，所述3D NAND存储器包括：半导体衬底100，位于半导体衬底100上控制栅127和隔离层104交替层叠的堆叠结构；贯穿所述堆叠结构的阵列共源极，所述阵列共源极包括若干贯穿堆叠结构的若干子共源极125，相邻子共源极125通过位于堆叠结构中的隔断结构112隔离，每一个子共源极包括多晶硅层125a和位于多晶硅层125a上的金属层125b；位于所述隔断结构112上并与相邻的相邻子共源极125接触的连接桥142，所述连接桥142的材料为金属。

进一步研究发现，前述连接桥142的形成过程为：在所述堆叠结构上形成介质层141；在所述介质层上形成掩膜层(图中未示出)，所述掩膜层中具有暴露出介质层表面的若干开口，所述开口的位置与待形成的连接桥的位置对应，；以所述掩膜层为掩膜，沿开口刻蚀所述介质层141，在介质层141形成与开口对应的刻蚀槽，所述刻蚀槽暴露出所述隔断结构112的表面和子阵列共源极结构125部分顶部表面；在所述刻蚀槽中填充金属形成连接桥142。在刻蚀介质层141形成刻蚀槽的过程中，容易对刻蚀槽底部的暴露的隔断结构112带来过刻蚀，使得刻蚀槽的底部容易暴露出两侧的顶层控制栅或者顶部选择栅(隔断结构112贯穿相邻子阵列共源极结构125之间的顶层控制栅或者顶部选择栅)，使得在刻蚀槽中形成的连接桥142容易与顶层控制栅(或者顶部选择栅)之间短接或产生漏电。

为了解决前述连接桥142与顶层控制栅(或者顶部选择栅)之间容易短接或产生漏电的问题，在另一实施例中，请参考图2和图3，图2为图3沿切割线CD方向的剖面结构示意图，在形成连接桥145之前，在所述隔断结构112表面形成绝缘层144，在所述绝缘层144表面上和相邻的两个子阵列共源极结构125的部分表面上形成将相邻的两个子阵列共源极结构125连接的连接桥145，具体的所述连接桥145包括横跨在部分绝缘层144表面上的导电桥和位于子阵列共源极结构125表面上与导电桥两端连接的圆孔型插塞。形成圆孔型插塞步骤为先在介质层141中形成暴露出子阵列共源极结构125部分表面的圆形通孔，然后在圆形通孔中填充金属。由于子阵列共源极结构125的宽度(沿图3中y轴方向的尺寸尺寸)有限制，因而形成的连接桥145中的圆孔型插塞的尺寸也有限制，使得圆形通孔尺寸也会限制，因而形成圆形通孔时的光刻工艺的窗口大小受到限制，并且圆孔型插塞的尺寸受到限制，使得圆孔型插塞与子阵列共源极结构125的接触面积较小，增大了接触电阻。

为此，本发明提供了一种3D NAND存储器及其形成方法，所述形成方法，在半导体衬底上形成堆叠结构，所述堆叠结构中形成有若干隔开的子阵列共源极结构，所述子阵列共源极沿垂直于半导体衬底的方向贯穿所述堆叠结构，且相邻子阵列共源极之间通过位于部分堆叠结构中的第一隔断结构隔开；在所述第一隔断结构上形成绝缘层；在所述堆叠结构上形成桥接结构，所述桥接结构包括设于所述绝缘层上的导电桥以及设于导电桥的两端的导电插塞，所述导电桥通过所述导电插塞连通相邻所述子阵列共源极结构。所述绝缘层由于覆盖所述第一隔断结构表面，因而在形成桥接结构时，能防止桥接结构与堆叠结构中的顶部选择栅或者顶部选择栅短接或者防止两者之间产生漏电。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图4-图12为本发明另一实施例3D NAND形成过程的结构示意图。

参考图4-图7，其中图5为图4沿切割线AB方向的剖面结构示意图，图6为图4沿切割线CD方向的剖面结构示意图，图7为图4沿切割线EF方向的剖面结构示意图，提供半导体衬底100(参考图5-图7)，所述半导体衬底100上形成有控制栅127和隔离层104交替层叠的堆叠结构131，所述堆叠结构131中形成有若干隔开的子阵列共源极结构125，所述子阵列共源极125沿垂直于半导体衬底100的方向贯穿所述堆叠结构131，且相邻子阵列共源极125之间通过位于部分堆叠结构131中的第一隔断结构112隔开。

所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。

所述堆叠结构131中所述控制栅127和隔离层104交替层叠是指：一层控制栅127上相应的具有一层隔离层104，控制栅127和隔离层104交替分布。本实施例中，所述堆叠结构131的最底层为一层控制栅，最顶层为一层隔离层104，并将堆叠结构中最底层的至少一层控制栅(具体可以为一层或两层)作为底部选择栅(Bottom Selective Gate，BSG)128，将堆叠结构131中最顶层的至少一层控制栅(具体可以为一层或两层)作为顶部选择栅(TopSelective Gate，TSG)129。所述堆叠结构131的层数，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构131的层数可以为8层、32层、64层等，堆叠结构131的层数越多，越能提高集成度。

在一实施例中，所述控制栅127包括高K介质层和位于高K介质层表面的金属栅极，所述金属栅极的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。所述高K介质层的材料HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO。在其他实施例中，所述控制栅127可以包括氧化硅介质层和位于介质层上的多晶硅栅极。所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种。

在一实施例中，所述第一隔断结构112、若干子阵列共源极结构125和控制栅127形成过程为：在所述半导体衬底100上形成牺牲层(图中未示出)和隔离层104交替层叠的初始堆叠结构，所述牺牲层的材料与所述隔离层104的材料不相同，所述牺牲层的材料可以为氮化硅，后续在去除牺牲层的位置形成控制栅；形成贯穿最顶层的至少一层牺牲层(具体可以为一层或两层)的若干分立的凹槽，若干凹槽沿第一方向(x轴)延伸的方向依次排布；在所述凹槽中填充隔离材料形成若干第一隔断结构112；刻蚀所述初始堆叠结构，形成垂直贯所述初始堆叠结构的若干沟道通孔和伪沟道通孔；在所述沟道通孔中形成有存储结构119，所述伪沟道通孔中形成有伪沟道结构(图中未示出)；刻蚀所述第一隔断结构112之间的初始堆叠结构，在所述第一隔断结构112之间的初始堆叠结构中形成贯穿所述初始堆叠结构子栅极隔槽；沿子栅极隔槽去除所述牺牲层；在去除牺牲层的位置对应形成控制栅127；在若干所述子栅极隔槽中填充导电材料，形成若干子阵列共源极结构125，所述控制栅127和隔离层104交替层叠构成堆叠结构131。

所述第一隔断结构112的材料可以为氧化硅、氮化硅、氮氧化硅或其他合适的隔离材料。

在一实施例中，每一个子阵列共源极结构125包括多晶硅层125a和位于多晶硅层125a上的金属层125b(参考图6或图7)，所述金属层125b的材料可以W、Cu、Ti或其他合适的金属。

在一实施例中，所述子阵列共源极结构125与堆叠结构131之间还通过隔离侧墙136(参考图4或图6)进行隔离，具体的所述隔离侧墙136将子阵列共源极结构125与控制栅127(以及顶部选择栅129和底部选择栅128)之间进行隔离。所述隔离侧墙136的材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。

在一实施例中，参考图4，所述堆叠结构131包括若干第二栅极隔槽区23和位于相邻第二栅极隔槽区23之间的存储块区41，每一个所述第二栅极隔槽区23中具有垂直贯穿所述堆叠结构131的第二阵列共源极126，所述存储块区41包括核心区以及台阶区(图4中仅示出了存储块区41中的核心区，台阶区未示出)，所述子阵列共源极结构125位于所述存储块区41内的核心区和/或台阶区。图4中仅示出了两个第二栅极隔槽区23和位于两个第二栅极隔槽区23之间的一个存储块区41作为示例进行说明。需要说明的是，所述堆叠结构中第二栅极隔槽区可以为其他数量，存储块区的数量也可以为其他数量，第二栅极隔槽区和存储区块的数量不应限制本发明的保护范围。本实施例中，以x轴方向为第一方向。

所述存储块区41的核心区用于形成3D NAND存储器的存储阵列，所述台阶区具有若干逐级抬高的台阶以及与每一个台阶连接的插塞。所述台阶区可以位于核心区两侧，也可以位于核心区中间，在此不做具体限制。

在一实施例中，参考图4，所述存储块区41的核心区包括平行于第一方向的若干通孔区21以及将若干通孔区21分隔开的若干第一栅极隔槽区22，部分所述子阵列共源极结构125沿第一栅极隔槽区22延伸的方向(x轴方向)分布在第一栅极隔槽区22中，所述第一栅极隔槽区22中相邻子阵列共源极结构125之间通过贯穿顶部选择栅的第一隔断结构112隔开，后续通过形成桥接结构，将第一栅极隔槽区22中相邻所述子阵列共源极结构连接。在其他实施例中，所述存储块区41的台阶区包括若干第三栅极隔槽区，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布，部分所述子阵列共源极结构沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极结构之间通过贯穿至少一台阶的第一隔断结构隔开，后续通过形成桥接结构，将第三栅极隔槽区中相邻所述子阵列共源极结构连接。

在一实施例中，每个存储块区41的核心区包括至少两个通孔区21以及将两个通孔区21分隔开的至少一个第一栅极隔槽区22，所述通孔区21中形成有若干沟道通孔和位于沟道通孔中的存储结构，所述第一栅极隔槽区22中形成有沿第一方向排布的若干子阵列共源极结构125和位于相邻子阵列共源极结构之间的第一隔断结构112，图4中仅以一个每个存储块区41的核心区包括三个通孔区21以及将三个通孔区21分隔开的至少两个第一栅极隔槽区22作为示例进行说明，需要说明的是，在其他实施例中，每个存储块区41的核心区包括其他数量的通孔区21以及第一栅极隔槽区22，每个存储块区41中通孔区21以及第一栅极隔槽区22的数量不应限制本发明的保护范围。

在一实施例中，结合参考图4和图5，所述通孔区21的顶部选择栅129中形成有第二隔断结构111，所述第二隔断结构111沿平行于第一方向的方向将通孔区21的顶部选择栅129断开。通过第二隔断结构111可以将每一个存储块41中的顶部控制栅129断开为若干条，因而可以将每个存储块(block)分为与断开的顶部选择栅129的条数对应的多个指存储区(finger)(每条被断开的顶部选择栅均可以独立的施加电压以对对应的指存储区中的相应的存储结构进行相应的操作，所述操作包括擦除操作)。在具体的实施例中，所述第二隔断结构111可以与第一隔断结构125同时形成。

在一实施例中，结合参考图4和图5，所述通孔区21中形成有垂直贯穿堆叠结构131的若干沟道通孔和伪沟道通孔，所述沟道通孔中形成有存储结构119，所述伪沟道通孔中形成有伪沟道结构(图中未示出)。

所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117。

在一实施例中，所述电荷存储层118包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；所述沟道层117填充满剩余的沟道通孔。所述隧穿层可以包括氧化硅、氮氧化硅或其任何组合。所述电荷捕获层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层117材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层118可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。

所述伪沟道结构可以为单层或多层堆叠结构，所述伪沟道结构用于在3D NAND存储器的形成过程中提高堆叠结构的机械强度和稳定性。

在一实施例中，参考图5，所述在沟道通孔底部的半导体衬底100中形成有凹槽，所述凹槽中以及部分沟道通孔中形成有第一半导体外延层116，所述第一半导体外延层116的顶部表面高于底部选择栅128的顶部表面低于最底层的隔离层104的顶部表面，所述第一半导体外延层116的材料可以为硅、锗或硅锗，所述存储结构119位于第一半导体外延层116上的沟道通孔中；所述存储结构119顶部表面高于顶部选择栅106的顶部表面低于最顶层的隔离层104的顶部表面，所述存储结构119的顶部表面上形成有连接插塞120，所述连接插塞120的材料可以为硅、锗、硅锗或金属。

参考图8，图8在图6的基础上进行，形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极结构125和第一隔断结构112表面的隔离材料层137。

所述隔离材料层137用于限定所述桥接结构的位置，并用于形成绝缘层。

在具体的实施例中，所述隔离材料层137的材料可以为氧化硅、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)中的一种或几种，或者其他合适的隔离材料。所述隔离材料层137的形成工艺为化学气相沉积，具体可以为，等离子体增强化学气相淀积工艺、大气压化学气相淀积工艺、低压化学气相淀积工艺、高密度等离子体化学气相淀积工艺、原子层化学气相淀积工艺。

参加图9，进行第一刻蚀去除第一隔断结构112上部分厚度的隔离材料层137，在所述隔离材料层137中形成沟槽138，所述沟槽138的宽度大于所述第一隔断结构112的宽度。

在一实施例中，在进行第一刻蚀刻蚀所述隔离材料层137之前，在所述隔离材料层137表面形成第一光刻胶层，对所述第一光刻胶层进行曝光和显影，在所述第一光刻胶层中形成暴露出隔离材料层137部分表面的第一开口，以所述第一光刻胶层为掩膜，沿第一开口刻蚀去除部分厚度的隔离材料层，在所述隔离材料层137中形成沟槽138，所述沟槽138位于第一隔断结构112上方，且所述沟槽138的宽度大于所述第一隔断结构112的宽度，所述沟槽138底部剩余的隔离材料层后续作为绝缘层；去除所述第一光刻胶层。需要说明的是，所述沟槽138的宽度和第一隔断结构112的宽度是指沟槽138和第一隔断结构112沿x轴方向上的尺寸。

参考图10，进行第二刻蚀，去除沟槽138两端底部或者沟槽两侧的部分隔离材料层137，在所述沟槽138两端形成贯穿隔离材料层137的通孔139，所述通孔139底部分别暴露出第一隔断结构112两侧的子阵列共源极结构125的部分表面。

在一实施例中，在进行第二刻蚀之前，在所述沟槽138中和隔离材料层137上形成第二光刻胶层，对所述第二光刻胶层进行曝光和显影，在所述第二光刻胶层中形成暴露出沟槽138两端底部或者沟槽两侧的部分隔离材料层137的表面的方形开口；以所述第二光刻胶层为掩膜，沿方形开口刻蚀所述隔离材料层137，在所述沟槽138两端形成贯穿隔离材料层137的通孔139。

所述通孔139的横截面形状呈方形或长条形，具体的，所述方形为长方形，由于子阵列共源极结构125的长度(沿x轴或者阵列共源极延伸方向上的尺寸)会大于其宽度，即形成的暴露出第一隔断结构112两侧的子阵列共源极结构125的部分表面的方形或长条形的通孔139的长度可以做的较长，相比于形成圆形凹槽时的光刻工艺的较小的工艺窗口(圆形凹槽受到子阵列共源极结构125宽度的限制，直径不能太大，因而形成圆形凹槽时的工艺窗口受到限制)，本申请形成方形或长条形的通孔139时的光刻工艺的窗口增大，特别是沿x轴或者阵列共源极延伸方向上的光刻工艺窗口增大，并且后续在方形或长条形通孔139中形成方形或长条形的导电插塞142(参考后续的附图11和12)时，使得方形或长条形的导电插塞与子阵列共源极结构125的接触面积增大，从而减小了桥接结构与子阵列共源极结构125的接触电阻。

需要说明的是，在其他实施例中，所述隔离材料层中的通孔可以先于沟槽形成，具体的过程包括：形成覆盖所述堆叠结构顶部表面以及若干子阵列共源极结构和第一隔断结构表面的隔离材料层；进行第一刻蚀去除第一隔断结构两侧的部分隔离材料层，形成分别暴露出第一隔断结构两侧的子阵列共源极结构的部分表面的通孔，所述通孔可以为方形或长条形；进行第二刻蚀去除所述两个通孔之间的部分厚度的隔离材料层，剩余的隔离材料层作为绝缘层，所述绝缘层的宽度大于所述第一隔断结构的宽度；在所述绝缘层及两侧的通孔绝缘中填充金属，形成导电桥和与导电桥两端连接的导电插塞。

参考图11和图12，图12为图11的部分表面的俯视结构示意图，在所述沟槽138(参考图10)和两端的通孔139(参考图10)中填充金属，形成导电桥141和与导电桥141两端连接的导电插塞142，所述导电桥141和导电插塞142构成将相邻的子阵列共源极结构125电连接的桥接结构143，所述沟道底部剩余的隔离材料层作为绝缘层145，所述绝缘层145覆盖所述第一隔断结构112表面以及第一隔断结构112周围的子阵列共源极结构125和堆叠结构部分表面。

在一实施例中，所述形成的导电插塞的形状为方形或长条形。

所述金属可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。

具体的，所述导电桥141和导电插塞142在同一步工艺中形成，所述导电桥141和导电插塞142形成工艺可以为电镀工艺，所述导电桥141和导电插塞142形成工艺也可以为溅射和平坦化工艺。

在一实施例中，所述形成的绝缘层145的尺寸大于第一隔断结构112的尺寸，即所述绝缘层145不仅覆盖所述第一隔断结构112表面还覆盖第一隔断结构112周围的子阵列共源极结构125和堆叠结构部分表面，因而在形成桥接结构143时，能更好的防止桥接结构143与堆叠结构中的顶部选择栅或者顶部选择栅短接或者防止两者之间产生漏电。并且由于桥接结构143包括导电插塞142，导电插塞142呈方形或长条形，相比于圆形导电插塞，方形或长条形的导电插塞142沿子阵列共源极结构的延伸方向上的尺寸(长度)可以做的较长，即形成方形或长条形的导电插塞142时的光刻工艺不会受限于子阵列共源极结构宽度，因而增大了形成导电插塞142时的光刻工艺的窗口，并且使得导电插塞142与子阵列共源极结构125的接触面积增大，从而减小了桥接结构143与子阵列共源极结构125的接触电阻。

在其他实施例中，所述绝缘层的尺寸可以等于所述第一隔断结构的尺寸。

本实施例中，通过前述步骤形成所述绝缘层145和桥接结构143，由于只需要一次形成隔离材料层和一次金属填充工艺，简化了绝缘层145和桥接结构143的形成工艺步骤。

在其他实施例中，可以先形成覆盖所述第一隔断结构112表面以及第一隔断结构112周围的子阵列共源极结构125和堆叠结构部分表面的绝缘层；然后形成覆盖绝缘层和堆叠结构表面的介质层；然后在介质层中形成暴露出部分绝缘层表面和绝缘层量测的子阵列共源极结构表面的方形开口；在方形开口中填充金属，形成桥接结构，所述桥接结构包括横跨在部分绝缘层上的导电桥以及将导电桥的两端分别与对应的子阵列共源极结构连接的两个方形导电插塞。

本发明一实施例还提供了3D NAND存储器，参考图4、图5、图11和图12，包括：

半导体衬底100；

设置在所述半导体衬底100上的堆叠结构131，所述堆叠结构131包括交替层叠的控制栅127和隔离层104；若干隔开的子阵列共源极结构125，所述子阵列共源极结构125沿垂直于所述半导体衬底100的方向贯穿所述堆叠结构131；

至少一第一隔断结构112以及设于所述第一隔断结构112上的绝缘层145，所述第一隔断结构112隔开相邻所述子阵列共源极结构125；

桥接结构143，所述桥接结构143包括设于所述绝缘层145上的导电桥141以及设于导电桥141的两端的导电插塞142，所述导电桥141通过所述导电插塞142连通相邻所述子阵列共源极结构125。

具体的，所述导电桥141和导电插塞142的材料为金属。所述导电插塞142为方形或长条形。

在一实施例中，所述堆叠结构131包括若干第二栅极隔槽区23和位于相邻第二栅极隔槽区23之间的存储块区41，每一个所述第二栅极隔槽区23中具有垂直贯穿所述堆叠结构131的第二阵列共源极126，所述存储块区41包括核心区以及台阶区(图4中仅示出了存储块区41中的核心区，台阶区未示出)，所述子阵列共源极结构125位于所述存储块区41内的核心区和/或台阶区。

在一实施例中，所述存储块区41的核心区包括平行于第一方向的若干通孔区21以及将若干通孔区21分隔开的若干第一栅极隔槽区22，部分所述子阵列共源极结构125沿第一栅极隔槽区22延伸的方向(x轴方向)分布在第一栅极隔槽区22中，所述第一栅极隔槽区22中相邻子阵列共源极结构125之间通过贯穿顶部选择栅的第一隔断结构112隔开。在其他实施例中，在一实施例中，所述存储块区41的台阶区包括若干第三栅极隔槽区，所述第三栅极隔槽区与所述第一栅极隔槽区错开分布，部分所述子阵列共源极结构沿第三栅极隔槽区延伸的方向分布在第三栅极隔槽区中，所述第三栅极隔槽区中相邻子阵列共源极结构之间通过贯穿至少一台阶的第一隔断结构隔开。

参考图4和图5，还包括，位于所述通孔区21中的垂直贯穿堆叠结构的若干沟道通孔和伪沟道通孔；位于沟道通孔中的存储结构119，位于伪沟道通孔中的伪沟道结构。

所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层侧壁118表面的沟道层117，所述电荷存储层118包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

需要说明的是，本实施例中关于3D NAND存储器的其他限定或描述，在本实施例中不在赘述，具体请参考前述实施例中3D NAND存储器形成过程部分的相关限定或描述。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。