阅读说明：本技术 一种静态随机存取存储器 (Static random access memory ) 是由 小嶋英充 于 2019-06-19 设计创作，主要内容包括：本发明的目的在于提供一种能够减少输入输出所需要的数据线的数量的静态随机存取存储器。静态随机存取存储器包括：单元阵列,其具有呈行列状配置的多个存储单元(MC)；以及输入输出电路(IO),其具有多个输入输出部(IOU)、外部输入端子和外部输出端子,该输入输出部(IOU)包括：输入部(I),其保持被输入的输入数据并将输入数据输出到存储单元(MC),由此向存储单元(MC)进行输入数据的写入；以及输出部(O),其保持从存储单元(MC)输出的输出数据并将输出数据输出,由此进行输出数据的读取,通过将各输入部(I)串联连接,输入数据被串联输入到各输入部(I),通过将各输出部(O)串联连接,各输出部(O)所保持的输出数据被串联输出。(The invention aims to provide a static random access memory capable of reducing the number of data lines required for input and output. The static random access memory includes: a cell array having a plurality of Memory Cells (MC) arranged in rows and columns; and an input/output circuit (IO) having a plurality of input/output units (IOU), an external input terminal, and an external output terminal, the IO circuit (IOU) including: an input unit (I) for holding input data to be input and outputting the input data to the Memory Cell (MC) to thereby write the input data to the Memory Cell (MC); and an output unit (O) that holds output data outputted from the Memory Cells (MC) and outputs the output data, thereby reading the output data, wherein the input data is inputted to the input units (I) in series by connecting the input units (I) in series, and the output data held by the output units (O) is outputted in series by connecting the output units (O) in series.)

一种静态随机存取存储器

技术领域

本发明涉及一种静态随机存取存储器。

背景技术

作为易失性半导体存储器的一种的静态随机存取存储器(Static Random AccessMemory，静态随机存取存储器)因可高速动作且耗电较低而被用于要求高速性及低耗电性的设备。

静态随机存取存储器(SRAM)从高速性的观点出发将与输出位数相对应的数据以并联形式输出。例如，在32位的SRAM中，输入端子需要32位，输出端子需要32位，为了传送合计64位的数据，SRAM的外部端子需要64个，在集成电路内与外部端子连接的数据线(用于连接SRAM和外部元件的配线)必须配置64条。通过并联输出各位数据能够高速地进行读写，但是在包含SRAM的集成电路内数据线需要较大面积。

此外，SRAM存在根据集成电路的配置条件将SRAM的实例(instance)横长配置的情况。在这样的情况下，横向长度有时也达到毫米级，当以并联方式输出各位数据时，数据线的占有面积进一步增大。

另一方面，在对SRAM的高速性要求较低的设备中，基于并联输出的高速性有时会有性能过剩的情况，即使在这样的情况下，数据线也因并联输出而需要较多的面积。

发明内容

本发明是鉴于这样的情况而完成的，其目的在于提供一种能够减少输入输出所需要的数据线的数量的SRAM、半导体集成电路及LCD驱动器。

本发明提供一种SRAM，其包括：单元阵列，其具有呈行列状配置的多个存储单元；以及输入输出电路，其具有多个输入输出部，外部输入端子和外部输出端子，该输入输出部包括：输入部，其保持被输入的输入数据并将所述输入数据输出到所述存储单元，由此向所述存储单元进行所述输入数据的写入；以及输出部，其保持从所述存储单元输出的输出数据并将所述输出数据输出，由此进行所述输出数据的读取，通过将各所述输入部串联连接，所述输入数据被串联输入到各所述输入部，通过将各所述输出部串联连接，各所述输出部所保持的所述输出数据被串联输出。

根据如上所述的结构，在针对具有呈行列状配置的多个存储单元的单元阵列设置的用于进行数据读写的输入输出部中，具有：输入部，其保持被输入的输入数据并将输入数据输出到存储单元，由此向存储单元进行输入数据的写入；以及输出部，其保持从存储单元输出的输出数据并将输出数据输出，由此进行输出数据的读取。而且，由于各输入部被串联连接，所以输入数据被串联输入到各输入部，并且由于各输出部被串联连接，所以各输出部所保持的输出数据被串联输出。因此，在为了向存储单元进行数据写入而将输入数据输入到各输入输出部的输入部的情况下，能够将输入数据串联输入到串联连接的各输入部。由于向串联连接的各输入部输入数据例如能够从串联连接的一端的输入部进行，所以与向各输入输出部的输入部并联输入数据的情况相比，能够抑制输入所需要的数据线的数量。

此外，在为了从存储单元读取输出数据而将输出数据从各输入输出部的输出部输出的情况下，能够使输出数据从串联连接的各输出部串联输出。由于数据从串联连接的各输出部输出例如能够从串联连接的一端的输出部进行，所以与从各输入输出部的输出部并联输出数据的情况相比，能够抑制输出所需要的数据线的数量。

例如，在输入输出部具有32位的情况下，并联输出所需要的数据线为32条。但是，在将输入输出部分割成4个部分(以8位为单位分割32位)的情况下，由于能够以8位为单位进行串联输出，所以数据的输出所需要的数据线为4条。因此，能够有效地减少数据线所需要的面积。

在上述SRAM中，也可以是，所述输入部包括输出侧选择器，所述输出侧选择器选择所述存储单元及串联连接的其他所述输入部的其中一个作为输出侧的连接目标，所述输出部包括输入侧选择器，所述输入侧选择器选择所述存储单元及串联连接的其他所述输出部的其中一个作为输入侧的连接目标。

根据如上所述的结构，输入部包括输出侧选择器，该输出侧选择器选择存储单元及串联连接的其他输入部的其中一个作为输出侧的连接目标，因此通过选择存储单元作为输入部的输出侧的连接目标，能够向存储单元进行输入数据的写入，通过选择串联连接的其他输入部作为输入部的输出侧的连接目标，能够将输入部串联连接。此外，输出部包括输入侧选择器，该输入侧选择器选择存储单元及串联连接的其他输出部的其中一个作为输入侧的连接目标，因此通过选择存储单元作为输出部的输入侧的连接目标，能够从存储单元进行输出数据的读取，通过选择串联连接的其他输出部作为输出部的输入侧的连接目标，能够将输出部串联连接。

在上述SRAM中，也可以是，所述输入输出电路在串联连接的所述输入部中并且在预设的所述输入部之间具有输入侧分割选择器，所述输入侧分割选择器的一端连接所述输入部，所述输入侧分割选择器的另一端连接另一所述输入部或外部输入端子。

根据如上所述的结构，在串联连接的输入部中并且在预设的输入部之间具有输入侧分割选择器，所述输入侧分割选择器的一端连接所述输入部，所述输入侧分割选择器的另一端连接另一所述输入部或外部输入端子，因此能够变更输入部的串联连接状态。即，通过选择输入部，能够使预设的输入部之间串联连接。此外，通过选择外部输入端子作为连接目标，能够在预设的输入部之间分割串联连接的输入部。因此，能够分割串联连接的输入部的串联连接状态。

在上述SRAM中，也可以是，所述输入输出电路在串联连接的所述输出部中并且在预设的所述输出部之间具有输出侧分割选择器，所述输出侧分割选择器的一端连接所述输出部，所述输出侧分割选择器的另一端连接另一所述输出部或外部输出端子。

根据如上所述的结构，在串联连接的输出部中并且在预设的输出部之间具有输出侧分割选择器，该输出侧分割选择器选择输出部及外部输出端子的其中一个作为输出侧的连接目标，因此能够变更输出部的串联连接状态。即，通过选择输出部作为连接目标，能够将预设的输出部之间串联连接。此外，通过选择外部输出端子作为连接目标，能够在预设的输出部之间分割串联连接的输出部。因此，能够分割串联连接的输出部的串联连接状态。

在上述SRAM中，也可以是，所述串联输入基于预设的时钟信号，使得串联连接的所述输入部中的输入数据从一所述输入部移位到另一所述输入部，由此将所述输入数据输入到串联连接的各所述输入部。

根据如上所述的结构，基于预设的时钟信号，使得串联连接的所述输入部中的输入数据从一所述输入部移位到另一所述输入部，将输入数据存储到串联连接的各输入部，由此能够将输入数据存储到串联连接的各输入部。因此，能够抑制数据线的数量，有效地减少数据线所需要的面积。

在上述SRAM中，也可以是，所述串联输出基于预设的时钟信号使串联连接的各所述输出部所保持的所述输出数据移位，使得串联连接的所述输出部中的输出数据从一所述输出部移位到另一所述输出部。

根据如上所述的结构，基于预设的时钟信号，使得串联连接的所述输出部中的输出数据从一所述输出部移位到另一所述输出部，由此能够使输出数据从串联连接的各输出部输出。因此，能够抑制数据线的数量，有效地减少数据线所需要的面积。

在上述SRAM中，也可以是，所述输入部包括输入侧选择器，该输入侧选择器选择串联连接的其他所述输入部及外部输入端子的其中一个作为输入侧的连接目标，所述输出部包括输出侧选择器，该输出侧选择器选择串联连接的其他所述输出部及外部输出端子的其中一个作为输出侧的连接目标。

根据如上所述的结构，输入部具有输入侧选择器，该输入侧选择器选择串联连接的其他输入部及外部输入端子的其中一个作为输入侧的连接目标。因此，如果选择串联连接的其他输入部作为输入侧的连接目标，则能够将输入部间串联连接，如果选择外部输入端子作为连接目标，则能够直接将输入数据输入到各输入部(并联输入)。此外，输出部具有输出侧选择器，该输出侧选择器选择串联连接的其他输出部及外部输出端子的其中一个作为输出侧的连接目标。因此，如果选择串联连接的其他输出部作为输出侧的连接目标，则能够将输出部间串联连接，如果选择外部输出端子作为连接目标，则能够直接将输出数据从各输出部输出(并联输出)。

本发明还提供一种SRAM，其包括：单元阵列，其具有呈行列状配置的多个存储单元；以及输入输出电路，其具有多个输入输出部、外部输入端子和外部输出端子，该输入输出部包括：输入部，其保持被输入的输入数据并将该输入数据输出到所述存储单元；以及输出部，其保持并输出从所述存储单元输出的输出数据，所述输入部具有：第一输入侧选择器，其选择串联连接的其他所述输入部及外部输入端子的其中一个作为输入侧的连接目标；以及第一输出侧选择器，其选择所述存储单元及串联连接的其他所述输入部的其中一个作为输出侧的连接目标，所述输出部具有：第二输入侧选择器，其选择所述存储单元及串联连接的其他所述输出部的其中一个作为输入侧的连接目标；以及第二输出侧选择器，其选择串联连接的其他所述输出部及外部输出端子的其中一个作为输出侧的连接目标，所述输入输出电路中，在串联连接的所述输入部中并且在预设的所述输入部之间具有输入侧分割选择器，该输入侧分割选择器的一端连接输入部，该输入侧分割选择器的另一端连接另一输入部或外部输入端子。，在串联连接的所述输出部中并且在预设的所述输出部之间具有输出侧分割选择器，该输出侧分割选择器的一端连接输出部，该输出侧分割选择器的另一端连接另一输出部或外部输出端子。。

根据如上所述的结构，在将输入数据输入到输入部的情况下，通过在第一输入侧选择器中选择外部输入端子，能够进行并联输入。此外，在将输入数据输入到输入部的情况下，通过在第一输入侧选择器中选择串联连接的其他输入部，并且在第一输出侧选择器中选择串联连接的其他输入部，能够将各输入部串联连接，将输入数据串联输入到各输入部。此外，通过在第一输出侧选择器中选择存储单元，能够将被输入的输入数据输出到存储单元来进行写入。

此外，通过在第二输入侧选择器中选择存储单元，能够将输出数据从存储单元输出到输出部。此外，通过在第二输入侧选择器中选择串联连接的其他输出部，并且在第二输出侧选择器中选择串联连接的其他输出部，能够将各输出部串联连接，将输出数据从各输出部串联输出。此外，通过在第二输出侧选择器中选择外部输出端子，能够进行并联输出。

此外，在串联连接的输入部中并且在预设的输入部之间具有输入侧分割选择器，该输入侧分割选择器的一端连接输入部，该输入侧分割选择器的另一端连接另一输入部或外部输入端子，因此能够变更输入部的串联连接状态。即，通过选择输入部，能够将预设的输入部之间串联连接。此外，通过选择外部输入端子作为连接目标，能够在预设的输入部之间分割串联连接的输入部。此外，在串联连接的输出部中并且在预设的输出部之间具有输出侧分割选择器，该输出侧分割选择器的一端连接输出部，该输出侧分割选择器的另一端连接另一输出部或外部输出端子，因此能够变更输出部的串联连接状态。即，通过选择输出部作为连接目标，能够将预设的输出部之间串联连接。此外，通过选择外部输出端子作为连接目标，能够在预设的输出部之间分割串联连接的输出部。

本发明还提出一种包括上述的SRAM的半导体集成电路。

本发明还提出一种包括上述的半导体集成电路的LCD驱动器。

发明效果

根据本发明，起到能够减少输入输出所需要的数据线的数量的效果。

附图说明

图1是表示本发明的一实施方式涉及的SRAM的概略结构的图。

图2是表示本发明的一实施方式涉及的SRAM实例的结构例的图。

图3是表示本发明的一实施方式涉及的输入输出电路的结构例的图。

图4是表示本发明的一实施方式涉及的输入部的结构例的图。

图5是表示本发明的一实施方式涉及的输出部的结构例的图。

图6是表示本发明的一实施方式涉及的输入输出电路的并联输入输出模式的图。

图7是表示本发明的一实施方式涉及的输入输出电路的串联输入输出模式(有分割)的图。

图8是表示本发明的一实施方式涉及的输入输出电路的串联输入输出模式(无分割)的图。

图9是表示本发明的一实施方式涉及的输入输出电路的各动作模式所需要的数据线的占有面积进行比较的图。

图10是用于说明本发明的一实施方式涉及的输入输出电路的串联输出的动作的图。

图11是用于说明本发明的一实施方式涉及的输入输出电路的串联输入的动作的图。

附图标记说明

A：第一输入端子

B：第二输入端子

C：第一输出端子

CA：单元阵列

CB：控制块

CL：控制部

D：第二输出端子

E：第一输入端子

F：第二输入端子

G：第一输出端子

H：第二输出端子

I：输入部

IDS：输入侧分割选择器

IN1－IN10：反相器

IO：输入输出电路

IOCK：时钟信号

IOS：选择器

IOU：输入输出部

IS1、IS2：输入侧选择器

MC：存储单元

O：输出部

OS1、OS2：输出侧选择器

ODS：输出侧分割选择器

PL1、PL2：锁存器

SL1、SL2：锁存器

SI：SRAM实例

TG1－TG4：传输门

TG6－TG9：传输门

WD：字线驱动器

具体实施方式

以下，参照附图，对本发明涉及的静态随机存取存储器(SRAM)、半导体集成电路及LCD驱动器的一实施方式进行说明。

另外，本实施方式中的SRAM设置于半导体集成电路，例如设置于LCD驱动器等设备。关于搭载SRAM的设备，只要是对SRAM要求的高速性能较低的装置，就不限于LCD驱动器，而都能够适用。此外，本实施方式中的SRAM也可以为eSRAM(内置SRAM)。

图1是表示本发明的一实施方式涉及的SRAM的结构的图。如图1所示，在SRAM中设置有多个SRAM实例SI。SRAM实例SI是构成SRAM的单位要素，通过设置多个SRAM实例SI，构成具有系统(半导体集成电路)所需要的容量的SRAM。SRAM实例SI如图2所示能够采用各种形状。如图2所示，SRAM实例SI存在L型或者2MAT型、4MAT型等。在图1中，例示了SRAM实例SI为2MAT型的情况。

如图1所示，在SRAM实例SI中，包括单元阵列CA、字线驱动器WD和输入输出电路IO。另外，在其他型的SRAM实例SI中也同样地包括单元阵列CA、字线驱动器WD和输入输出电路IO。另外，在各SRAM实例SI中设置有控制SRAM实例SI的控制部CL，并且设置有控制SRAM整体的控制块CB。以后说明的各种处理既可以由控制部CL或控制块CB进行控制，也可以从外部直接将信号输入到各端子进行控制。关于SRAM实例SI的结构，只要包括单元阵列CA和输入输出电路IO即可，也能够采用其他结构。

单元阵列CA具有呈行列状配置的多个存储单元MC。存储单元MC为触发器，能够进行数据的保持。存储单元MC例如能够采用CMOS型或者高电阻负载型、TFT负载型等。当存储单元MC配置成在行方向上为第0行至第m行、在列方向上为第0列至第n列时，在单元阵列CA中配置有(m+1)×(n+1)个存储单元MC。在单元阵列CA中，与行对应地设置有字线，与列对应地设置有位线。各字线与对应的行中设置的各存储单元MC连接，各位线与对应的列中设置的各存储单元MC连接。各字线与字线驱动器WD连接，各位线与输入输出电路IO连接。即，字线与存储单元MC的行数对应地设置有(m+1)条，位线(是bit线(BT)及/bit线(BB)的对(位线对)，True/Bar的差动位线)与存储单元MC的列数对应地设置有(n+1)条。另外，关于单元阵列CA的结构，只要能够对各存储单元MC进行数据的读写即可，不限于上述结构。

通过使字线为High(高电平)，能够相对于对应的行的存储单元MC进行读取/写入。当字线为High时，对应的行的存储单元MC被启动，所存储的数据在位在线被输出(读取)，在输入输出电路IO中通过位在线输出数据而能够将数据存储在存储单元MC中(写入)。

位线是bit线及/bit线的对。例如，在数据为High(1)的情况下，bit线为High，/bit线为Low，在数据为Low(0)的情况下，bit线为Low，/bit线为High。在进行数据读取的情况下，bit线及/bit线被输入到差动式感测放大器，判断bit线及/bit线中的哪个高，向输入输出电路IO输出High或Low。另外，感测放大器既可以采用单端型，也可以采用锁存器型或电流镜型的差动式。或者，也可以采用不使用感测放大器(差动式感测放大器)的结构。

在进行数据写入的情况下，从输入输出电路IO输出的数据被输入到写入放大器，写入放大器基于被输入的数据向bit线及/bit线进行输出(High或Low)。

这样，与字线对应地预设行的存储单元MC被启动，由于对于对应的列由位线进行数据的读写，因此能够对呈行列配置的预设的存储单元MC进行数据的读写。例如，利用第一行的字线将第一行的各存储单元MC启动，在从第10列的位线读取数据的情况下，从配置在第一行第10列的存储单元MC读取数据。

字线驱动器WD根据被提供的地址信号，将对应的行的字线启动。例如，字线驱动器WD通过使对应的行的字线为High状态来启动字线。由此，对应的行的各存储单元MC被启动，因此成为能够对被启动的各存储单元MC进行数据的读写的状态。

输入输出电路IO对单元阵列CA的各存储单元MC进行数据的读写。输入输出电路IO与各位线对应地连接。如图3所示，输入输出电路IO具有多个输入输出部IOU。另外，在图3所示的输入输出电路IO中，作为一例，采用包括8个输入输出部IOU(8位)的结构。在图3中，从各输入输出部IOU输入的并联输入端子示为DI[0]～DI[7]，从各输入输出部IOU输出的并联输出端子示为Q[0]～Q[7]，向串联连接的输入部I输入的串联输入端子示为SI[0]、SI[1]，从串联连接的输出部O输出的串联输出端子示为SO[0]、SO[1]。另外，关于SRAM1的位编号的标注方法，也可以不限于上述方式进行设定。例如，在图3所示的电路中，也可以划分偶数位(例如DI[0]、DI[2]、DI[4]··)·和奇数位(例如DI[1]、DI[3]、DI[5]··)·来进行配置。这样，在图3中，输入部I及输出部O能够保持并输入输出8位的信息。另外，关于输入输出电路IO的结构(输入输出部IOU的设置数量等)，不限于图3的结构。此外，在图3所示的输入输出电路IO中，作为一例，将输入输出部IOU按每4个进行划分，能够利用选择器(IDS、ODS)变更串联连接状态，关于分割的位置及分割数量不限于图3的结构。

输入输出部IOU例如针对多条位线设置有1个。例如，每4条位线(每4列)设置有1个输入输出部IOU。输入输出部IOU例如能够经由位线选择器与多条位线连接，能够选择多条位线中的某1条位线与1个输入输出部IOU连接。即，各位线经由感测放大器/写入放大器连接到位线选择器，由位线选择器选择的位线(列)与输入输出部IOU连接。

如图3所示，输入输出部IOU具有向存储单元MC进行数据写入的输入部I和从存储单元MC进行数据读取的输出部O、以及选择器IOS。另外，各输入输出部IOU为相同的结构，通过排列输入输出部IOU并将端子(是涉及输入输出部IOU的输入及输出的端子，例如设为端子a～f。)适当地连接来构成。

输入部I保持被输入的输入数据并将输入数据输出到存储单元MC，由此向存储单元MC进行输入数据的写入。由于各输入部I串联连接，所以将输入数据串联输入到各输入部I。输入部I为触发器(FF)构造，为2输入－2输出结构。即，输入部I具有用于选择输入侧的连接目标的输入侧选择器(第一输入侧选择器)IS1及用于选择输出侧的连接目标的输出侧选择器(第一输出侧选择器)OS1，构成有2输入－2输出。

具体而言，输入部I是图4所示的结构。另外，图4的结构仅是一例，不限于该结构。如图4所示，在输入部I中，选择第一输入端子A和第二输入端子B的其中一个的输入侧选择器IS1与锁存器PL1连接，锁存器PL1与输出侧选择器OS1连接。而且，输出侧选择器OS1经由反相器(inverter)IN5与第一输出端子C连接，并且经由锁存器SL1与第二输出端子D连接。第一输入端子A与并联输入端子连接，第二输入端子B与串联连接的其他输入部I连接，第一输出端子C与存储单元MC(写入放大器)连接，第二输出端子D与串联连接的其他输入部I连接。另外，如后述的那样，输入侧选择器IS1选择串联连接的其他输入部I及并联输入端子(外部输入端子)的其中一个作为输入侧的连接目标。另外，如后述的那样，输出侧选择器OS1选择存储单元MC及串联连接的其他输入部I的其中一个作为输出侧的连接目标。在锁存器PL1中，从输入侧选择器IS1经由传输门TG1连接到反相器IN1，反相器IN1的输出连接到输出侧选择器OS1，并且经由反相器IN2及传输门TG2反馈连接到反相器IN1的输入侧。在锁存器SL1中，从输出侧选择器OS1经由传输门TG3连接到反相器IN3，反相器IN3的输出连接到第二输出端子D，并且经由反相器IN4及传输门TG4反馈连接到反相器IN3的输入侧。另外，锁存器PL1及锁存器SL1是相同的结构。

此外，锁存器PL1的传输门TG1、TG4输入有后述的时钟信号IOCK，锁存器SL1的传输门TG2、TG3输入有时钟信号IOCK的反转信号。即，当时钟信号IOCK为High时(在锁存器PL1取入数据并且锁存器SL1保持数据的情况下)，传输门TG1及传输门TG4成为导通状态，传输门TG2和传输门TG3成为非导通状态。此外，当时钟信号IOCK为Low时(在锁存器PL1保持数据并且锁存器SL1取入数据的情况下)，传输门TG1及传输门TG4成为非导通状态，传输门TG2和传输门TG3成为导通状态。即，当时钟信号IOCK为High时，锁存器PL1的输出由从输入侧选择器IS1输入的值(High或Low)决定，输出到输出侧选择器OS1。在第一输出端子C由输出侧选择器OS1选择的情况下，锁存器PL1的输出经由反相器IN5输出到第一输出端子C。在第二输出端子D侧(即锁存器SL1侧)由输出侧选择器OS1选择的情况下，当时钟信号IOCK为Low时输入有锁存器PL1的输出，锁存器SL1的输出根据该输入来决定，输出到第二输出端子D。这样，在输入部I中，第一输出端子C(输出到存储单元MC的端子)成为锁存器SL1的输出，第二输出端子D(输入到其他输入部I的端子)成为触发器的输出。

另外，在图4所示的输入部I的结构中，以输入的信号不会反转地输出的情况为示例，但是也可以根据连接输入部I的其他结构进行反转输出。

输入部I的第一输入端子A与输入输出部IOU的端子c连接，第二输入端子B与输入输出部IOU的端子a连接，第二输出端子D与输入输出部IOU的端子f连接。另外，第一输出端子C连接到选择器IOS。

输出部O保持从存储单元MC输出的输出数据，通过将输出数据输出，来进行输出数据的读取。由于各输出部O被串联连接，所以各输出部O所保持的输出数据被串联输出。输出部O为触发器(FF)构造，为2输入－2输出结构。即，输入部I具有用于选择输入侧的连接目标的输入侧选择器(第二输入侧选择器)IS2及用于选择输出侧的连接目标的输出侧选择器(第二输出侧选择器)OS2，构成有2输入－2输出。

具体而言，输出部O是图5所示的结构。另外，图5的结构仅是一例，不限于该结构。如图5所示，在输入部O中，选择第一输入端子E和第二输入端子F的其中一个的输入侧选择器IS2与锁存器PL2连接，锁存器PL2与输出侧选择器OS2连接。而且，输出侧选择器OS2经由反相器IN10与第一输出端子G连接，并且经由锁存器SL2与第二输出端子H连接。第一输入端子E与存储单元MC(感测放大器)连接，第二输入端子F与串联连接的其他输出部O连接，第一输出端子G与并联输出端子连接，第二输出端子H与串联连接的其他输出部O连接。另外，如后述的那样，输入侧选择器IS2选择存储单元MC及串联连接的其他输出部O的其中一个作为输入侧的连接目标。另外，如后述的那样，输出侧选择器OS2选择串联连接的其他输出部O及外部输出端子(并联输出端子)的其中一个作为输出侧的连接目标。在锁存器PL2中，从输入侧选择器IS2经由传输门TG6连接到反相器IN6，反相器IN6的输出连接到输出侧选择器OS2，并且经由反相器IN7及传输门TG7反馈连接到反相器IN6的输入侧。在锁存器SL2中，从输出侧选择器OS2经由传输门TG8连接到反相器IN8，反相器IN8的输出连接到第二输出端子H，并且经由反相器IN9及传输门TG9反馈连接到反相器IN8的输入侧。另外，锁存器PL2及锁存器SL2是相同的结构。

此外，锁存器PL2的传输门TG6、TG9输入有后述的时钟信号IOCK，锁存器SL2的传输门TG7、TG8输入有时钟信号IOCK的反转信号。即，当时钟信号IOCK为High时(在锁存器PL2取入数据并且锁存器SL2保持数据的情况下)，传输门TG6及传输门TG9成为导通状态，传输门TG7和传输门TG8成为非导通状态。此外，当时钟信号IOCK为Low时(在锁存器PL2保持数据并且锁存器SL2取入数据的情况下)，传输门TG6及传输门TG9成为非导通状态，传输门TG7和传输门TG8成为导通状态。即，当时钟信号IOCK为High时，锁存器PL2的输出由从输入侧选择器IS2输入的值(High或Low)决定，输出到输出侧选择器OS2。在第一输出端子G由输出侧选择器OS2选择的情况下，锁存器PL2的输出经由反相器IN10输出到第一输出端子G。在第二输出端子H侧(即锁存器SL2侧)由输出侧选择器OS2选择的情况下，当时钟信号IOCK为Low时输入有锁存器PL2的输出，锁存器SL2的输出根据该输入来决定，输出到第二输出端子H。这样，在输入部I中，第一输出端子G(输出到存储单元MC的端子)成为锁存器SL2的输出，第二输出端子H(输入到其他输入部I的端子)成为触发器的输出。

另外，在图5所示的输出部O的结构中，以输入的信号不会反转地输出的情况为示例，但是也可以根据连接输出部O的其他结构进行反转输出。

输出部O的第二输入端子F与输入输出部IOU的端子b连接，第一输出端子G与输入输出部IOU的端子d连接，第二输出端子H与输入输出部IOU的端子e连接。另外，第一输入端子E连接到选择器IOS。

选择器IOS选择输入部I及输出部O的其中一个作为存储单元MC侧的的连接目标。即，选择器IOS以可选择的方式连接输入部I的第一输出端子C和输出部O的第一输入端子E。而且，所选择的端子与存储单元MC侧、即由位线选择器选择的位线(列)连接。具体而言，在选择器IOS中选择了输入部I的第一输出端子C的情况下，经由对应的写入放大器连接到由位线选择器选择的位线。此外，在选择器IOS中选择了输出部O的第一输入端子E的情况下，经由对应的感测放大器连接到由位线选择器选择的位线。

这样，在输入输出电路IO中设置有多个输入输出部IOU。而且，各个输入输出部IOU相互连接。具体而言，预先设定的多个输入输出部IOU的输入部I被串联连接(级联连接)，预先设定的多个输入输出部IOU的输出部O被串联连接(级联连接)。即，输入输出电路IO中包含的输入输出部IOU中，至少两个以上的输入输出部IOU被串联连接(级联连接)。串联连接的输入输出部IOU的数量越多，越能够因串联输入及串联输出而抑制外部端子的数量(与外部端子连接的数据线的数量)。在本实施方式中，如图3所示，输入输出电路IO中包含的8个输入输出部IOU被串联连接。即，各输入输出部IOU的输入部I被串联连接，并且各输入输出部IOU的输出部O被串联连接。

关于输入部I的连接，通过将输入部I的输出(第二输出端子D)与其他输入部I的输入(第二输入端子B)(端子f与端子a)连接，将各输入部I串联连接。具体而言，串联连接的输入输出部IOU的输入部I的输出(第二输出端子D)与另一输入输出部IOU的输入部I的输入(第二输入端子B)连接，，从而被串联连接。输入输出部IOU的输入部I的输入(第二输入端子B)与作为外部输入端子的串联输入端子连接。另一输入输出部IOU的输出部O的输出(第二输出端子D)例如断开(开路)。这样，因输入部I被串联连接而能够形成将D触发器串联连接(级联连接)的结构，因此能够基于预设的时钟信号IOCK使从输入部I的串联输入端子输入的串联形式的输入数据移位(shift)到另一输入部I(触发器)，由此能够将数据输入到各输入部I。

此外，在图3的示例中，各输入部I的第一输入端子A(端子c)与作为外部输入端子的并联输入端子连接。如后述的那样，能够由OPT端子选择串联输入及并联输入的其中一个，但是在不需要并联输入的情况下，也可以不设置并联输入端子，或者即使设置并联输入端子也可以不连接用于与外部连接的数据线。此外，在设置并联输入端子的情况下，也可以将并联输入端子钳位(clamp)(固定为High或Low)。

关于输出部O的连接，通过将输出部O的输出(第二输出端子H)与其他输出部O的输入(第二输入端子F)(端子e与端子b)连接，将各输出部O串联连接。具体而言，串联连接的输入输出部IOU的输出部O的输出(第二输出端子H)与另一的输入输出部IOU的输出部O的输入(第二输入端子F)连接，下一级以后也同样连接，从而被串联连接。输入输出部IOU的输出部O的输入(第二输入端子F)例如断开(开路)。另一输入输出部IOU的输出部O的输出(第二输出端子H)与作为外部输出端子的串联输出端子连接。这样，因将输出部O串联连接而能够形成将D触发器串联连接(级联连接)的结构，因此基于预设的时钟信号IOCK使由串联连接的各输出部O保持的输出数据移位，能够使串联形式的输出数据从串联连接的输出部O输出，由此能够将数据输入到各输出部O。

此外，在图3的示例中，各输出部O的第一输入端子E(端子d)与作为外部输入端子的并联输出端子连接。如后述的那样，能够由OPT端子选择串联输出及并联输出的其中一个，但是在不需要并联输出的情况下，也可以不设置并联输出端子，或者即使设置并联输出端子也可以不连接用于与外部连接的数据线。

此外，如图3所示，通过使用分割选择器(输入侧分割选择器IDS及输出侧分割选择器ODS)，能够将串联连接状态分割。具体而言，在输入输出电路IO中，在串联连接的输入部I中并且在预设的输入部I之间设置有输入侧分割选择器IDS，该输入侧分割选择器IDS的一端连接输入部I，该输入侧分割选择器IDS的另一端连接另一个输入部I或外部输入端子，此外，在输入输出电路IO中，在串联连接的输出部O中并且在预设的输出部O之间设置有输出侧分割选择器ODS，该输出侧分割选择器ODS的一端连接输出部O，该输出侧分割选择器ODS的另一端连接另一输出部O或外部输出端子。另外，图3中示出了使用分割选择器的结构的一例，但是也能够采用不使用分割选择器的结构。此外，关于设置分割选择器的位置，不限于图3的位置。

输入侧分割选择器IDS用于在串联连接的输入部I中能够变更预先设定的两个输入部I间的连接状态，将串联连接的输入部I的串联连接状态在该两个输入部I间进行划分、分割。即，输入侧分割选择器IDS设置在输入部I的输出(第二输出端子D)与另一输入部I的输入(第二输入端子B)(端子f与端子a)之间。具体而言，输入侧分割选择器IDS以可选择的方式连接输入部I的输出(第二输出端子D)和外部输入端子(串联输入端子)，将它们中被选择的一方与另一输入部I的输入(第二输入端子B)连接。输入侧分割选择器IDS的选择状态由后述的OPT端子进行控制。

在图3的示例中，在输入侧分割选择器IDS中，通过将输入部I的输出(第二输出端子D)与另一输入部I的输入(第二输入端子B)连接，将全部8个输入部I串联连接，从而能够将数据从串联输入端子(图3的SI[0])输入到设置有8个的各输入部I。而且，在输入侧分割选择器IDS中，通过将外部输入端子(串联输入端子)与另一输入部I的输入(第二输入端子B)连接，按每4个输入部I进行串联连接，从而能够将数据从串联输入端子(图3的SI[0]或SI[1])输入到设置有4个的各输入部I。即，在图3的示例中，通过控制输入侧分割选择器IDS的选择状态，能够在8个输入部I串联连接的状态和每4个输入部I串联连接的状态之间进行变更。

输出侧分割选择器ODS用于在串联连接的输出部O中能够变更预先设定的两个输出部O间的连接状态，将串联连接的输出部O的串联连接状态在该两个输出部O间进行划分、分割。即，输出侧分割选择器ODS设置在输出部O的输出(第二输出端子H)与另一输出部O的输入(第二输入端子F)(端子e和端子b)之间。具体而言，输出侧分割选择器ODS以可选择的方式连接输出部O的输入(第二输入端子F)和外部输出端子(串联输出端子)，将它们中被选择的一方与另一输出部O的输出(第二输出端子H)连接。输出侧分割选择器ODS的选择状态由后述的OPT端子进行控制。

在图3的示例中，在输出侧分割选择器ODS中，通过将输出部O的输出(第二输出端子H)与另一输出部O的输入(第二输入端子F)连接，将全部8个输出部O串联连接，从而能够将数据从串联输入端子(图3的SO[1])并从设置有8个的各输出部O输出。而且，在输出侧分割选择器ODS中，通过将外部输出端子(串联输出端子)与另一输出部O的输入(第二输入端子F)连接，按每4个输出部O进行串联连接，从而能够将数据从串联输出端子(图3的SO[0]或SO[1])并从设置有4个的各输出部O输出。即，在图3的示例中，通过控制输出侧分割选择器ODS的选择状态，能够在8个输出部O串联连接的状态和每4个输出部O串联连接的状态之间进行变更。

在输入输出电路IO中，设置有选择端子(以下称为“OPT端子”)。OPT端子设定输入部I及输出部O的选择器(IS1、OS1、IS2、OS2)及分割选择器(IDS、ODS)的选择状态。在图3的示例中，输入部I的输入侧选择器IS1及输出侧选择器OS1、输出部O的输入侧选择器IS2及输出侧选择器OS2、输入侧分割选择器IDS、输出侧分割选择器ODS由OPT端子进行控制。OPT端子的位数根据输入输出电路IO的动作模式的数量来设定。在本实施方式中，OPT端子可设定2位的数据(00、01、01、11)。输入输出电路IO在从OPT端子被输入有00的情况下，成为后述的并联输入输出模式，在从OPT端子被输入有01的情况下，成为后述的串联输入输出模式(有分割)，在从OPT端子被输入有11的情况下，成为后述的串联输入输出模式(无分割)。另外，在本实施方式中，如图3所示，由于输入侧分割选择器IDS和输出侧分割选择器ODS各设置1个，所以能够以分割选择器(IDS、ODS)为边界将串联连接状态分割成两个部分。因此，动作模式成为并联输入输出模式、串联输入输出模式(有分割)、串联输入输出模式(无分割)这3个模式。但是，在输入侧分割选择器IDS和输出侧分割选择器ODS各设置两个以上的情况下，例如也能够将串联连接状态分割成两个部分或者分割成4个部分。因此，动作模式因分割选择器(IDS、ODS)的设置数量而发生变化(例如，并联输入输出模式、串联输入输出模式(分割成两个部分)、串联输入输出模式(分割成4个部分)、串联输入输出模式(无分割)等)，以能够切换各动作模式的方式设定OPT端子的位数。

接着，对输入输出电路IO的各动作模式下的连接状态进行说明。另外，动作状态是指并联输入输出模式、串联输入输出模式(有分割)、串联输入输出模式(无分割)。

图6是表示并联输入输出模式下的输入输出电路IO的连接状态的图。另外，图6的连接状态与OPT端子表示00的情况相对应。在图6中，由输入部I及输出部O的各选择器(IS1、OS1、IS2、OS2、IDS、ODS)所选择的线用实线表示，未选择的线用虚线表示。由选择器IOS设定进行输入及输出中的哪一个。在进行并联输入的情况下，使用并联输入端子直接将数据输入到各输入部I。如图6所示，在输入部I中，在输入侧选择器IS1中并联输入端子(DI[0]－DI[7])被选择，在输出侧选择器OS1中存储单元MC被选择。因此，能够从各并联输入端子直接将数据输入到输入部I。

这样，在进行并联输入的情况下，使用所设置的输入部I的数量，例如即图6中的8个并联输入端子(DI[0]－DI[7])。

在进行并联输出的情况下，使用并联输出端子直接将数据从各输出部O输出。在图6中，由输入部I及输出部O的各选择器(IS1、OS1、IS2、OS2、IDS、ODS)所选择的线用实线表示，未选择的线用虚线表示。如图6所示，在输出部O中，在输入侧选择器IS2中存储单元MC被选择，在输出侧选择器OS2中并联输出端子(Q[0]－Q[7])被选择。因此，能够从各并联输出端子直接进行数据的输出。

这样，在进行并联输出的情况下，使用所设置的输出部O的数量、即图6中的8个并联输出端子(Q[0]－Q[7])。

图7是表示串联输入输出模式(有分割)下的输入输出电路IO的连接状态的图。另外，在图7中，示出了在将数据输入到输入部I的情况下及从输出部O输出数据的情况下的连接状态。图7的连接状态与OPT端子表示01的情况相对应。在图7中，由输入部I及输出部O的各选择器(IS1、OS1、IS2、OS2、IDS、ODS)所选择的线用实线表示，未选择的线用虚线表示。另外，在图7的示例中示出了下述情况：在输入侧分割选择器IDS中串联输入端子(SI[1])与另一输入部I连接，在输出侧分割选择器ODS中输出部O与串联输出端子(SO[0])连接。由选择器IOS设定进行输入及输出中的哪一个。在进行串联输入的情况下，将各输入部I串联连接，通过串联输入方式输入数据。如图7所示，在输入部I中，在输入侧选择器IS1中串联连接的其他输入部I被选择，在输出侧选择器OS1中串联连接的其他输入部I被选择。而且，利用输入侧分割选择器IDS及输出侧分割选择器ODS，将8个输入输出部IOU分割成两个部分(按每4个输入输出部IOU进行划分)。因此，能够进行分割后将各输入部I串联连接，按每个分割后的单位，由此将输入数据输入到串联输入端子(SI[0]－SI[1])，基于预设的时钟信号IOCK使该输入数据移位到另一输入部I，从而能够将输入数据输入到串联连接的各输入部I。

这样，在进行串联输入(有分割)的情况下，使用分割数量、即图7中的两个串联输入端子(SI[0]－SI[1])。

在进行串联输出的情况下，将各输出部O串联连接，是通过串联输出方式输出数据的模式。如图7所示，在输出部O中，在输入侧选择器IS2中串联连接的其他输出部O被选择，在输出侧选择器OS2中串联连接的其他输出部O被选择。而且，利用输入侧分割选择器IDS及输出侧分割选择器ODS，将8个输入输出部IOU分割成两个部分(按每4个输入输出部IOU进行划分)。因此，能够进行分割后将各输出部O串联连接，按每个分割后的单位，基于预设的时钟信号IOCK使串联连接的各输出部O所保持的输出数据移位，由此能够使输出数据从串联连接的输出部O中的串联输出端子(SO[0]－SO[1])输出。

这样，在进行串联输出(有分割)的情况下，使用分割的数量、即图7中的两个串联输出端子(SO[0]－SO[1])。

图8是表示串联输入输出模式(无分割)下的输入输出电路IO的连接状态的图。另外，在图8中，示出了将数据输入到输入部I的情况下及从输出部O输出数据的情况下的连接状态。图8的连接状态与OPT端子表示11的情况相对应。在图8中，由输入部I及输出部O的各选择器(IS1、OS1、IS2、OS2、IDS、ODS)所选择的线用实线表示，未选择的线用虚线表示。另外，在图8的示例中示出了下述情况：在输入侧分割选择器IDS中输入部I与另一输入部I连接，在输出侧分割选择器ODS中输出部O与另一输出部O连接。由选择器IOS设定进行输入及输出中的哪一个。在进行串联输入的情况下，将各输入部I串联连接，通过串联输入方式输入数据。如图8所示，在输入部I中，在输入侧选择器IS1中串联连接的其他输入部I被选择，在输出侧选择器OS1中串联连接的其他输入部I被选择。因此，能够将各输入部I串联连接，由此能够将输入数据输入到串联输入端子(SI[0])，基于预设的时钟信号IOCK使该输入数据移位到另一输入部I，由此将输入数据输入到串联连接的各输入部I。

这样，在进行串联输入(无分割)的情况下，使用1个串联输入端子(SI[0])。

在进行串联输出的情况下，将各输出部O串联连接，是通过串联输出方式输出数据的模式。如图8所示，在输出部O中，在输入侧选择器IS2中串联连接的其他输出部O被选择，在输出侧选择器OS2中串联连接的其他输出部O被选择。因此，能够将各输出部O串联连接，基于预设的时钟信号IOCK使串联连接的各输出部O所保持的输出数据移位，由此能够使输出数据从串联连接的输出部O中的串联输出端子(SO[1])输出。

这样，在进行串联输出(无分割)的情况下，使用1个串联输出端子(SO[1])。

这样，根据各动作模式的不同，所使用的外部端子的数量不同。外部端子为了与外部进行数据的传递而连接数据线。该数据线在包含SRAM的半导体集成电路中配置在SRAM所占有的空间以外的空间内，数据线的数量越多，所需要的配线面积越增多。因此，由于与并联输入输出模式相比在串联输入输出模式(有分割)或串联输入输出模式(无分割)下能够抑制所需要的外部端子的数量，所以能够抑制数据线的数量。例如，图9是表示配线所需要的面积的图。在图9中，对在并联输入输出模式的情况下所需要的数据线占有的面积与在串联输入输出模式(无分割)的情况下所需要的数据线占有的面积进行了比较。在并联输入输出模式下，在图6的示例中，并联输入端子需要8个，并且并联输出端子需要8个，因此总计需要16条数据线。另一方面，在串联输入输出模式(无分割)下，在图8的示例中，串联输入端子需要1个，并且串联输出端子需要1个，因此总计需要两条数据线。即，串联输入输出模式(无分割)下的数据线的占有面积能够为并联输入输出模式下的数据线的占有面积的1/8。在本实施方式中，以输入输出部IOU为8个的情况为例进行了说明，相对于位数增加，面积减少的效果变得显著。

接着，对串联输入输出模式(无分割)下的输入输出电路IO的动作进行说明。图10是表示串联输出(Read(读))的图，图11是表示串联输入(Write(写))的图。另外，图10及图11与图3等所示的输入输出部设置为8位的情况相对应。

首先，使用图10，对进行串联输出(Read)的情况进行说明。即，被存储到各输出部O的输出数据从串联输出端子(SO[1])输出。图10中的IOCK输入到各输出部O的锁存器PL2、SL2中的各传输门TG6－TG9作为时钟信号。在OPT端子被输入11而进行串联输出的情况下，首先，由于将从存储单元MC输出的输出数据存储到各输出部O，所以在输出部O的输入侧选择器IS2中选择第一输入端子E，输出部O的第一输入端子E输入有从存储单元MC输出的输出数据(选择器IOS选择输出部O侧)。在进行串联输出的情况下，用于将从存储单元MC输出的输出数据存储到各输出部O的动作(在输出部O的输入侧选择器IS2中选择第一输入端子E、并且在选择器IOS中选择输出部O侧的动作)作为将各输出部O串联连接之前的阶段，在控制部CL或控制块CB中被进行控制。在该状态下，如图10所示，当IOCK的#S上升时，输出部O的传输门TG6、TG9成为导通状态(传输门TG7、TG8成为非导通状态)，基于输出数据来设定锁存器PL2的输出。然后，当IOCK下降时，传输门TG6、TG9成为非导通状态，传输门TG7、TG8成为导通状态，因此锁存器PL2的输出被传递到锁存器SL2，成为被输入的输出数据能够从输出部O输出的状态。这样，在各输出部O中，在IOCK的上升沿数据导通至锁存器PL2，在IOCK的下降沿数据被设置到锁存器SL2。另外，当数据被设置到各输出部O时，第一位的输出数据存储到输出部O，第二位的输出数据存储到另一输出部O，第三位的输出数据存储到另一输出部O，第四位的输出数据存储到另一输出部O，第五位的输出数据存储到另一输出部O，第六位的输出数据存储到另一输出部O，第七位的输出数据存储到另一输出部O，第八位的输出数据存储到另一输出部O(连接SO[1]的输出部O)。

当输出数据被设置到各输出部O时，如图8那样将合计8个的各输出部O串联连接(图10的“动作切换”)。当被串联连接时，输出部O的输出从串联输出端子(SO[1])输出(第八位的数据输出)。另外，由于输出部O的输出从串联输出端子(SO[1])输出，所以根据位编号的设定方式不同，并不限于第八位输出的情况。在进行串联输出的情况下，用于将各输出部O串联连接的动作(在输入侧选择器IS2中选择第二输入端子F、并且在输出侧选择器OS2中选择第二输出端子H的动作)作为输出数据被设置到各输出部O之后的阶段，在控制部CL或控制块CB中被进行控制。然后，在各输出部O串联连接的状态下，当IOCK的#0上升时，输出部O的锁存器PL2的值由输出部O的输出数据设定，当IOCK的#0下降时，锁存器SL2的输出由锁存器PL2的输出设定。于是，输出部O输出另一输出部O最初所保持的输出数据(第七位的数据)，从串联输出端子(SO[1])输出(第七位的数据输出)。这样，在输出部O最初所保持的输出数据(第一位的数据至第八位的数据)根据时钟信号IOCK被移位到另一输出部O，从串联输出端子(SO[1])输出。这样，在输出数据被设置到到各输出部O之后各输出部O串联连接，所保持的输出数据被串联输出。

这样，在进行串联输出的情况下，首先，在输出部O的输入侧选择器IS2中选择第一输入端子E，在选择器IOS中选择输出部O侧，进行用于将从存储单元MC输出的输出数据存储到各输出部O的动作，然后，进行动作切换而切换至用于将各输出部O串联连接的动作(在输入侧选择器IS2中选择第二输入端子F、并且在输出侧选择器OS2中选择第二输出端子H的动作)，将输出数据串联输出。

使用图11，对进行串联输入(Write)的情况进行说明。即，从串联输入端子输入的输入数据从串联输入端子(SI[0])输入到串联连接的各输入部I。图11中的IOCK作为时钟信号输入到各输入部I的锁存器PL1、SL1中的各传输门TG1－TG4。在OPT端子输入11而进行串联输入的情况下，对串联输入端子(SI[0])输入串联形式的输入数据。串联形式是指要保持到各输入部I的输入数据被串联排列的数据。即，要写入的第八位的输入数据至第一位的输入数据串联地配置，从串联输入端子(SI[0])输入。OPT端子被设定11，如图8那样合计8个的各输入部I串联连接。即，在进行串联输入的情况下，用于将各输入部I串联连接的动作(在输入侧选择器IS1中选择第二输入端子B、并且在输出侧选择器OS1中选择第二输出端子D的动作)作为从各输入部I向存储单元MC输出输入数据之前的阶段，在控制部CL或控制块CB中被进行控制。另外，通过使用OPT端子从外部输入11，也可以在输入侧选择器IS1中选择第二输入端子B，并且在输出侧选择器OS1中选择第二输出端子D，从而进行将各输入部I串联连接的动作。

在从串联输入端子输入第八位的输入数据的状态下IOCK的#0上升时，输入部I的传输门TG1、TG4成为导通状态(传输门TG2、TG3为非导通状态)，第八位的数据输出到输入部I的锁存器PL1。然后，当IOCK的#0下降时，传输门TG1、TG4成为非导通状态，传输门TG2、TG3成为导通状态，因此第八位的输入数据从输入部I的锁存器SL1输出。然后，在从串联输入端子(SI[0])输入第七位的输入数据的状态下IOCK的#1上升时，第八位的输入数据输出到另一输入部I的锁存器PL1(移位)，并且第七位的输入数据输出到输入部I的锁存器PL1。然后，当IOCK的#1下降时，第八位的输入数据输出到另一输入部I的锁存器SL1，并且第七位的输入数据输出到输入部I的锁存器SL1。这样，输入数据被移位存储到各输入部I。

当输入数据被存储到各输入部I时，在各输入部I所保持的输入数据输出到写入放大器(图11的“动作切换”)，并输出到存储单元MC(选择器IOS选择输入部I侧)。具体而言，在进行串联输入的情况下，用于将被存储到各输入部I的输入数据输出到存储单元MC的动作(在输入部I的输出侧选择器OS1中选择第一输出端子C、并且在选择器IOS中选择输入部I侧的动作)作为输入数据被设置到各输入部I之后的阶段，在控制部CL或控制块CB中被进行控制。

这样，在进行串联输入的情况下，首先，在输入侧选择器IS1中选择第二输入端子B，并且在输出侧选择器OS1中选择第二输出端子D，进行用于将各输入部I串联连接的动作，然后，进行动作切换而切换至用于将被存储到各输入部I的输入数据输出到存储单元MC的动作(在输入部I的输出侧选择器OS1中选择第一输出端子C、并且在选择器IOS中选择输入部I侧的动作)，进行串联输入。

这样，对存储单元MC的输入数据的写入以及存储单元MC所保持的输出数据的写出通过串联输入输出来进行。

本实施方式中的SRAM与其他电路一起包含在半导体集成电路中，并搭载在设备中。由于通常SRAM被要求高速性能，所以从输入输出电路IO并联输出各数据。但是，在高速性能的要求度较低的设备中，存在不需要从SRAM并联输出各数据的情况。高速性能的要求度较低的设备例如是LCD驱动器。当进行并联输出时，存在用于与SRAM连接的数据线的数量增加而数据线的铺设需要较大面积的情况。因此，在如LCD驱动器这样的高速性能的要求度较低的设备中，通过如上述那样串联地输入输出数据，能够抑制用于与SRAM连接的数据线的数量，因此能够抑制数据线的占有面积。这一点，输入输出位越多，数据线的总距离越长，越能够有效地抑制占有面积。在LCD驱动器中，在RGB需要n字节的情况下，需要对3×8×n位的数据进行输入输出，因此如果以并联方式进行输入输出，则数据线数量庞大，因此，通过以串联方式进行输入输出，能够抑制数据线数量，有效利用集成电路内的配线空间。此外，在LCD驱动器中，存在SRAM如图1那样以横长的方式构成的情况，因此在像那样1条数据线的长度较长的情况下，通过以串联方式而非并联方式进行输入输出，也能够有效地减少数据线的占有面积。

此外，在本实施方式中，能够通过OPT端子来选择并联及串联。因此，能够根据所搭载的设备的规格来选择并联及串联。即，本实施方式的SRAM的通用性较高，能够根据速度要求及配线面积要求等选择适当的动作模式进行搭载。

如以上说明的这样，根据本实施方式涉及的SRAM、半导体集成电路及LCD驱动器，在针对具有呈行列状配置的多个存储单元MC的单元阵列CA设置的用于进行数据读写的输入输出部IOU中，具有：输入部I，其保持被输入的输入数据并将输入数据输出到存储单元MC，由此向存储单元MC进行输入数据的写入；以及输出部O，其保持从存储单元MC输出的输出数据并将输出数据输出，由此进行输出数据的读取。而且，通过将各输入部I串联连接，将输入数据串联输入到各输入部I，通过将各输出部O串联连接，将各输出部O所保持的输出数据串联输出。因此，在为了向存储单元MC进行数据的写入而将输入数据输入到各输入输出部IOU的输入部I的情况下，能够将输入数据串联输入到串联连接的各输入部I。数据输入例如能够从串联连接的一端的输入部I向串联连接的各输入部I进行，因此与将数据并联输入到各输入设备的输入部I的情况相比，能够抑制输入所需要的数据线的数量。

此外，在为了从存储单元MC进行输出数据的读取而将输出数据从各输入输出部IOU的输出部O输出的情况下，能够将输出数据从串联连接的各输出部O串联输出。从串联连接的各输出部O输出数据例如能够从串联连接的一端的输出部O进行，因此与从各输入输出部的输出部O并联输出数据的情况相比，能够抑制输出所需要的数据线的数量。

例如，在输入输出部IOU具有32位的情况下，并联输出所需要的数据线为32条。但是，在将输入输出部IOU分割成4个部分(以8位为单位分割32位)的情况下，能够以8位为单位进行串联输出，因此数据输出所需要的数据线为4条。因此，能够有效地减少数据线所需要的面积。

此外，输入部I包括输出侧选择器OS1，该输出侧选择器OS1选择存储单元MC及串联连接的其他输入部I的其中一个作为输出侧的连接目标，因此通过选择存储单元MC作为输入部I的输出侧的连接目标，能够向存储单元MC进行输入数据的写入，通过选择串联连接的其他输入部I作为输入部I的输出侧的连接目标，能够将输入部I串联连接。此外，输出部O包括输入侧选择器IS2，该输入侧选择器IS2选择存储单元MC及串联连接的其他输出部O的其中一个作为输入侧的连接目标，因此通过选择存储单元MC作为输出部O的输入侧的连接目标，能够从存储单元MC进行输出数据的读取，通过选择串联连接的其他输出部O作为输出部O的输入侧的连接目标，能够将输出部O串联连接。

此外，在串联连接的输入部I中并且在预设的输入部I之间具有输入侧分割选择器IDS，该输入侧分割选择器IDS的一端连接输入部I，输入侧分割选择器IDS的另一端连接另一所述输入部I或外部输入端子。因此能够变更输入部I的串联连接状态。即，通过选择输入部I能够将预设的输入部I之间串联连接。此外，通过选择串联输入端子作为连接目标，能够在预设的输入部I之间分割串联连接的输入部I。因此，能够分割串联连接的输入部I的串联连接状态。

此外，在串联连接的输出部O中并且在预设的输出部O之间具有输出侧分割选择器ODS，该输出侧分割ODS选择器的一端连接输出部O，该输出侧分割选择器ODS的另一端连接另一所述输出部O或外部输出端子。，因此能够变更输出部O的串联连接状态。即，通过选择输出部O作为输出侧的连接目标，能够将预设的输出部O之间串联连接。此外，通过选择串联输出端子作为连接目标，能够在预设的输出部O之间分割串联连接的输出部O。因此，能够分割串联连接的输出部O的串联连接状态。

此外，基于预设的时钟信号IOCK，使得串联连接的输入部I中的输入数据从一输入部I移位到另一输入部I，，由此能够将输入数据存储到串联连接的各输入部I。因此，能够抑制数据线的数量，有效地减少数据线所需要的面积。

此外，基于预设的时钟信号IOCK，使得串联连接的输出部O中的输出数据从一输出部O移位到另一输出部O，由此能够使输出数据从串联连接的各输出部O输出。因此，能够抑制数据线的数量，有效地减少数据线所需要的面积。

此外，输入部I具有输入侧选择器IS1，该输入侧选择器IS1选择串联连接的其他输入部I及并联输入端子的其中一个作为输入侧的连接目标。因此，如果选择串联连接的其他输入部I作为输入侧的连接目标，则能够将输入部I间串联连接，如果选择并联输入端子作为的连接目标，则能够直接将输入数据输入到各输入部I(并联输入)。此外，输出部O具有输出侧选择器OS2，该输出侧选择器OS2选择串联连接的其他输出部O及并联输出端子的其中一个作为输出侧的连接目标。因此，如果选择串联连接的其他输出部O作为输出侧的连接目标，则能够将输出部O间串联连接，如果选择并联输出端子作为的连接目标，则能够直接将输出数据从各输出部O输出(并联输出)。

此外，在将输入数据输入到输入部I的情况下，通过在输入侧选择器(第一输入侧选择器)IS1中选择并联输入端子，能够进行并联输入。此外，在将输入数据输入到输入部I的情况下，通过在输入侧选择器(第一输入侧选择器)IS1中选择串联连接的其他输入部I，并且在输出侧选择器(第一输出侧选择器)OS1中选择串联连接的其他输入部I，能够将各输入部I串联连接，从而将输入数据串联输入到各输入部I。此外，在输出侧选择器(第一输出侧选择器)OS1中，通过选择存储单元MC，能够将被输入的输入数据输出到存储单元MC，进行写入。

此外，通过在输入侧选择器(第二输入侧选择器)IS2中选择存储单元MC，能够将输出数据从存储单元MC输出到输出部O。此外，通过在输入侧选择器(第二输入侧选择器)IS2中选择串联连接的其他输出部O，并且在输出侧选择器(第二输出侧选择器)OS2中选择串联连接的其他输出部O，能够将各输出部O串联连接，从而能够将输出数据从各输出部O串联输出。此外，通过在输出侧选择器(第二输出侧选择器)OS2中选择并联输出端子，能够进行并联输出。

此外，在串联连接的输入部I中并且在预设的输入部I之间具有输入侧分割选择器IDS，该输入侧分割选择器IDS的一端连接输入部I，该输入侧分割选择器IDS的另一端连接另一输入部I或外部输入端子，因此能够变更输入部I的串联连接状态。即，通过选择输入部I，能够将预设的输入部I之间串联连接。此外，通过选择串联输入端子作为连接目标，能够在预设的输入部I之间分割串联连接的输入部I。此外，在串联连接的输出部O中并且在预设的输出部O之间具有输出侧分割选择器ODS，该输出侧分割选择器ODS的一端连接输出部O，该输出侧分割选择器ODS的另一端连接另一输出部O或外部输出端子，因此能够变更输出部O的串联连接状态。即，通过选择输出部O作为输出侧的连接目标，能够将预设的输出部O之间串联连接。此外，通过选择串联输出端子作为连接目标，能够在预设的输出部O之间分割串联连接的输出部O。

本发明不仅仅限于上述的实施方式，还能够在不脱离发明要旨的范围内进行各种变形。