阅读说明：本技术 储存单元 (Storage unit ) 是由 孙文堂 徐清祥 于 2020-01-08 设计创作，主要内容包括：本发明公开了一种储存单元包括选择电路、第一储存晶体管及第二储存晶体管。选择电路耦接于源极线及共同节点,选择电路可被导通以建立源极线及共同节点之间的电性连接,及被截止以阻断电性连接。第一储存晶体管的第一端耦接于共同节点,第一储存晶体管的第二端耦接于第一位线,而第一储存晶体管的控制端耦接于控制线。第二储存晶体管的第一端耦接于共同节点,第二储存晶体管的第二端耦接于第二位线,而第二储存晶体管的控制端耦接于控制线。第一储存晶体管及第二储存晶体管是二维的电荷捕捉装置或三维的电荷捕捉装置。(The invention discloses a storage unit which comprises a selection circuit, a first storage transistor and a second storage transistor. The selection circuit is coupled to the source line and the common node, and the selection circuit can be turned on to establish electrical connection between the source line and the common node and turned off to block the electrical connection. The first end of the first storage transistor is coupled to the common node, the second end of the first storage transistor is coupled to the first bit line, and the control end of the first storage transistor is coupled to the control line. The first end of the second storage transistor is coupled to the common node, the second end of the second storage transistor is coupled to the second bit line, and the control end of the second storage transistor is coupled to the control line. The first storage transistor and the second storage transistor are two-dimensional charge trapping devices or three-dimensional charge trapping devices.)

储存单元

技术领域

本发明是有关于一种储存单元，特别是指一种包括二维电荷捕捉装置或三维电荷捕捉装置的储存单元。

背景技术

随着电子装置的应用领域越来越广，电子装置内部及电子装置之间数据通讯安全也受到越来越高的重视。由于芯片和电子装置的逆向工程变得自动化，且旁通道攻击的能力越来越强，成本也变得越来越能够负担，因此要能够保护电子装置不受到未授权者存取也变得益加困难。

在先前技术中，物理不可克隆函数(physical unclonable function，PUF)电路可以利用其原生的特性产生随机数作为密钥，以保护系统免于物理攻击。举例来说，静态随机存取内存(static random access memory，SRAM)中的闩锁器在没有输入信号的情况下，会根据其初始的电性分布而进入特定的稳态，由于其初始的电性分布无法预测也无法控制，因此可以用来实作物理不可克隆函数电路以产生随机数。然而，由于静态随机存取内存的闩锁器所储存的随机数是挥发性(volatile)的，因此每当电源被重置(reset)时，原先储存的随机数就会被抹除而必需重新产生。

发明内容

本发明的一实施例提供一种储存单元，储存单元包括选择电路、第一储存晶体管及第二储存晶体管。

选择电路耦接于源极线及共同节点，选择电路被导通时会建立源极线及共同节点之间的电性连接，而选择电路被截止时则会阻断其电性连接。第一储存晶体管具有第一端、第二端及控制端，第一储存晶体管的第一端耦接于共同节点，第一储存晶体管的第二端耦接于第一位线，而第一储存晶体管的控制端耦接于控制线。第二储存晶体管具有第一端、第二端及控制端，第二储存晶体管的第一端耦接于共同节点，第二储存晶体管的第二端耦接于第二位线，而第二储存晶体管的控制端耦接于控制线。

第一储存晶体管及第二储存晶体管是二维的电荷捕捉装置或三维的电荷捕捉装置。

本发明的另一实施例提供一种操作储存单元的方法。储存单元包括选择电路、第一储存晶体管及第二储存晶体管，选择电路耦接于源极线及共同节点。第一储存晶体管具有第一端、第二端及控制端，第一储存晶体管的第一端耦接于共同节点，第一储存晶体管的第二端耦接于第一位线，而第一储存晶体管的控制端耦接于控制线。第二储存晶体管具有第一端、第二端及控制端，第二储存晶体管的第一端耦接于共同节点，第二储存晶体管的第二端耦接于第二位线，而第二储存晶体管的控制端耦接于控制线。

操作储存单元的方法方法包括在注册操作中，执行第一写入程序，执行第一读取程序以判断在第一写入程序后，第一位在线的读取电流或第二位在线的读取电流是否达到默认值，及根据第一读取程序的结果执行第二写入程序。

第一储存晶体管及第二储存晶体管是二维的电荷捕捉装置或三维的电荷捕捉装置。

附图说明

图1是本发明一实施例的储存单元的示意图。

图2是本发明一实施例的在操作图1的储存单元以进行注册操作的方法流程图。

图3是应用图2的方法时，储存单元所接收到的电压示意图。

图4是本发明一实施例的图1的储存单元的布局设计图。

图5是本发明另一实施例的图1的储存单元的布局设计图。

图6是本发明另一实施例的储存单元的示意图。

图7是本发明一实施例的图6的储存单元的布局设计图。

其中，附图标记说明如下：

100、300 储存单元

110、310 选择电路

112、312、314 选择晶体管

120A、120B 储存晶体管

BL1、BL2 位线

NC1 共同节点

SL1 源极线

CL1 控制线

SIG_SEL 选择信号

200 方法

S210至S270 方法

VR1 第一读取电压

VR2 第二读取电压

VR3 第三读取电压

VC1 控制电压

VS1 源极电压

PP1、PP2、PP3、PP4、PP5 写入程序

RD1、RD2、RD3、RD4 读取程序

DNW N型深井区

OD1 扩散层

PL1、PL2 多晶硅层

MT1 金属层

具体实施方式

图1是本发明一实施例的储存单元100的示意图。储存单元100包括选择电路110及储存晶体管120A及120B。在有些实施例中，储存晶体管120A及120B可以是二维电荷捕捉装置或三维电荷捕捉装置。举例来说，储存晶体管120A及120B可以是硅-氧-氮-氧-硅(silicon-oxide-nitride-oxide-silicon，SONOS)晶体管。

选择电路110可耦接于源极线SL1及共同节点NC1。当选择电路110被导通时，选择电路110可以在源极线SL1及共同节点NC1之间建立电性连接，而当选择电路110被截止时，选择电路110则可以阻断源极线SL1及共同节点NC1之间的电性连接。

在图1中，选择电路110可包括选择晶体管112。选择晶体管112具有第一端、第二端及控制端，选择晶体管112的第一端耦接于共同节点NC1，选择晶体管112的第二端耦接于源极线SL1，而选择晶体管112的控制端可接收选择信号SIG_SEL。

此外，储存晶体管120A具有第一端、第二端及控制端，储存晶体管120A的第一端耦接于共同节点NC1，储存晶体管120A的第二端耦接于位线BL1，而储存晶体管120A的控制端耦接于控制线CL1。储存晶体管120B具有第一端、第二端及控制端，储存晶体管120B的第一端耦接于共同节点NC1，储存晶体管120B的第二端耦接于位线BL2，而储存晶体管120B的控制端耦接于控制线CL1。

在有些实施例中，为使储存单元100完成注册，亦即如同物理不可克隆函数一般，产生并储存随机数位，储存晶体管120A及120B会经历复数次的写入程序。在此情况下，根据储存晶体管120A及120B中无法预测的物理结构差异，储存晶体管120A及120B中的两者之一可能会率先被写入，而另一者则会保持未被写入的状态。如此一来，储存晶体管120A及120B的不同写入状态就可以被记录下来作为随机数位。

图2是本发明一实施例的在操作储存单元100以进行注册操作的方法200的流程图。图3是应用方法200时，储存单元100所接收到的电压示意图。方法200可包括步骤S210至S270。

S210：执行写入程序；

S220：执行读取程序；

S230：若位线BL1上的读取电流或BL2上的读取电流达到默认值，则进入步骤S240，否则进入步骤S250；

S240：使控制电压VC1提高，并使源极电压VS1降低或不变以再次执行写入程序；

S250：若写入程序已经执行超过一预定次数，则进入步骤S260，否则进入步骤S270；

S260：使控制电压VC1及源极电压VS1提高以再次执行写入程序，并回到步骤S220；及

S270：使控制电压VC1降低以再次执行写入程序，并回到步骤S220。

在步骤S210中，注册操作的写入程序PP1会对源极线SL1施加源极电压VS1，对位线BL1及BL2施加参考电压VR1，对控制线CL1施加控制电压VC1，并通过将选择信号SIG_SEL设定在小于源极电压VS1的电压以将选择电路110导通。此外，控制电压V1可大于或实质上等于源极电压VS1，而源极电压VS1可大于参考电压VR1。例如但不限于，在写入程序PP1中，控制电压VC1可以是7.4V，源极电压VS1可以是5.2V，而参考电压VR1可以是0V。

在有些实施例中，如果储存晶体管120A及120B并未被写入，则储存晶体管120A及120B将仍具有较大的电阻值，因此共同节点NC1的电压会接近源极电压VS1，使得储存晶体管120A的第一端及第二端之间产生电场，并使得储存晶体管120B的第一端及第二端之间也产生电场。在此情况下，储存晶体管120A及120B上的电场就可能会因为控制电压VC1而引致热电子注入。

然而，由于储存晶体管120A及120B具有原生的特性差异，因此热电子注入会先发生在储存晶体管120A及120B的其中一者。此外，一旦储存晶体管120A或120B中的其中一者引致了热电子注入，则率先捕捉到电子的储存晶体管的电阻值会下降，使得共同节点NC1的电压被下拉，导致另一个储存晶体管难以引致热电子注入因此也无法捕捉电子。

在有些实施例中，当控制电压VC1及源极电压VS1之间的压差接近储存晶体管的临界电压时，最容易引致热电子注入。因此，为了避免储存晶体管120A及120B太快引致热电子注入导致两者同时捕捉到电子而难以区别两者的差异，在写入程序PP1中，控制电压VC1可以先设定成大于或等于源极电压VS1。如此一来，储存晶体管120A及120B就比较不容易在单一个写入程序之后就被写入而产生超过默认值的读取电流，而可以在后续的写入程序中，使得储存晶体管120A的临界电压与储存晶体管120B的临界电压之间的差异逐渐变大。

在写入程序PP1之后，步骤S220会执行读取程序RD1以判断位线BL1或BL2上的读取电流是否达到默认值。在图3中，读取程序RD1会对位线BL1及BL2施加第一读取电压VRD1，对源极线SL1施加大于第一读取电压VRD1的第二读取电压VRD2，并对控制线CL1施加大于第二读取电压VRD2的第三读取电压VRD3。例如但不限于，第一读取电压VRD1可以是1V，第二读取电压VRD2可以是2.2V，而第三读取电压VRD3可以是2.4V。此外，在读取程序RD1中，选择电路110也会被导通。

在此情况下，如果储存晶体管120A在写入程序PP1中引致了热电子注入并捕捉到足够多的电子，则在读取程序RD1中，储存晶体管120A将会在位线BL1上产生显着的读取电流。然而，如果储存晶体管120A并未捕捉到足够多的电子，则位线BL1上就不会有显着的读取电流。因此，通过侦测位线BL1及BL2上的读取电流，就可以在读取程序RD1中判断储存晶体管120A及120B的写入状态。在有些实施例中，用来判断写入状态的读取电流的默认值可以根据系统的需求来设定，在有些实施例中可例如但不限于1μA或5μA。

在图3中，由于位线BL1及BL2上的读取电流都未达到默认值，因此在步骤S230之后将接续地执行步骤S250。在步骤S250中，由于目前只执行过一次写入程序，亦即写入程序尚未被执行超过预定次数(例如但不限于10次)，因此如图2的流程所示，在步骤S250之后会接着执行步骤S270。在步骤S270中，会将控制电压VC1降低以执行注册操作的写入程序PP2。

在此情况下，由控制电压VC1被降低了，因此控制电压VC1与源极电压VS1之间的压差会更加接近储存晶体管120A及120B的临界电压。如此一来，在写入程序PP2中，热电子注入也就更容易被引致。

在写入程序PP2之后，步骤S220会再次执行来判断储存晶体管120A及120B的写入状态。在图3的读取程序RD2中，由于位线BL1及BL2上的读取电流仍未达到默认值，因此控制电压VC1会再被降低以执行写入程序PP3。

在有些实施例中，步骤S250、S270及S220会重复地执行，直到位线BL1或BL2上的读取电流达到默认值。然而，如果写入程序被执行了超过预定次数，例如但不限于超过10次，则控制电压VC1可能会在重复执行步骤S270的过程中被降低到不再适合引致热电子注入。因此，如步骤S250及S260所述，控制电压VC1及源极电压VS1将被提升以执行后续的写入程序，如此一来，就能够在写入程序中维持适当热电子注入引致的环境。

举例来说，在图3的读取程序RD3中，如果位线BL1及BL2上的读取电流都尚未达到默认值，则在步骤S220及S230之后便会接着执行步骤S250，并进一步判断写入程序是否已经执行了预定次数。由于在写入程序已经执行了预定次数之后，位线BL1及BL2上的读取电流都尚未达到默认值，因此在步骤S260中，会将源极电压VS1及控制电压VC1提升以执行写入程序PP4。在有些实施例中，控制电压VC1会被提升至比在写入程序PP1中所使用的控制电压VC1更高。

在有些实施例中，由于控制电压VC1在前后两个写入程序中的降幅会决定控制电压VC1下降的速度，因此执行写入程序的预定次数会根据每次控制电压VC1的降幅来决定。

此外，若在写入程序PP4之后，位线BL1及BL2上的读取电流仍未达到默认值，则控制电压VC1仍将被降低以执行下一次的写入程序，如图3所示，因而可以增加引致热电子注入的机率。也就是说，在有些实施例中，系统可以使用一个计数器来记录执行写入程序的次数。一旦步骤S250的条件被满足，步骤S260就会将源极电压VS1及控制电压VC1提升以执行写入程序，同时，计数器将会被重置，而控制电压VC1仍会在下一次的写入程序中被降低。

在图3的读取程序RD4中，位线BL1及BL2的其中一者的读取电流在步骤S230中被判断为达到了默认值，因此在步骤S240中会使控制电压VC1提升，并使源极电压VS1降低或保持不变以执行写入程序PP5。

在此情况下，将控制电压VC1提高可有助于原先在热电子注入过程中已捕捉到电子的储存晶体管能够进一步提升其临界电压，同时也可以避免另一个未捕捉到电子的储存晶体管被写入。如此一来，在注册操作完成后，储存晶体管120A及120B的其中一者将会被写入，而另一者则会保持未被写入的状态。因此储存晶体管120A及120B的写入状态就可以作为储存单元100所产生的随机位。举例来说，如果储存晶体管120A被写入，而储存晶体管120B未被写入，则表示随机位为“1”；反之，如果储存晶体管120B被写入，而储存晶体管120A未被写入，则表示随机位为“0”。

在有些实施例中，储存晶体管的写入状态可以通过执行类似于注册操作的读取程序的读取操作来判断。举例来说，在读取操作中，位线BL1及BL2可以在第一读取电压VRD1，源极线SL1可以在第二读取电压VRD2，而控制线CL1可以在第三读取电压VRD3。此外，选择电路110可以被导通。在此情况下，通过在读取操作中侦测位线BL1及BL2上的读取电流，就可以判读出储存单元100中所储存的随机位。

再者，在有些实施例中，可以通过执行清除操作来清除储存在储存单元100中的随机位。举例来说，在清除操作中，源极线SL1及位线BL1及BL2可以在第一清除电压，而控制线CL1可以在小于第一清除电压的第二清除电压。此外，在清除操作中，选择电路110可以被导通。在有些实施例中，第一清除电压可以是6.4V，而第二清除电压可以是-6V，如此一来，施加在储存晶体管120A及120B上的巨大电压差就能够引致福勒穿隧效应(Fowler-Nordheimtunneling)，进而将储存单元100中所储存的随机位清除。

在有些实施例中，储存单元100可以在清除操作之后再次被注册。然而，由于清除操作可能会改变储存晶体管120A及120B的部分特性，因此在清除操作之后执行注册操作的结果可能会与在清除操作之前的注册操作的结果不同。

图4是本发明一实施例的储存单元100的布局设计图。在图4中，选择晶体管112及储存晶体管120A及120B可以设置在深N型井DNW中。储存晶体管120A及120B可以由扩散层OD1及多晶硅层PL1形成，而选择晶体管112可以由扩散层OD1及多晶硅层PL2形成。也就是说，选择晶体管112的第一端、储存晶体管120A的第一端及储存晶体管120B的第一端可以通过氧化扩散层OD1耦接至共同节点NC1。

此外，在图4中，选择晶体管112的信道宽度可以小于储存晶体管120A的信道宽度与储存晶体管120B的信道宽度的和。在此情况下，一旦储存晶体管120A及120B的其中之一在注册操作的写入程序中引致了热电子注入，则共同节点NC1的电压便会迅速下降，进而确保另一个储存晶体管保持在未被写入的状态。

然而，在有些其他实施例中，选择晶体管112的信道宽度也可以大于储存晶体管120A的信道宽度与储存晶体管120B的信道宽度的和，以确保电路结构的布局保持对称。图5是本发明另一实施例的储存单元100的布局设计图。在图5中，氧化扩散层OD1可以直接延伸自储存晶体管120A及120B以保持较为单纯的轮廓，如此一来，在制造过程中就能维持较对称的结构，进而确保注册操作结果的随机性。

此外，由于储存单元100的对称结构有助于保持注册操作结果的随机性，储存单元也可以包括两个选择电路以使电路结构更加对称。图6是本发明另一实施例的储存单元300的示意图。

储存单元300及储存单元100具有相似的结构并且可以根据相似的原理操作。然而，储存单元300的选择电路310可包括两个选择晶体管312及314。

选择晶体管312具有第一端、第二端及控制端，选择晶体管312的第一端耦接于共同节点NC1及储存晶体管120A的第一端，选择晶体管312的第二端耦接于源极线SL1，而选择晶体管312的控制端可接收选择信号SIG_SEL。选择晶体管314具有第一端、第二端及控制端，选择晶体管314的第一端耦接于共同节点NC1及储存晶体管120B的第一端，选择晶体管314的第二端耦接于源极线SL1，而选择晶体管314的控制端可接收选择信号SIG_SEL。

在图6中，由于储存晶体管120A及120B可以分别耦接至选择晶体管312及314，因此在制造过程中，比较能够维持储存单元300的布局对称性。图7是本发明一实施例的储存单元300的布局设计图。在图7中，选择晶体管312的第一端、选择晶体管314的第一端、储存晶体管120A的第一端及储存晶体管120B的第一端可以通过金属层MT1耦接至共同节点NC1。

虽然在图7中是利用金属层MT1来将选择晶体管312及314及储存晶体管120A及120B连接至共同节点NC1，然而在有些其他实施例中，选择晶体管312的第一端、选择晶体管314的第一端、储存晶体管120A的第一端及储存晶体管120B的第一端也可以通过扩散层耦接至共同节点NC1。

综上所述，本发明的实施例所提供的储存单元可以利用二维的电荷捕捉装置或三维的电荷捕捉装置来产生并储存随机位。此外，储存在储存单元中的随机位也可以通过清除操作来清除，进而提升储存单元在使用上的弹性及安全性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。