半导体存储装置及读出方法
阅读说明：本技术 半导体存储装置及读出方法 (Semiconductor memory device and read-out method ) 是由 葛西央伦 于 2021-02-02 设计创作，主要内容包括：本发明提供一种可以高速地进行跨越多个芯片间的连续读出的半导体存储装置及读出方法。本发明的NAND型闪速存储器包括所堆叠的多个芯片。各芯片具有：读出部件,进行页的连续读出；输出缓冲器部,与时钟信号同步地将由读出部件读出的数据输出至输入输出总线；以及最终页检测部,检测读出页是否为所述芯片的最终页。在进行跨越芯片间的连续读出的情况下,输出缓冲器部响应于最终页的检测结果,通过驱动能力大的第一输出缓冲器输出最终页的数据之后,通过驱动能力小的第二输出缓冲器输出或保持所述最终页的数据。(The invention provides a semiconductor memory device and a reading method capable of continuously reading across a plurality of chips at high speed. The NAND-type flash memory of the present invention includes a plurality of chips stacked. Each chip has: a reading unit that performs continuous reading of pages; an output buffer section that outputs data read by the reading section to an input/output bus in synchronization with a clock signal; and a final page detection section that detects whether the read page is a final page of the chip. In the case of performing continuous read across chips, the output buffer section outputs or holds data of a final page through a second output buffer having a small driving capability after outputting the data of the final page through a first output buffer having a large driving capability in response to a detection result of the final page.)
技术领域
本发明涉及一种与非(NAND)型的闪速存储器等，尤其涉及一种半导体存储装置及包括多个芯片的闪速存储器的读出方法。
背景技术
为了实现与或非(NOR)型闪速存储器的互换性，有时在NAND型闪速存储器中搭载响应于来自外部的命令，连续地读出多个页的功能。例如，日本专利特开2014-078301号公报的NAND型闪速存储器响应于外部控制信号CLE输入读出模式的命令，接着响应于外部控制信号ALE输入地址，接着响应于外部控制信号CLE输入用于页读出的命令，从而能够进行自存储单元阵列的页的连续读出。
发明内容
NAND型闪速存储器与NOR型闪速存储器相比，读出速度慢，因此通过连续地读出大尺寸的数据来防止数据的传送速率的降低。另外，为了实现存储容量的增大，在NAND型闪速存储器中，存在使多个芯片(裸片)堆叠在一个封装内的多芯片产品(多芯片封装(MultipleChip Package，MCP))。
在此种MCP产品中，要求跨越芯片间进行更大尺寸的数据的连续读出。然而，在现有的MCP产品中，不共享物理上分离的芯片间信息，且不对其他芯片读出的地址进行识别，因此无法进行芯片整体的连续读出。即，在进行跨越芯片间的连续读出的情况下，为了当前的芯片的连续读出必须输入命令，在当前的芯片的读出结束后，为了下一芯片的连续读出必须输入命令。
图1是表示堆叠有两个芯片的闪速存储器的地址空间。芯片#0具有$00000～$0FFFF的地址空间，芯片#1具有$10000～$1FFFF的地址空间。在利用此种闪速存储器进行连续读出的情况下，若输入连续读出的命令及地址(行地址及列地址)，则各芯片基于所输入的地址来判定是否选择了自身。例如，若所输入的地址符合$00000～$0FFFF的地址空间，则芯片#0判断为选择了自身，若所输入的地址符合$10000～$1FFFF的地址空间，则芯片#1判断为选择了自身。
所选择的芯片将由所输入的地址指定的行地址作为开头页而开始读出，然后，使行地址自动地递增，当行地址到达最终页后，结束连续读出。最终页例如由所选择的芯片的地址空间的最终地址、或由用户指定的地址来确定。若进行跨越芯片#0与芯片#1的连续读出，则用户必须输入用于芯片#0的连续读出的命令及地址，接着必须输入用于芯片#1的连续读出的命令及地址。
在如上所述现有的包括多个芯片的闪速存储器中，存在未对应于如跨越芯片间那样的连续读出，而无法无缝地进行整个芯片的连续读出的问题。
本发明解决此种现有的问题，且目的在于提供一种可以高速地进行跨越多个芯片间的连续读出的半导体存储装置。
本发明的半导体存储装置包括多个NAND型闪速存储器，所述半导体存储装置中，各芯片具有：读出部件，进行页的连续读出；输出部件，与时钟信号同步地将由所述读出部件读出的数据输出至输出总线；以及检测部件，检测由所述读出部件读出的页是所述芯片的最终页，在通过所述读出部件进行跨越芯片间的连续读出的情况下，所述输出部件响应于所述检测部件的检测结果，利用第一输出阻抗输出最终页的数据之后，利用高于第一输出阻抗的第二输出阻抗输出或保持所述最终页的数据。
在本发明的一个实施方式中，所述输出部件包括：第一输出缓冲器，具有所述第一输出阻抗；以及第二输出缓冲器，具有所述第二输出阻抗，所述输出部件基于来自所述检测部件的检测信号，选择性地使第一输出缓冲器或第二输出缓冲器运行。在本发明的一个实施方式中，所述输出部件响应于检测到最终页，使所述第一输出缓冲器在第一期间运行，使所述第二输出缓冲器在经过第一期间后的第二期间运行。
在本发明的一个实施方式中，所述第一期间大于所述第二期间。在本发明的一个实施方式中，当输出第一芯片的最终页的数据的期间与输出第二芯片的开头页的数据的期间部分地重叠时，最终页的数据是利用第二输出阻抗输出至输出总线上，开头页的数据是利用第一输出阻抗输出至输出总线上。在本发明的一个实施方式中，所述检测部件通过将行地址计数器的计数信息与芯片的地址空间进行比较来检测最终页。在本发明的一个实施方式中，多个芯片具有相同的构成，多个芯片分别连接于共用的外部端子。
本发明的半导体存储装置的读出方法是包括多个NAND型闪速存储器的芯片的半导体存储装置的读出方法，具有：第一步骤，当与时钟信号同步地进行跨越芯片间的连续读出时，检测所读出的芯片的最终页；以及第二步骤，响应于最终页的检测，利用第一输出阻抗将最终页的数据输出至输出总线之后，利用高于第一输出阻抗的第二输出阻抗将所述最终页的数据输出或保持至输出总线。
在本发明的一个实施方式中，所述第二步骤在第一期间通过第一输出缓冲器输出最终页的数据，在经过第一期间后的第二期间通过第二输出缓冲器输出或保持最终页的数据。在本发明的一个实施方式中，所述第一期间大于所述第二期间。在本发明的一个实施方式中，当输出第一芯片的最终页的数据的期间与输出第二芯片的开头页的数据的期间部分地重叠时，最终页的数据是利用第二输出阻抗输出至输出总线上，开头页的数据是利用第一输出阻抗输出至输出总线上。在本发明的一个实施方式中，所述检测步骤是通过将行地址计数器的计数信息与芯片的地址空间比较来检测最终页。
根据本发明，在进行跨越芯片间的连续读出的情况下，利用第一输出阻抗输出最终页的数据之后，利用高于第一输出阻抗的第二输出阻抗输出或保持所述最终页的数据，因此可以无缝且高速地进行芯片间的连续读出。
附图说明
图1是表示现有的搭载多个芯片的闪速存储器的地址空间的图；
图2是表示本发明实施例的NAND型闪速存储器的封装内所堆叠的芯片的内部焊盘与外部端子的连接关系的图；
图3是表示本发明实施例的NAND型闪速存储器所搭载的芯片间的连接关系的图；
图4是表示本发明实施例的NAND型闪速存储器的一个芯片的内部构成的图；
图5是表示本发明实施例的NAND型闪速存储器的输入输出电路的构成的图；
图6是表示本发明实施例的输出缓冲器部的内部构成的图；
图7的(A)、图7的(B)是对本发明实施例的NAND型闪速存储器中连续读出接近芯片边界时的运行进行说明的图。
[符号的说明]
50：主计算机
100：闪速存储器
100A、100B：芯片(存储芯片)
110：外部端子
112：内部配线
120A、120B：内部焊盘
210A、210B：存储单元阵列
220A、220B：外围电路
230A、230B：控制器
240A、240B：输入输出电路
242A、242B：并行/串行转换电路
244A、244B：输出缓冲器部
246A、246B：输入输出总线
250A：地址寄存器
252A、252B：行地址计数器
260A：字线选择电路
270A：页缓冲器/读出电路
280A：列选择电路
282A：列解码器
284A：差动读出放大器
286A：数据总线
300A、300B：最终页检测部
310A、310B：第一输出缓冲器
320A、320B：第二输出缓冲器
Ax：行地址信息
Ay：列地址信息
BLK(0)、BLK(1)、...、BLK(m－1)：块
BT/BB：位线对
CLK：时钟信号
DT_A：检测信号
tCxQV：自时钟信号CLK的上升沿或下降沿至对输入输出总线246A输出数据为止的最大允许时间
tCxQV'：自时钟信号CLK的上升沿或下降沿至对输入输出总线246B输出数据为止的最大允许时间
t0～t4：时刻
Tp、Tq：期间
YS：列选择信号
#0、#1：芯片
具体实施方式
本发明的半导体存储装置可以为搭载多个芯片的NAND型闪速存储器、或者嵌入此种闪速存储器的微处理器、微控制器、逻辑、专用集成电路(Application SpecificIntegrated Circuits，ASIC)、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。
接着，参照附图对本发明的实施例进行详细说明。图2是表示本发明实施例的NAND型闪速存储器的封装内所堆叠的芯片的内部焊盘与外部端子的连接关系的图。本实施例的闪速存储器100包括一个封装内所堆叠的多个存储芯片。例如，多个存储芯片封装于球栅阵列(Ball Grid Array，BGA)或芯片尺寸封装(Chip Scale Package，CSP)等封装内。图2表示堆叠两个存储芯片100A、100B的示例。两个存储芯片100A、100B可以是相同构成的芯片，芯片100A例如对应于如图1所示的具有的地址空间($00000～$0FFFF)的芯片#0，芯片100B对应于具有地址空间($10000～$1FFFF)的芯片#1。
闪速存储器100包括作为与外部的输入输出接口发挥功能的多个外部端子110。外部端子110形成于CSP或BGA等封装。外部端子110自未图示的主计算机输入命令(读出、写入、擦除等)、地址、数据等，或者输出所读出的数据等。在闪速存储器100搭载串行外设接口(Serial Peripheral Interface，SPI)功能的情况下，外部端子110包括用于输入时钟信号的时钟端子。外部端子110还可以包括用于输入地址锁存使能或命令锁存使能等的控制信号的控制端子。
外部端子110经由内部配线112分别电连接于芯片100A的对应的内部焊盘120A，并且分别电连接于芯片100B的对应的内部焊盘120B。如此，外部端子110以共用的方式电连接于芯片100A及芯片100B的内部焊盘120A及内部焊盘120B。
图3是表示本实施例的闪速存储器100的各芯片的内部构成的框图。芯片100A包括形成有多个NAND串的存储单元阵列210A、形成有行选择电路或页缓冲器/读出电路等的外围电路220A、对芯片100A的运行进行控制的控制器230A、连接于内部焊盘120A的输入输出电路240A。芯片100B包括形成有多个NAND串的存储单元阵列210B、形成有行选择电路或页缓冲器/读出电路等的外围电路220B、对芯片100B的运行进行控制的控制器230B、连接于内部焊盘120B的输入输出电路240B。
芯片100A及芯片100B经由外部端子110连接于主计算机50。自主计算机50输出的命令(读出、写入、擦除等)、地址等经由外部端子110以共用的方式输入至芯片100A及芯片100B。用户可以不对芯片100A、芯片100B进行识别而将其作为恰如一个闪速存储器来处理。
在一个实施方式中，控制器230A/230B监测经由输入输出电路240A/240B自主计算机50输入的地址，并基于所述地址判定是否选择了自身。例如，若所输入的地址与自身的存储单元阵列210A的地址空间一致，则控制器230A判定为选择了自身，若所输入的地址与存储单元阵列210B的地址空间一致，则控制器230B判定为选择了自身。当芯片100A及芯片100B是选择了自身的芯片时，执行所输入的命令。
图4是表示芯片100A的内部构成的图。芯片100A包括如下部件而构成：存储单元阵列210A，呈矩阵状地排列有多个存储单元；输入输出电路240A，经由外部端子110进行数据的输入输出；地址寄存器250A，经由输入输出电路240A接收地址；控制器230A，基于经由输入输出电路240A接收到的命令等来对各部进行控制；字线选择电路260A，基于自地址寄存器250A接收到的行地址信息Ax来进行块的选择或字线的选择等；页缓冲器/读出电路270A，保持自字线选择电路260A选择的页读出的数据，或保持要写入至所选择的页的数据；以及列选择电路280A，基于自地址寄存器250A接收到的列地址信息Ay来选择页缓冲器/读出电路270A的列。芯片100B与芯片100A具有同样地构成，因此省略其说明。
存储单元阵列210A包括沿列方向配置的m个块BLK(0)、BLK(1)、...、BLK(m－1)，在一个块形成有多个NAND串。一个NAND串包括串联连接的多个存储单元、位线侧选择晶体管及源极线侧选择晶体管。NAND串既可二维地形成于基板表面上，也可三维地形成于基板表面上。另外，存储单元既可为存储一个位(bit)(二值数据)的类型，也可为存储多个位的类型。
在读出运行中，对位线施加某正电压，对选择字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，使位线侧选择晶体管及源极线侧选择晶体管接通，对共用源极线施加0V。在写入运行中，对选择字线施加高电压的写入电压(例如15V～20V)，对非选择字线施加中间电位(例如10V)，使位线侧选择晶体管接通，使源极线侧选择晶体管断开，对位线供给与“0”或“1”的数据对应的电位。在擦除运行中，对块内的选择字线施加0V，对P阱(well)施加高电压(例如20V)。
页缓冲器/读出电路270A包括分别能够保持一页的数据的两个锁存器L1、L2，且能够在锁存器L1、锁存器L2之间进行双向的数据传送。一个锁存器包括分别能够独立地运行的第一高速缓存C1及第二高速缓存C2，一个高速缓存能够保持1/2页的数据，即，能够在锁存器L1、锁存器L2之间以1/2页为单位进行数据的传送。
当控制器230A经由输入输出电路240A接收到连续读出的命令时，对自开头页至结束页为止的连续读出运行进行控制。当进行连续读出时，在与外部时钟信号CLK同步地输出锁存器L2所保持的页数据的期间，自存储单元阵列210A读出下一页，所述页数据保持于锁存器L1。通过锁存器L1、锁存器L2的管线(pipeline)处理进行页的连续读出。在本实施例中，能够不降低时钟信号CLK的频率、且在连续读出跨越芯片间时不需要命令的输入地进行无缝的连续读出。
接着，参照图2、图4及图5对本实施例的输入输出电路240A的输出部进行说明。当输出页缓冲器/读出电路270A所保持的数据时，通过列选择电路280A的列选择信号YS，自页缓冲器/读出电路270A的锁存器L2所保持的页数据中选择n位的数据。列选择信号YS是由对列地址信息Ay进行解码的列解码器282A生成。所选择的n位的数据作为差动数据输入至n个差动读出放大器284A的位线对BT/BB。差动读出放大器284A经由n位宽的数据总线286A将所读出的n位的数据输出至并行/串行转换电路242A。
并行/串行转换电路242A包括串联连接的多个触发器，触发器与自外部供给的时钟信号CLK或对其进行分频而得的时钟信号同步地将并行输入的数据转换为串行，并将所转换的串行数据输出至输出缓冲器部244A。输出缓冲器部244A将所输入的数据输出至输入输出总线246A。输入输出总线246A经由内部焊盘120A连接于外部端子110。在外部端子110输出m位(例如×2、×4、×8等)的数据的情况下，输出缓冲器部244A及输入输出总线246A为m个。
芯片100B的输入输出电路240B也与输入输出电路240A同样地构成，输出缓冲器部244B将所输入的数据输出至输入输出总线246B上。输入输出总线246B经由内部焊盘120B连接于外部端子110。如图2所述，一个外部端子110对于芯片100A、芯片100B的输入输出总线246A及输入输出总线246B为共用的。
图6是表示芯片100A与芯片100B各自的输出缓冲器部244A、输出缓冲器部244B的内部构成的图。存储芯片100A的输出缓冲器部244A具有：最终页检测部300A，在连续读出运行时检测存储单元阵列210A的最终页；第一输出缓冲器310A，自并行/串行转换电路(P/S转换电路)242A接收数据并将接收到的数据输出至输入输出总线246A，且驱动能力大；以及第二输出缓冲器320A，自P/S转换电路242A接收数据并将接收到的数据输出至输入输出总线246A，且驱动能力小。最终页检测部300A在检测到最终页时将H电平的检测信号DT_A输出至第一输出缓冲器310A及第二输出缓冲器320A，在未检测到最终页时将L电平的检测信号DT_A输出至第一输出缓冲器310A及第二输出缓冲器320A，用以切换第一输出缓冲器310A及第二输出缓冲器320A的运行。芯片100B的输出缓冲器部244B也同样地构成，在此省略其叙述。
最终页检测部300A基于行地址计数器252A的计数信息来检测最终页。行地址计数器252A指定进行连续读出时的页。在进行连续读出时，对行地址计数器252A设置开头页的地址，每当结束页的读出时，使行地址计数器252A递增，指定下一页。最终页检测部300A包括保持存储单元阵列210A的地址空间内的最终地址的寄存器、以及将所述最终地址与行地址计数器252A的计数值进行比较的比较器，当计数值与最终地址一致时，检测最终页。
最终页检测部300A还包括延迟电路，当检测到最终页时，所述延迟电路调整输出H电平的检测信号DT_A的时机。更具体地说，在经过由主计算机50可以更确实地接收自第一输出缓冲器310A输出的数据的时间后的时机(例如图7的(B)的Tp)，延迟电路使检测信号DT_A自L电平转变为H电平。
当检测信号DT_A为L电平时，启用第一输出缓冲器310A，禁用第二输出缓冲器320A，自P/S转换电路242A输出的数据通过驱动能力大的第一输出缓冲器310A输出至输入输出总线246A。当检测信号DT_A为H电平时，禁用第一输出缓冲器310A，启用第二输出缓冲器320A，自并行/串行转换电路242A输出的数据由驱动能力小的第二输出缓冲器320A保持。特别要说明的是，第二输出缓冲器320A并不具有充分的驱动能力驱动输入输出总线246A，基本上是保持数据。例如，第一输出缓冲器310A将连接于输入输出总线246A的输出线的阻抗设定为25欧姆，第二输出缓冲器320A将连接于输入输出总线246A的输出线的阻抗设定为250欧姆。此种输出阻抗的比为一例，也可以是大于其的比或小于其的比。
此处应注意，连接有芯片100A的输出缓冲器部244A的输入输出总线246A与连接有芯片100B的输出缓冲器部244B的输入输出总线246B电短路。在进行跨越芯片间的连续读出的情况下，理想的是芯片100A的最终页的读出数据与芯片100B的开头页的读出数据在输入输出总线246A、输入输出总线246B上不发生冲突。然而，实际上，因用于将物理上不同的两个芯片100A、100B连接于输入输出总线246A、输入输出总线246B的配线电阻的偏差、或芯片间的制造偏差等，芯片100A的最终页的读出数据与芯片100B的开头页的读出数据有可能发生冲突。若逻辑电平不同的数据发生冲突，则在输出缓冲器部244A与输出缓冲器部244B之间流动大的贯通电流，有可能导致电路损坏或读出数据发生错误。在本实施例中，为了防止此种情况，当输出最终页的数据时，将运行自第一输出缓冲器310A切换至第二输出缓冲器320A。即使数据发生冲突，由于第二输出缓冲器320A的阻抗高，因此也抑制输出缓冲器部244A与输出缓冲器部244B之间的贯通电流。
接着，对基于本实施例的跨越芯片间的连续读出运行进行说明。用于连续读出的命令以共用的方式输入至芯片100A及芯片100B，芯片100A、芯片100B的控制器230A、控制器230B对连续读出的命令进行解读，开始连续读出的运行。控制器230A、控制器230B通过分别对自身的地址空间进行识别，来自动地判定芯片的边界。例如，芯片100A、芯片100B的存储单元阵列210A、存储单元阵列210B的存储尺寸分别为1G位，芯片100A、芯片100B的行地址计数器252A、行地址计数器252B对2G位的地址空间进行计数。在自芯片100A的特定地址开始连续读出的情况下，芯片100A会进行读出运行并使行地址计数器252A递增，芯片100B则不进行读出运行并使行地址计数器252B递增。同时，行地址计数器252A及行地址计数器252B监测芯片100A及芯片100B的边界，当读出运行进行到芯片100A及芯片100B的边界时，芯片100A停止读出，芯片100B开始读出。
图7的(A)是表示连续读出接近芯片的边界时的输出缓冲器部244A、输出缓冲器部244B的第一输出缓冲器310A(310B)及第二输出缓冲器320A(320B)的切换的图，图7的(B)是表示输出至输入输出总线246A、输入输出总线246B的数据的时机的图。此处，设为如上所述，自芯片100A的特定的地址开始连续读出，在芯片100B的特定的地址结束连续读出。连续读出的结束例如是通过来自主计算机50的命令或最终地址的指定来实施。
参照图6及图7的(A)、图7的(B)，当开始页的连续读出后，输出缓冲器部244A与时钟信号CLK同步地将所读出的页的数据输出至输入输出总线246A。在此期间，最终页检测部300A的检测信号DT_A为L电平，使用驱动能力大的第一输出缓冲器310A输出数据。如图7的(A)所示，在到达最终页的地址“$0FFFF”之前，输出阻抗为25欧姆。当检测到芯片100A的最终页后，在经过通过主计算机50确实地进行数据的接收的时间后的时机，检测信号DT_A自L电平转变为H电平。因此，最终页的读出数据在通过驱动能力大的第一输出缓冲器310A输出之后，会由驱动能力小的第二输出缓冲器320A保持。
在图7的(B)中，“tCxQV”是自时钟信号CLK的上升沿或下降沿至对输入输出总线246A输出数据为止的最大允许时间，“tCxQV'”是自时钟信号CLK的上升沿或下降沿至对输入输出总线246B输出数据为止的最大允许时间。
响应于时刻t0，最终页的前一页($FFFE)的数据输出至输入输出总线246A，响应于时刻t1，最终页($FFFF)的数据输出至输入输出总线246A。如上所述，关于最终页的数据，在Tp的期间通过驱动能力大的第一输出缓冲器310A输出，在Tq的期间(Tp＞Tq)通过驱动能力小的第二输出缓冲器320A保持数据。响应于时刻t2，芯片100B的开头页($0000)的数据输出至输入输出总线246B，响应于时刻t3，下一页($0001)的数据输出至输入输出总线246B。
此处，芯片100A输出最终页的数据的期间与芯片100B输出开头页的数据的期间有可能一部分重叠。然而，由于芯片100A在期间Tq使输出缓冲器部244A处于高阻抗状态，因此可以抑制芯片100B的开头页的数据损失，或者在芯片100B的输出缓冲器部244B与输出缓冲器部244A之间经由输入输出总线246A、输入输出总线246B产生贯通电流。由此，能够在跨越芯片间的连续读出运行中，不降低时钟信号CLK的频率地进行无缝的高速存取。
在所述实施例中示出了堆叠两个芯片的示例，但所堆叠的芯片的数量也可为三个以上。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，能够在权利要求所记载的本发明的主旨范围内进行各种变形及变更。
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