阅读说明：本技术 半导体器件及其形成方法 (Semiconductor device and method of forming the same ) 是由 周飞 于 2018-06-27 设计创作，主要内容包括：一种半导体结构及其形成方法,其中方法包括：提供衬底,所述衬底包括第一区和第二区,所述第一区和第二区衬底上分别具有覆盖部分衬底表面的伪栅极结构和层间介质层；去除所述第一区层间介质层内的伪栅极结构形成第一伪栅开口；去除所述第二区层间介质层内的伪栅极结构形成第二伪栅开口；分别在所述第一区和第二区的层间介质层内形成接触孔,所述接触孔底部分别暴露出第一区和第二区的源漏掺杂区；在所述接触孔的底部表面形成金属硅化物层；形成所述金属硅化物层之后,形成填充满所述接触孔的导电插塞；在形成所述导电插塞之后,分别在所述第一伪栅开口和第二伪栅开口内形成N型功函数材料层。所述方法形成的半导体器件的性能较好。(A semiconductor structure and a method of forming the same, wherein the method comprises: providing a substrate, wherein the substrate comprises a first area and a second area, and the first area and the second area are respectively provided with a pseudo gate structure and an interlayer dielectric layer which cover a part of the surface of the substrate; removing the dummy gate structure in the first interlayer dielectric layer to form a first dummy gate opening; removing the dummy gate structure in the second interlayer dielectric layer to form a second dummy gate opening; forming contact holes in the interlayer dielectric layers of the first region and the second region respectively, wherein the bottoms of the contact holes are exposed out of the source-drain doped regions of the first region and the second region respectively; forming a metal silicide layer on the bottom surface of the contact hole; forming a conductive plug filling the contact hole after forming the metal silicide layer; and after the conductive plug is formed, forming N-type work function material layers in the first dummy gate opening and the second dummy gate opening respectively. The semiconductor device formed by the method has better performance.)

半导体器件及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。

通常采用后硅化物工艺(silicide last)在源漏掺杂区上的接触孔内形成金属硅化物，以降低源漏掺杂区和上层金属之间的接触电阻。然而形成金属硅化物采用的退火工艺加剧了N型功函数材料层中的Al离子的扩散。采用现有技术形成的半导体器件的性能有待提高。

发明内容

本发明解决的技术问题是提供一种半导体器件的形成方法，降低NMOS晶体管中N型功函数材料层中的Al离子扩散到栅介质层。

为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：包括：提供衬底，所述衬底上具有覆盖部分衬底表面的伪栅极结构和层间介质层，所述层间介质层覆盖伪栅极结构的侧壁表面，所述伪栅极结构两侧的衬底内具有源漏掺杂区；去除所述伪栅极结构，在所述层间介质层内形成伪栅开口；在所述层间介质层内形成接触孔，所述接触孔底部暴露出源漏掺杂区；在所述接触孔的底部表面形成金属硅化物层；形成所述金属硅化物层之后，形成填充满所述接触孔的导电插塞；形成所述导电插塞之后，在所述伪栅开口内形成N型功函数材料层。

可选的，形成所述伪栅开口之后，形成所述接触孔。

可选的，在形成所述伪栅开口之后，在形成所述接触孔之前，还包括：在所述伪栅开口的侧壁和底部表面形成界面层；在所述界面层表面形成栅介质层；在所述栅介质层表面形成扩散阻挡层。

可选的，所述衬底包括第一区和第二区；所述第一区用于形成N型场效应晶体管，所述第二区用于形成P型场效应晶体管。

可选的，所述伪栅极结构分别位于所述第一区的衬底表面和第二区的衬底表面；所述源漏掺杂区分别位于第一区的衬底内和第二区的衬底内；所述接触孔分别位于第一区的层间介质层内和第二区的层间介质层内；所述N型功函数材料层分别位于第一区的伪栅开口内和第二区的伪栅开口内。

可选的，在形成所述扩散阻挡层之后，形成所述接触孔之前，还包括：在所述第一区的伪栅开口内和第二区的伪栅开口内形成牺牲结构，且所述牺牲结构填充满所述第一区的伪栅开口和第二区的伪栅开口。

可选的，所述牺牲结构包括第一牺牲层以及位于第一牺牲层表面的第二牺牲层。

可选的，所述牺牲结构的形成步骤包括：在所述第一区的伪栅开口和第二区的伪栅开口的侧壁和底部表面形成第一牺牲层；在第一牺牲层表面形成第二牺牲层。

可选的，所述第一牺牲层的材料包括非晶硅、多晶硅或者单晶硅；第二牺牲层的材料包括氧化硅。

可选的，所述牺牲结构的形成方法还包括：在形成所述第一牺牲层之后进行第一退火工艺；所述第一退火工艺的退火温度800摄氏度～1000摄氏度。

可选的，所述牺牲结构为单层；所述牺牲结构的材料包括非晶硅、多晶硅或者单晶硅。

可选的，形成所述牺牲结构之后进行第二退火工艺；所述第二退火工艺的退火温度为800摄氏度～1000摄氏度。

可选的，所述金属硅化物层的形成方法包括：在所述接触孔侧壁和底部表面沉积金属层；进行第三退火工艺，使金属层与源漏掺杂区表面反应，形成金属硅化物层；所述第三退火工艺为激光退火工艺，退火温度为750摄氏度～900摄氏度。

可选的，所述金属硅化物层的材料包括：钛硅化合物。

可选的，在形成所述导电插塞之后，形成N型功函数材料层之前，还包括：去除所述第一区的伪栅开口和第二区的伪栅开口内牺牲结构；在去除所述第一区的伪栅开口和第二区的伪栅开口内牺牲结构之后，去除所述第一区的伪栅开口内的扩散阻挡层。

可选的，在去除所述第一区的伪栅开口内的扩散阻挡层之后，在形成N型功函数材料层之前，还包括：在所述第二区的伪栅开口内形成P型功函数材料层。

可选的，所述P型功函数材料层的材料包括氮化钛或者氮化钽。

可选的，所述N型功函数材料层的材料包括TiAl、TiAlC、TiAlN和AlN中的一种或多种组合。

可选的，在所述伪栅开口内形成N型功函数材料层之后，还包括：在所述伪栅开口内填充满金属材料以形成金属栅。

相应的，本发明还提供一种采用上述任一项方法形成的一种半导体器件。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体器件的形成方法中，在所述接触孔内形成所述金属硅化物层之后，形成填充满所述接触孔的导电插塞；在形成所述导电插塞后，在所述伪栅开口内形成N型功函数材料层。通过在所述接触孔内形成金属硅化物层之后，在伪栅开口内形成所述N型功函数材料层，能够避免形成金属硅化物层进行的退火工艺高温过程对N型功函数材料层中物质产生影响，能够降低所述N型功函数材料层中Al离子的扩散，从而降低晶体管中N型功函数材料层中的Al离子扩散到栅介质层，从而能够改善栅介质层的界面态，进而改善栅介质层的可靠性，同时避免器件开启电压的改变，使获得的半导体器件的性能得到提高。

进一步，形成所述栅介质层进行的第四退火工艺，一方面，修复栅介质层的缺陷，改善栅介质层的界面态，从而有利于改善半导体器件的可靠性和开启电压；另一方面，形成栅介质层在金属硅化物层之前，从而避免第四退火工艺对金属硅化物层产生影响，提高形成的金属硅化物层质量，从而减小源漏掺杂区和导电插塞的接触电阻，从而有利于提高半导体器件的性能。

进一步，所述形成方法还包括：在形成所述接触孔之前，在所述伪栅开口的侧壁和底部表面形成界面层。所述界面层能够避免衬底与后续在界面层表面形成的栅介质层发生接触，从而有利于提高半导体器件的性能。

进一步，所述扩散阻挡层，一方面，能够作为PMOS晶体管内的P型功函数材料层，另一方面，能够作为阻挡层，阻挡PMOS晶体管中的N型功函数材料层扩散到栅介质层，从而改善半导体器件的可靠性和开启电压。

附图说明

图1至图14是本发明一实施例的半导体器件的形成方法的各步骤的结构示意图。

具体实施方式

如背景技术所述，现有技术形成的半导体器件的性能有待提高。

一种半导体器件的形成方法，包括：提供半导体衬底，所述衬底包括NMOS晶体管区域和PMOS晶体管区域，NMOS晶体管区域和PMOS晶体管区域的半导体衬底上具有覆盖部分衬底表面的伪栅极结构和层间介质层，所述层间介质层覆盖伪栅极结构的侧壁表面，所述伪栅极结构两侧的衬底内具有源漏掺杂区；去除NMOS晶体管区域的伪栅极结构，在NMOS晶体管区域的层间介质层内形成第一伪栅开口；去除PMOS晶体管区域的伪栅极结构，在PMOS晶体管区域的层间介质层内形成第二伪栅开口；形成第一伪栅开口和第二伪栅开口之后，在所述第一伪栅开口的侧壁和底部形成高k介质层、位于高k介质层上的N型功函数材料层、以及位于N型功函数材料层上的金属栅；在所述第二伪栅开口的侧壁和底部形成高k介质层、位于高k介质层上的P型功函数材料层、以及位于P型功函数材料层上的金属栅；在第一伪栅开口和第二伪栅开口内形成金属栅之后，分别在NMOS晶体管区域和PMOS晶体管区域的源漏掺杂区上方形成接触孔，在所述接触孔的侧壁和底部表面形成金属硅化物层；形成所述金属硅化物层之后，在所述接触孔内填充满金属材料形成导电插塞。

通过在形成功函数材料层之后形成金属硅化物层，可以避免形成高k介质层之后进行的退火工艺和形成功函数材料层过程中，进行的热处理对已经形成的金属硅化物层产生影响，从而能够提高金属硅化物层的质量，减小源漏掺杂区和导电插塞的接触电阻，使形成的半导体器件性能较好。

通过在源漏掺杂区上的接触孔内形成金属硅化物层，可以降低源漏掺杂区和填充满接触孔的金属层之间的接触电阻。然而，形成金属硅化物层需要进行退火工艺，在所述第一伪栅开口的侧壁和底部形成N型功函数金属材料层之后，再在源漏掺杂区上的接触孔内形成金属硅化物层，退火工艺的高温过程会加剧NMOS晶体管中已形成的N型功函数材料层中的Al离子扩散到下层的栅介质层，进而影响栅介质层界面态，进而影响栅介质层界面可靠性和半导体器件的开启电压，从而使形成的半导体器件的性能较差。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述层间介质层内形成接触孔，所述接触孔底部暴露出源漏掺杂区；在所述接触孔的底部表面形成金属硅化物层；形成所述金属硅化物层之后，在所述伪栅开口内形成N型功函数材料层。所述方法形成的半导体器件的性能较好。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图1，提供衬底100，所述衬底包括第一区A和第二区B，所述衬底100上具有覆盖部分衬底表面的伪栅极结构103和层间介质层107，所述层间介质层107覆盖伪栅极结构103的侧壁表面，所述伪栅极结构103两侧的衬底100内具有源漏掺杂区106，所述层间介质层107表面具有覆盖伪栅极结构103部分侧壁的保护层108。

在本实施例中，所述衬底100包括：基底101和位于基底101上的鳍部102。

在其它实施例中，当所述半导体器件为平面式的MOS晶体管时，所述衬底为平面式的半导体衬底。

在本实施例中，所述第一区A用于形成NMOS晶体管，所述第二区B用于形成PMOS晶体管。

在本实施例中，所述衬底100的形成方法包括：提供初始基底，所述初始基底上具有第一掩膜层，所述第一掩膜层暴露出部分初始基底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始基底，形成基底101和位于基底101上的鳍部102。

在本实施例中，所述初始基底的材料为硅。相应的，所述基底101和鳍部102的材料为硅。

在本实施例中，所述伪栅极结构103侧壁表面具有偏移侧墙104以及位于偏移侧墙104侧壁表面的主侧墙105。

所述偏移侧墙104用于定义轻掺杂区(图中未示出)的位置。所述主侧墙105用于定义源漏掺杂区106的位置。

所述衬底100上还具有覆盖所述鳍部102的隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部102的顶部表面，且覆盖鳍部102的部分侧壁。

请参考图2，去除所述第一区A层间介质层107内的伪栅极结构103形成第一伪栅开口109；去除所述第二区B层间介质层107内的伪栅极结构103形成第二伪栅开口110。

在本实施例中，去除伪栅极结构103的工艺为干法刻蚀工艺。具体工艺参数包括：采用的气体包括HBr和He，其中，HBr的流量为150标准毫升/分～500标准毫升/分，He的流量为100标准毫升/分～400标准毫升/分，压强为3毫托～10毫托，侧壁射频功率为200瓦～500瓦，底部射频功率为10瓦～40瓦，温度为50摄氏度～100摄氏度。

所述第一伪栅开口109和第二伪栅开口110用于后续形成栅极结构。

请参考图3，在所述第一伪栅开口109和第二伪栅开口110侧壁和底部表面以及保护层108表面形成界面膜111、位于所述界面膜111表面的栅介质膜112和位于所述栅介质膜112表面的扩散阻挡膜113。

形成所述界面膜111的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

所述界面膜111用于后续形成界面层。在本实施例中，所述界面膜111的材料包括：氧化硅。相应的，后续形成的界面层材料包括：氧化硅。

所述栅介质层膜112用于后续形成栅介质层。所述栅介质膜112的材料为高K(K大于3.9)介质材料。在本实施例中，所述栅介质层膜112的材料为氧化铪。相应的，后续形成的栅介质层的材料为氧化铪。在其他实施例中，所述栅介质层膜的材料包括：La₂O₃、HfSiON、HfAlO₂、ZrO₂、Al₂O₃或HfSiO₄。

所述栅介质层膜112的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

在本实施例中，形成所述栅介质膜112之后进行第四退火工艺；所述第四退火工艺的退火温度为800摄氏度～1000摄氏度。

所述第四退火工艺可以修复栅介质膜112的缺陷，从而可以修复后续形成的栅介质层的缺陷，改善栅介质层的界面态，从而有利于改善半导体器件的可靠性和开启电压。

所述扩散阻挡膜113用于后续形成扩散阻挡层。所述扩散阻挡膜113的材料包括氮化钽或者氮化钛。在本实施例中，所述扩散阻挡膜113的材料为氮化钛。相应的，后续形成的扩散阻挡层的材料为氮化钛。

所述扩散阻挡膜113的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

在本实施例中，形成所述扩散阻挡膜113的工艺为原子层沉积工艺。具体工艺参数包括：提供包含钛的有机前驱物质，温度为80摄氏度～300摄氏度，压强为5毫托～20托，循环次数为5次～50次。

在本实施例中，后续在形成所述扩散阻挡膜113之后，在第一伪栅开口109和第二伪栅开口110内形成牺牲结构，所述牺牲结构填充满第一伪栅开口109和第二伪栅开口110。所述牺牲结构包括：位于所述第一伪栅开口109和第二伪栅开口110底部和侧壁表面的第一牺牲层以及位于所述第一牺牲层表面的第二牺牲层。后续结合图4至图5对所述第一牺牲层和第二牺牲层的形成过程进行说明。

请参考图4，在所述第一伪栅开口109和第二伪栅开口110内扩散阻挡膜113表面形成第一牺牲膜114和第二牺牲膜115。

所述第一牺牲膜114和第二牺牲膜115的形成步骤包括：在所述第一伪栅开口109和第二伪栅开口110扩散阻挡膜表面形成第一牺牲膜115；在所述第一牺牲膜114表面形成第二牺牲膜115，所述第二牺牲膜115填充满第一伪栅开口109和第二伪栅开口110。

所述第一牺牲膜114的材料包括非晶硅、多晶硅、单晶硅。在本实施例中，所述第一牺牲膜114的材料为非晶硅。所述非晶硅材料能够平衡高k介质材料中氧的含量，高k介质层中的氧含量过多或者过低都不好，从而形成第一牺牲膜114有利于提高半导体器件的性能。

形成所述第一牺牲膜114的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。所述第一牺牲膜115用于后续形成第一牺牲层。

在本实施例中，形成所述第一牺牲膜114的工艺为化学气相沉积工艺。具体工艺参数包括：采用的气体包括SiH₄，所述SiH₄的流量为30标准毫升/分～3000标准毫升/分，温度为360摄氏度～520摄氏度，压强为0.03托～10托。

所述第一牺牲膜114的厚度为35埃～110埃。

选择所述第一牺牲膜114的厚度意义在于：若第一牺牲膜的厚度太薄，则其对下层栅介质膜、界面膜的保护作用不够，栅介质膜、界面膜容易受后续进行的第一退火工艺的影响，从而形成的半导体器件性能较差；若第一牺牲膜的厚度太厚，由于非晶硅材料容易受后续进行的第一退火工艺的影响，发生原子团聚，不利于后续工艺将其去除，从而形成的半导体器件性能较差。

在本实施例中，形成所述第一牺牲膜114之后，进行第一退火工艺；所述第一退火工艺的退火温度为800摄氏度～1000摄氏度。

所述第一退火工艺能够使下层界面膜111的致密度更高，从而提高后续形成的界面层对于衬底100和后续形成的栅介质层的隔离作用，进而有利于提高半导体器件的性能。

形成所述第二牺牲膜115的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。所述第二牺牲层膜115的材料包括氧化硅，用于后续形成第二牺牲层。

请参考图5，平坦化所述界面膜111，栅介质膜112、扩散阻挡膜113、第一牺牲膜114、第二牺牲膜115，直至暴露出所述保护层108的顶部表面，在第一伪栅开口109和第二伪栅开口的侧面和底部表面形成界面层116、位于界面层116上的栅介质层117、位于栅介质层117上的扩散阻挡层118、位于扩散阻挡层118上的第一牺牲层119以及位于第一牺牲层119上的第二牺牲层120。

平坦化所述界面膜111，栅介质膜112、扩散阻挡膜113、第一牺牲膜114、第二牺牲膜115，直至暴露出所述保护层108的顶部表面的工艺包括：化学机械研磨工艺。

在其他实施例中，所述牺牲结构为单层牺牲结构，所述单层牺牲结构的材料包括非晶硅、多晶硅或者单晶硅，所述单层牺牲结构填充满所述第一伪栅开口和第二伪栅开口。形成所述牺牲结构之后进行第二退火工艺；所述第二退火工艺的退火温度为800摄氏度～1000摄氏度。

请参考图6，分别在所述第一区A和第二区B的层间介质层107内形成接触孔121，所述接触孔121底部分别暴露出第一区A和第二区B的源漏掺杂区106。

所述接触孔121的形成方法包括：分别在所述第一区A和第二区B的层间介质层107表面形成第二掩膜层(图中未示出)，所述第二掩膜层暴露出部分层间介质层107的顶部表面；以所述第二掩膜层为掩膜，刻蚀所述层间介质层107，直至暴露出源漏掺杂区106的顶部表面，在所述层间介质层107内形成接触孔121。

所述第二掩膜层用于定义源漏掺杂区106顶部接触孔的位置和尺寸。

所述第二掩膜层的材料包括氮化硅或者氮化钛。

刻蚀所述层间介质层107的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，刻蚀所述层间介质层107的工艺为干法刻蚀工艺。具体工艺参数包括：采用的气体包括CH₄和CHF₃，CH₄的流量为8标准毫升/分钟～500标准毫升/分钟，CHF₃的流量为30标准毫升/分钟～200标准毫升/分钟，压强为10毫托～2000毫托，射频功率为100瓦～1300瓦，偏置电压为80伏～500伏，时间为4秒～500秒。

所述接触孔121用于后续容纳导电插塞。

请参考图7，在所述接触孔121的底部表面形成金属硅化物层122。

所述金属硅化物层122的形成方法包括：在所述接触孔121侧壁和底部表面沉积形成金属层(图中未示出)；进行第三退火工艺，使金属层与源漏掺杂区106表面反应，形成所述金属硅化物层122；在退火工艺之后，去除剩余的金属层。

所述第三退火工艺采用激光退火工艺，退火温度为750摄氏度～900摄氏度。

所述金属硅化物层122材料包括：钛硅化合物。所述金属硅化物层122可以改善后续形成的导电插塞与源漏掺杂区106之间的接触电阻。

请参考图8，形成所述金属硅化物层122之后，形成填充满所述接触孔121的导电插塞123。

所述导电插塞123的形成方法包括：在第一伪栅开口109和第二伪栅开口110内以及所述保护层108表面形成导电插塞膜(图中未示出)；去除部分导电插塞膜，直至暴露出保护层108的顶部表面，在所述接触孔121内形成导电插塞123。

所述导电插塞膜的材料为金属。因此，所述导电插塞123的材料为金属。金属钨具有优良的台阶覆盖率(step coverage)和填充性，成为导电优选材料。在本实施例中，所述导电插塞膜的材料为钨，相应的，所述导电插塞123的材料为钨。在其他实施例中，所述导电插塞的材料包括铝或者铜。

所述导电插塞膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

在本实施例中，形成所述导电插塞膜的工艺为化学气相沉积工艺。具体工艺参数包括：采用的气体包括WF₆，WF₆的流量为100标准毫升/分钟～600标准毫升/分钟。

去除部分导电插塞膜的工艺包括化学机械研磨工艺。

请参考图9，在形成所述导电插塞123之后，形成N型功函数材料层之前，去除所述第一伪栅开口109和第二伪栅开口110内的牺牲结构(图中未示出)。

去除所述第一伪栅开口109和第二伪栅开口110内的牺牲结构的步骤包括：去除所述第一伪栅开口109和第二伪栅开口110内的第二牺牲层120；去除所述第二牺牲层120之后，去除所述第一伪栅开口和第二伪栅开口110内的第一牺牲层119。

去除所述第一伪栅开口109和第二伪栅开口110内的第二牺牲层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，去除所述第一伪栅开口109和第二伪栅开口110内的第二牺牲层的工艺为干法刻蚀工艺。具体工艺参数包括：采用的气体包括He、NH₃、NF₃，其中，He的流量为600标准毫升/分钟～2000标准毫升/分钟，NH₃的流量为200标准毫升/分钟～500标准毫升/分钟，NF₃的流量为20标准毫升/分钟～200标准毫升/分钟，压强为2托～10托，时间为20秒～100秒。

去除所述第一伪栅开口109和第二伪栅开口110内的第一牺牲层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，去除所述第一伪栅开口109和第二伪栅开口110内的第一牺牲层的工艺为湿法刻蚀工艺。具体工艺参数包括：刻蚀溶液包括NH₄OH溶液和H₂O，所述NH₄OH溶液和H₂O的体积关系为1:10～20:1，温度为25摄氏度～80摄氏度，时间为2分钟～100min分钟。

请参考图10，在去除第一伪栅开口109和第二伪栅开口110内的牺牲层之后，去除所述第一伪栅开口109内的扩散阻挡层118。

去除所述第一伪栅开口109内的扩散阻挡层118的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，去除所述第一伪栅开口内扩散阻挡层118的工艺为湿法刻蚀工艺。具体工艺参数包括：刻蚀溶液1和刻蚀溶液2，刻蚀溶液1包括NH₄OH、H₂O₂和H₂O，NH₄OH、H₂O₂和H₂O的体积关系比为5:200:1000，温度为40摄氏度；刻蚀溶液2包括HCl、H₂O₂和H₂O，HCl、H₂O₂和H₂O的体积关系为1:1.5:100，温度为50摄氏度。

请参考图11，去除所述第一伪栅开口109内的扩散阻挡层118之后，在形成所述N型功函数材料层之前，在所述第二伪栅开口110内形成P型功函数材料膜124。

在所述第二伪栅开口110内形成P型功函数材料膜124的方法包括：在所述第一伪栅开口109和第二伪栅开口110内形成P型功函数材料膜124；去除所述第一伪栅开口内的P功函数材料膜124。

所述P型功函数材料膜124用于后续形成P型功函数材料层。所述P型功函数材料膜124的材料包括：氮化铊或者氮化钛。在本实施例中，所述P型功函数材料膜124的材料为氮化钛，相应的，后续形成的P型功函数材料层的材料为氮化钛。

所述P功函数材料膜124的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

在本实施例中，形成所述P功函数材料膜124的工艺为原子层沉积工艺。具体工艺参数为：提供包含钛的有机前驱物质，温度为80摄氏度～300摄氏度，压强为5毫托～20托，循环次数为5次～50次。

去除所述第一伪栅开口内P功函数材料膜124的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，去除所述第一伪栅开口内P功函数材料膜124的工艺为湿法刻蚀工艺。具体工艺参数包括：刻蚀溶液1和刻蚀溶液2，刻蚀溶液1包括NH₄OH、H₂O₂和H₂O，NH₄OH、H₂O₂和H₂O的体积关系为5:200:1000，温度为40摄氏度；刻蚀溶液2包括HCl、H₂O₂和H₂O，HCl、H₂O₂和H₂O的体积关系比为1:1.5:100，温度为50摄氏度。

请参考图12，在所述第二伪栅开口内形成P型功函数材料膜124之后，分别在所述第一伪栅开口109和第二伪栅开口110内形成N型功函数材料膜125。

所述N型功函数材料膜125用于后续形成N型功函数材料层。所述N型功函数材料膜125的材料包括Al离子。所述N型功函数材料膜125的材料包括TiAl、TiAlC、TiAlN和AlN中的一种或多种组合。在本实施例中，所述N型功函数材料膜125的材料为TiAl，相应的，后续形成的N型功函数材料层的材料为TiAl。

所述N型功函数材料膜125的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。

在本实施例中，所述N型功函数材料膜126的形成工艺为原子层沉积工艺。具体工艺参数包括：提供包含钛的有机前驱物质和包含Al的有机前驱物质，温度为80摄氏度～500摄氏度，压强为2毫托～200托，循环次数为5次～100次。

在本实施例中，通过分别在所述第一区A和第二区B的接触孔123内形成金属硅化物层122之后，在第一伪栅开口109和第二伪栅开口110内形成所述N型功函数材料膜125，所述N型功函数材料膜125用于后续形成N型功函数材料层，因此，能够避免形成所述金属硅化物层122进行的第三退火工艺高温过程对N型功函数材料层中物质产生影响，从而降低所述N型功函数材料层中Al离子的扩散，降低NMOS晶体管中N型功函数材料层中的Al离子扩散到下层的栅介质层117，能够改善栅介质层117界面可靠性和半导体器件的开启电压，进而使获得的半导体器件的性能得到提高。

请参考图13，在所述第一伪栅开口109和第二伪栅开口110内形成N型功函数材料膜后125，在所述第一伪栅开口109和第二伪栅开口110内填充满金属材料以形成金属栅膜126。

所述金属栅膜126用于后续形成金属栅。在本实施例中，所述金属栅膜的材料为钨。相应的，后续形成的金属栅的材料为钨。在其他实施例中，所述金属栅膜的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。

所述金属栅膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

请参考图14，平坦化所述P型功函数材料膜124、N型功函数材料膜125和金属栅膜126，直至暴露出保护层108的顶部表面，分别在所述第一伪栅开口109和第二伪栅开口110内形成N型功函数材料层128和位于N型功函数材料层128表面的金属栅129，并且，在所述第二伪栅开口内还形成P型功函数材料层127，位于扩散阻挡层118和N型功函数材料层128之间。

平坦化所述P型功函数材料膜124、N型功函数材料膜125和金属栅膜126的工艺包括化学机械研磨工艺。

相应的，本发明实施例还提供一种采用上述方法所形成的半导体器件。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。