阅读说明：本技术 制造半导体器件的方法以及半导体器件 (Method of manufacturing semiconductor device and semiconductor device ) 是由 蔡宗裔 陈燕铭 李宗霖 何柏慷 于 2019-02-13 设计创作，主要内容包括：本发明的实施例提供了半导体器件。半导体器件具有垂直向上突出的鳍结构。减小鳍结构的横向尺寸。在横向尺寸的减小之后,在鳍结构上形成半导体层。在半导体层的形成之后,对半导体器件实施退火工艺。在退火工艺的实施之后,在鳍结构上方形成介电层。本发明的实施例还提供了制造半导体器件的方法。(Embodiments of the present invention provide a semiconductor device. The semiconductor device has a vertically upwardly protruding fin structure. The lateral dimensions of the fin structure are reduced. After the reduction in lateral dimensions, a semiconductor layer is formed on the fin structure. After the formation of the semiconductor layer, an annealing process is performed on the semiconductor device. After the anneal process is performed, a dielectric layer is formed over the fin structure. Embodiments of the present invention also provide methods of manufacturing semiconductor devices.)

制造半导体器件的方法以及半导体器件

技术领域

本发明涉及半导体领域，并且更具体地，涉及制造半导体器件的方法以及半导体器件。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点。随着这种发展的进行，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)器件的三维设计的发展。典型FinFET器件制造有从衬底延伸的薄“鳍”(或鳍式结构)。鳍通常包括硅并且形成晶体管器件的主体。晶体管的沟道形成在该垂直鳍中。在鳍上方(例如，包裹)提供栅极。这种类型的栅极允许更好地控制沟道。FinFET器件的其它优势包括减少短沟道效应和更高的电流。

然而，传统的FinFET器件可能仍具有某些缺点。例如，制造鳍结构的传统方法可能形成具有粗糙表面和/或过量氧化锗含量的鳍。这可能导致诸如线宽粗糙度、线边缘粗糙度、高电阻率、低载流子迁移率、界面陷阱密度(defect of interface traps,DIT)缺陷等问题。

因此，虽然现有的FinFET器件对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

发明内容

根据本发明的实施例，提供了一种制造半导体器件的方法，包括：提供半导体器件，所述半导体器件具有垂直向上突出的鳍结构；减小所述鳍结构的横向尺寸；在所述横向尺寸的减小之后，在所述鳍结构上形成半导体层；在所述半导体层的形成之后，对所述半导体器件实施退火工艺；以及在所述退火工艺的实施之后，在所述鳍结构上方形成介电层。

根据本发明的实施例，提供了一种制造半导体器件的方法，包括：提供半导体器件，所述半导体器件具有垂直向上突出的鳍结构；实施鳍修整工艺以减小所述鳍结构的横向尺寸，其中，在所述鳍修整工艺之后，所述鳍结构具有粗糙表面；在实施所述鳍修整工艺之后，在所述鳍结构上形成硅覆盖层；在形成所述硅覆盖层之后，退火所述半导体器件，其中，在所述退火之后，所述鳍结构具有较少的粗糙表面；以及在所述退火之后，将所述硅覆盖层的至少部分转化成介电层。

根据本发明的实施例，提供了一种半导体器件，包括：衬底，包含半导体材料；鳍结构，从所述衬底突出，其中，所述鳍结构是用于p型FinFET晶体管的鳍结构；硅覆盖层，设置在所述鳍结构上；以及介电层，设置在所述硅覆盖层上，其中：鳍结构的线宽粗糙度(LWR)在约1.7纳米(nm)和约1.9nm之间；以及鳍结构的线边缘粗糙度(LER)在约1.5纳米(nm)和约1.7nm之间。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还应强调，所附附图仅示出了本发明的典型实施例，并且因此不应认为限制范围，因为本发明同样可以适用于其它实施例。

图1是示例性FinFET器件的立体图。

图2至图6、图8、图10、图12和图14示出了根据本发明的实施例的处于各个制造阶段的FinFET器件的部分的局部三维立体图。

图7、图9、图11和图13示出了根据本发明的实施例的处于各个制造阶段的FinFET器件的部分的局部截面侧视图。

图15A示出了根据本发明的实施例的尖峰退火工艺的曲线。

图15B示出了根据本发明的实施例的浸泡退火工艺的曲线。

图16示出了根据传统方法制造的鳍结构和根据本发明的实施例制造的鳍结构的顶视图。

图17示出了根据本发明的实施例的示出迁移率改进和缺陷减少的曲线图。

图18是根据本发明的实施例的示出制造FinFET器件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

此外，当用“约”、“大约”等描述数字或数字范围时，该术语旨在包括合理范围内的数字，包括所描述的数字，诸如所描述数字的+/-10％或本领域技术人员理解的其它值。例如，术语“约5nm”包括在从4.5nm至5.5nm的尺寸范围。

本发明针对但不限于退火半导体器件以增强半导体器件质量的方法。为了说明本发明的各个方面，下面以FinFET制造工艺作为实例进行讨论。在这方面，FinFET器件是鳍式场效应晶体管器件，其在半导体工业中越来越受欢迎。FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。以下公开将继续以一个或多个FinFET为例以说明本发明的各个实施例，但是应当理解，除了明确要求保护的之外，本申请不限于FinFET器件。

参照图1，示出了示例性FinFET器件10的立体图。FinFET器件结构10包括N型FinFET器件结构(NMOS)15和P型FinFET器件结构(PMOS)25。FinFET器件结构10包括衬底102。衬底102可以由硅或其它半导体材料制成。可选地或额外地，衬底102可以包括其它元素半导体材料，诸如锗。在一些实施例中，衬底102由化合物半导体制成，化合物半导体诸如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底102由合金半导体制成，合金半导体诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟。在一些实施例中，衬底102包括外延层。例如，衬底102可以包括位于块状半导体上面的外延层。

FinFET器件结构10也包括一个或多个鳍结构104(例如，Si鳍)，一个或多个鳍结构104在Z方向上从衬底102延伸并且在Y方向上由间隔件105围绕。鳍结构104在X方向上延长，并且可以可选地包括锗(Ge)。可以通过使用合适的工艺(诸如光刻和蚀刻工艺)形成鳍结构104。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构104。在一些其它实施例中，可以通过双图案化光刻(DPL)工艺形成鳍结构104。DPL是通过将图案分为两个交错图案而在衬底上构建图案的方法。DPL允许增强的部件(例如，鳍)密度。鳍结构104也包括外延生长材料12，其可以(与鳍结构104的部分一起)用作FinFET器件结构10的源极/漏极。

诸如浅沟槽隔离(STI)结构的隔离结构108形成为围绕鳍结构104。在一些实施例中，如图1所示，鳍结构104的下部由隔离结构108围绕，并且鳍结构104的上部从隔离结构108突出。换句话说，鳍结构104的部分嵌入在隔离结构108内。隔离结构108防止电干扰或串扰。

FinFET器件结构10还包括栅极堆叠结构，该栅极堆叠结构包括栅电极110和位于栅电极110之下的栅极介电层(未示出)。栅电极110可以包括多晶硅或金属。金属包括氮化钽(TaN)、镍硅(NiSi)、钴硅(CoSi)、钼(Mo)、铜(Cu)、钨(W)、铝(Al)、钴(Co)、锆(Zr)、铂(Pt)或其它可适用材料。可以在后栅极工艺(或栅极替换工艺)中形成栅电极110。可以使用硬掩模层112和114来限定栅电极110。也可以在栅电极110的侧壁上以及硬掩模层112和114上方形成介电层115。

栅极介电层(未示出)可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氧氮化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。

在一些实施例中，栅极堆叠结构包括附加层，诸如界面层、覆盖层、扩散/阻挡层或其它可适用层。在一些实施例中，栅极堆叠结构形成在鳍结构104的中心部分上方。在一些其它实施例中，多个栅极堆叠结构形成在鳍结构104上方。在一些其它实施例中，栅极堆叠结构包括伪栅极堆叠件，并且在实施高热预算工艺之后由金属栅极(MG)替换。

通过沉积工艺、光刻工艺和蚀刻工艺形成栅极堆叠结构。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、其它合适的方法和/或它们的组合。光刻工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。可选地，由诸如无掩模光刻、电子束写入和离子束写入的其它适当的方法实施或替换光刻工艺。

FinFET器件提供超越传统金属氧化物半导体场效应晶体管(MOSFET)器件(也称为平面晶体管器件)的若干优势。这些优势可以包括更好的芯片面积效率、改进的载流子迁移率以及与平面器件的制造工艺兼容的制造工艺。因此，期望使用FinFET器件来设计用于IC芯片的部分或整个IC芯片的集成电路(IC)芯片。

然而，FinFET制造可能仍具有缺点。例如，鳍结构的形成可能涉及一个或多个蚀刻工艺，这可能导致粗糙的鳍表面。此外，对于具有SiGe鳍结构的PFET，可以在SiGe鳍结构上形成硅覆盖层。然而，传统的FinFET器件可能不具有足够厚的硅覆盖层。这些问题可能导致高线宽粗糙度(LWR)和/或高线边缘粗糙度(LER)，以及高电阻率和差的沟道迁移率。随着半导体部件尺寸持续缩小(导致更小的临界尺寸)，使得这些问题变得更加严重。因此，半导体器件性能可能不是令人满意的。

为了克服上述问题，本发明实施退火工艺以修复鳍表面以增强鳍结构的质量，如下面参照图2至图18更详细地讨论的。在这方面，图7、图9、图11和图13示出了包括处于各个制造阶段的FinFET器件的半导体器件200的部分的局部截面侧视图，并且图18是根据本发明的实施例的示出制造半导体器件的方法的流程图。

现在参照图2，示出了半导体器件200。半导体器件200在示出的实施例中包括FinFET晶体管，并且在下文中可以互换地称为FinFET器件。半导体器件200包括衬底210。衬底210可以实现为上面参照图1讨论的衬底102的实施例。在一些实施例中，衬底210包括半导体材料，诸如晶体硅材料。可以实施ION注入工艺以将多种掺杂剂离子注入至衬底210。掺杂剂离子可以包括用于NMOS器件(NFET)的n型材料，例如砷(As)或磷(P)，或掺杂剂离子可以包括用于PMOS器件(PFET)的p型材料，例如硼(B)。在实施注入工艺之后，衬底210中的掺杂浓度水平可以在从约1×10¹⁷离子/cm³至约5×10¹⁹离子/cm³的范围内。

半导体器件200包括多个鳍结构，诸如鳍结构250至255(注意，鳍结构252在图2中不是直接可见的，但将在之后的附图中示出)。鳍结构250至255可以实现为上面参照图1讨论的鳍结构104的实施例。鳍结构250至255在Z方向上垂直向上突出至衬底210之外。鳍结构250至255的每个也在X方向上以延长方式延伸并且在Y方向上彼此分隔开。在示出的实施例中，鳍结构250至251和254至255是用于NFET的鳍结构并且包括硅(Si)，而鳍结构252至253是用于PFET的鳍结构并且包括硅锗(SiGe)。注意，SiGe鳍结构252至253设置在衬底210的也向上突出的部分(例如，包含Si)上方。从图2中可以看出，鳍结构252至253从鳍结构250至251和254至255“凹进”(或不“对齐”)。换句话说，鳍结构252至253在X方向上具有比图2中的鳍结构250至251和254至255更短的尺寸。然而，这仅仅是由于半导体器件200是静态随机存取存储器(SRAM)的一部分。换句话说，SRAM布局/设计通常具有从NFET鳍凹进的PFET鳍。然而，这不旨在限制。在其它实施例或不同的电路应用中，PFET鳍和NFET鳍可以“对齐”或“边缘对准”，而不是彼此凹进。

鳍结构250至255可以由掩模层260至265限定。在一些实施例中，掩模层260至265包括介电材料，诸如氮化硅。在一些实施例中，掩模层260至265的每个均可以包括两个介电层(例如，氮化硅层和氧化硅层)。例如，在图2所示的实施例中，掩模层260至265分别包括子层260A至265A，其中，子层260A至265A包含氧化硅，而其余的掩模层260至265(位于子层260A至265A上方)包含氮化硅。可以通过用图案化的光刻胶层图案化介电材料来形成掩模层260至265。然后使用掩模层260至265来图案化下面的半导体材料(例如，Si或SiGe)以限定鳍结构250至255。

仍参照图2，隔离结构270形成为电隔离鳍250至255。隔离结构270也可以称为浅沟槽隔离(STI)结构。在一些实施例中，隔离结构270包含介电材料，诸如氧化硅。在其它实施例中可以设想其它合适的介电材料，只要隔离结构270具有与掩模层260至265不同的材料组分即可。例如，当掩模层260至265包含氮化硅时，隔离结构270可以包含氧化硅，使得掩模层260至265和隔离结构270之间可以存在蚀刻选择性。可以通过沉积介电材料以填充由于鳍结构250至255由硬掩模层260至265图案化而形成的开口，并且然后实施抛光工艺(诸如化学机械抛光)以平坦化介电材料的表面来形成隔离结构270。

也可以在鳍结构250至255之间形成衬垫层280。衬垫层280可以包括介电材料，诸如氮化硅。衬垫层280形成在隔离结构270之前，并且因此衬垫层280可以位于鳍结构250至255和隔离结构270之间。

现在参照图3，对半导体器件200实施回蚀刻工艺300以蚀刻掉隔离结构270的部分。例如，蚀刻掉隔离结构270的上部，使得掩模层260至265的侧壁暴露。由于隔离结构270和掩模层260至265之间的蚀刻选择性，可以去除隔离结构270的部分而基本不影响掩模层260至265。

现在参照图4，可以对半导体器件200实施掩模层去除工艺320以去除掩模层260至265。在一些实施例中，掩模层去除工艺320可以包括蚀刻工艺。同样，由于隔离结构270和掩模层260至265之间的蚀刻选择性，可以去除掩模层260至265而基本不影响隔离结构270，或基本不影响掩模层260至265下面的鳍结构250至255。在掩模层260至265包括子层260A至265A的实施例(诸如示出的实施例)中，掩模层去除工艺320可以去除掩模层260至265的主部分(例如，包含氮化硅)但是可以不去除子层260A至265A(例如，包含氧化硅)。可以在工艺320之后实施的另一蚀刻工艺中去除这些子层260A至265A，为了简单起见，此处没有明确示出。

现在参照图5，在完全去除掩模层260至265(包括子层260A至265A)之后，对半导体器件200实施鳍凹进工艺350以蚀刻掉部分隔离结构270，从而形成由鳍结构250至255(例如，限定凹槽的侧壁)和隔离结构270(例如，限定凹槽的底部)共同限定的凹槽。在一些实施例中，鳍凹进工艺350包括蚀刻工艺，例如干蚀刻工艺。在这种蚀刻工艺中，在鳍结构250至255和隔离结构270之间存在蚀刻选择性。因此，可以蚀刻掉隔离结构270而基本不影响鳍结构250至255。由于鳍凹进工艺350，每个鳍结构250至255的上段变得暴露(例如，它们的侧壁表面未由隔离结构270覆盖)。在该制造阶段，鳍结构250至255可以具有在Y方向上测量的横向尺寸360。横向尺寸360可以仍大于期望的尺寸，并且因此在下面讨论的修整工艺中将减小横向尺寸360。

现在参照图6至图7(其中，图7示出了鳍结构252至253(用于PFET的SiGe鳍)的截面图)，对半导体器件200实施鳍修整工艺400以减小鳍结构250至255的每个的横向尺寸，例如在Y方向上测量的横向尺寸。在一些实施例中，在具有第一腔室的第一半导体制造工具中实施鳍修整工艺400，第一半导体制造工具例如包括湿清洁腔室或干蚀刻腔室的半导体制造工具。鳍修整工艺400有效地缩小了此处的FinFET器件的临界尺寸(CD)，因为CD与鳍结构250至255的横向尺寸相关。

在一些实施例中，鳍修整工艺400包括氧化工艺，其中，氧化鳍结构250至255的表面部分，随后将氢氟(HF)酸施加至鳍结构250至255以去除鳍结构250至255的氧化部分。由于鳍修整工艺400，“修整的”鳍结构250至255现在在Y方向上具有较小的横向尺寸410。换句话说，横向尺寸410小于图5所示的横向尺寸360。在一些实施例中，横向尺寸410在从约5纳米(nm)至约12nm的范围内。

如图7所示，实施鳍凹进工艺350和鳍修整工艺400以完全暴露鳍结构的侧壁表面，诸如鳍结构252至253的表面430。在一些实施例中，为了确保有足够的裕度来暴露鳍结构252至253的表面430，位于鳍结构252至253下面的半导体层的部分(例如，衬底210的突出部分)的侧壁表面440也可能变得暴露。此外，衬垫层280的小部分的侧面也可能变得暴露。

鳍修整工艺400的一个缺点是它可以使鳍结构250至255的表面***糙。这在图7的截面图中更详细地示出，其中，可以看出鳍结构252至253的暴露表面430是粗糙的。例如，表面430可以表现出显着量的形貌变化，诸如突起和凹陷，并且因此不如期望的那样平坦或平滑。应当理解，鳍修整工艺400不一定是鳍结构的表面粗糙度的唯一原因。上面讨论的其它工艺(诸如用于限定鳍结构250至255的形状的工艺(例如，使用掩模层260至265)，或甚至鳍凹进工艺350(上面参照图5讨论的))也可能导致鳍结构250至255的表面粗糙度。鳍结构250至255的过表面粗糙度可能是不期望的，因为它可能导致高电阻率和/或低载流子迁移率，这是因为诸如电子的载体或空穴可能更难以在粗糙表面中移动或穿过粗糙表面。

在一些实施例中，表面430的表面粗糙度可以由线宽粗糙度(LWR)或线边缘粗糙度(LER)表示。可以说在该制造阶段，鳍结构(诸如鳍结构252至253)具有第一表面粗糙度，例如LWR在约2.1nm和约2.3nm之间的范围内，或LER在约1.8nm和约2.0nm之间的范围内。

现在参照图8至图9，在鳍结构250至255(包括鳍结构的侧壁表面)上形成硅覆盖层500。使用硅覆盖形成工艺510形成硅覆盖层500。在一些实施例中，硅覆盖形成工艺510可以包括外延生长工艺，从而使得硅(即，硅覆盖层500)生长在鳍结构252至253上。外延生长工艺也可以使得非晶硅层505生长在隔离结构270的上表面上。在一些实施例中，在包括第二腔室和第三腔室的第二半导体制造工具中实施硅覆盖形成工艺510。第二半导体工具与其中实施鳍修整工艺400的第一半导体制造工具不同。因此，将其上形成有半导体器件200的晶圆从第一半导体制造工具转移至第二半导体制造工具。在该转移工艺期间，晶圆可以暴露于环境空气，环境空气包含可以氧化晶圆(例如，位于NFET和PFET上)的表面的氧。例如，可以在第二半导体制造工具的第二腔室中去除产生的表面氧化物，第二腔室可以是干蚀刻腔室。此后，晶圆在第二半导体制造工具内部从第二腔室转移至第三腔室，第三腔室可以是用于实施外延生长的腔室。从第二腔室至第三腔室的内部转移在真空(或基本无氧)环境下实施，这防止表面氧化物再次形成在晶圆上。

在SiGe鳍结构252至253上形成硅覆盖层500的一个原因是SiGe不是氧化物的理想候选者。也就是说，之后将需要实施氧化工艺(下面参照图12至图13讨论)以在鳍结构上形成介电层。在一些实施例中，这种介电层可以用作PFET晶体管的界面层。为了获得最佳器件性能，对于该介电层，氧化硅是比氧化锗更理想的候选者。因此，直接氧化鳍结构252至253的SiGe材料是不期望的。相反，氧化硅材料(例如，硅覆盖层500的硅材料)会更好。这是在鳍结构252至253上方形成硅覆盖层500的一个原因。

还应理解，虽然没有必要在NFET的鳍结构250至251和254至255上形成该硅覆盖层500(因为鳍结构250至251和254至255已经由硅制成)，但是在示出的实施例中，硅覆盖层500仍可以形成在鳍结构250至251和254至255上。这是因为不形成NFET的硅覆盖层可能更复杂且更昂贵，这可能涉及在鳍结构250至251和254至255上方形成保护层，其唯一目的是防止在鳍结构250至251和254至255上形成硅覆盖层500，并且然后在已经在PFET的鳍结构252至253上方形成硅层500之后去除这种保护层。然而，应当理解，在一些实施例中，硅覆盖层500可以形成在鳍结构252至253上，但不形成在鳍结构250至251和254至255上。

在图9所示的该制造阶段，硅覆盖层500形成为具有厚度520。在一些实施例中，厚度520在约5埃和约11埃之间的范围内，其中，中值为约8埃。该厚度520的范围对于随后的I/O氧化物形成可能不是最佳的，因为它可能太薄。如果厚度520太薄，则可能意味着随后的I/O氧化物形成将消耗(例如，氧化)不仅全部的硅覆盖层500，而且也将消耗(例如，氧化)鳍结构252至253的SiGe材料的部分。如上所述，氧化锗不是用于界面层的理想材料。因此，期望具有足够厚的硅覆盖层500，使得随后的氧化工艺不会“侵蚀”鳍结构252至253的SiGe材料。虽然传统的FinFET制造方法没有充分解决该问题，但是本发明将通过退火工艺使硅覆盖层增厚，如下面更详细地讨论的。

现在参照图10至图11，对半导体器件200实施退火工艺550。在一些实施例中，退火工艺550包括尖峰退火工艺。尖峰退火工艺可以使用以下工艺参数或条件来实施：峰值退火温度保持在约800摄氏度和约900摄氏度之间的范围内，退火时间(或持续时间)(在此期间保持峰值温度)在约1秒和约10秒之间的范围内，并且退火压力在约50托和约760托之间的范围内。在其它实施例中，退火工艺550包括浸泡退火工艺。浸泡退火工艺可以使用以下工艺参数或条件来实施：峰值退火温度保持在约300摄氏度和约450摄氏度之间的范围内，退火时间(或持续时间)(在此期间保持峰值温度)在约50秒和约200秒之间的范围内，并且退火压力在约50托和约760托之间的范围内。在一些实施例中，退火工艺550可以包括尖峰退火工艺和浸泡退火工艺的组合。在一些实施例中，惰性气体(例如，N₂)用于尖峰退火工艺和/或浸泡退火工艺。在一些实施例中，尖峰退火工艺和/或浸泡退火工艺中惰性气体的流速在约5标准升/分钟(SLM)和约45SLM之间的范围内。

以上退火工艺550的这些工艺参数不是任意选择的，而是经过精心调整以改进鳍结构252和253的质量。在这方面，调整退火工艺550以修复鳍结构252至253并且减小鳍结构252和253的表面粗糙度，以增加硅覆盖层500的纯度，并且使硅覆盖层500增厚。

例如，退火工艺550提供足够的能量以允许鳍结构252至253的表面上的原子自身重新排列以具有更类晶体的质量(例如，平滑且有序)。产生的是更平滑的鳍表面560。换句话说，鳍表面560比鳍表面430更平滑或具有更小的粗糙度。在一些实施例中，表面560的表面粗糙度也可以由线宽粗糙度(LWR)表示或由线边缘粗糙度(LER)表示。

参照图16更详细地讨论LWR和LER。更详细地，图16示出了鳍结构1010和鳍结构1020的顶视图。鳍结构1010可以表示根据传统工艺制造的鳍结构，而鳍结构1020可以表示根据本发明制造的鳍结构，例如，鳍结构252至253。在一些实施例中，LWR和LER测量如下：在鳍结构的相对侧上取多个(例如，n个)点。例如，在鳍结构1010的“左”边界上取多个点A1至An，并且在鳍结构的“右”边界上取多个点B1至Bn。例如，这些点A1至An和B1至Bn可以通过扫描电子显微镜(SEM)图像获得。每组点A1至B1至An至Bn之间的水平距离测量不同段处的鳍结构的“宽度”或临界尺寸(CD)。例如，A1至B1之间的距离测量鳍结构1010的顶端部分处的鳍结构1010的宽度或CD，An至Bn之间的距离测量鳍结构1010的底端部分处的鳍结构1010的宽度或CD，并且A1和An以及B1和Bn之间的其余点组之间的距离测量鳍结构1010的顶端和底端之间的各个段处的宽度或CD。当测量所有这些距离时，它们之间的变化(例如三西格玛(其中，西格玛是标准偏差)值)可以用于定义LWR。LWR测量鳍结构1010的宽度或CD在整个鳍结构1010中的均匀程度。因此，高LWR值可以表明鳍结构具有比其它部分明显更宽的一些部分。

LER的定义仍然基于点A1至An和B1至Bn，但是LER的定义与LWR不同。在一些实施例中，LER定义如下：测量一侧上固定点(例如，A1)和相对侧上的其余点(例如，B1至Bn)之间的水平距离。注意，水平距离与对角线距离不同。例如，A1和B2之间的水平距离不是将A1连接至B2的对角线距离。相反，水平距离将是B2与对应于A1的水平位置的点(例如，就好像A1向下移动直至它与B2水平对准)之间的距离。在任何情况下，一旦获得固定点与相对侧上的所有点之间的水平距离，就可以使用它们之间的变化(例如，三西格玛值)来定义LER。LER测量鳍结构1010整体的“直线”或“线性”程度。因此，高LER值可以表明鳍结构可能太“弯曲”或“卷曲”。

对于鳍结构1020，LWR和LER以相同的方式定义，但是为了便于说明，没有具体示出鳍结构1020的点A1至An和B1至Bn。基于图16可以看出，与鳍结构1020相比，鳍结构1010(未根据本发明制造的)的宽度具有明显更大的变化，并且因此鳍结构1010具有更大的LWR。此外，鳍结构1010比鳍结构1020更“弯曲”，这表明鳍结构1010具有比鳍结构1020更大的LER。

因此，可以说在退火工艺550的实施之后的制造阶段，鳍结构(诸如鳍结构252至253)具有小于第一表面粗糙度的第二表面粗糙度，第一表面粗糙度与表面430相关，例如，LWR在约1.7nm和约1.9nm之间的范围内，或LER在约1.5nm和约1.7nm之间的范围内。应当理解，根据本发明制造的鳍结构252至253的减小的表面粗糙度也可以由LWR与平均鳍宽度的比率或LER与平均鳍宽度的比率表示。例如，鳍结构252或253的平均鳍宽度由Fin_width_average表示，LWR:Fin_width_average的比率在约1:4和约1:5之间的范围内，并且LER:Fin_width_average的比率也在约1:4和约1:5之间的范围内。相比之下，未根据本发明制造的鳍结构通常具有大得多的LWR:Fin_width_average或LER:Fin_width_average的比率，其远大于1:4或1:5(例如，1:3或1:2的比率)。退火工艺550也减少了鳍结构252至253中氧化锗的存在。在这方面，在鳍结构252至253的形成之后，可以在鳍结构252至253上自然地形成氧化锗(GeO_x)形式的原生氧化物。在硅覆盖层500的形成之后，氧化锗材料可以位于鳍结构252至253和硅覆盖层500之间的界面处。此处氧化锗材料的存在降低了硅覆盖层的纯度和/或鳍结构的SiGe材料的纯度，并且可能对界面陷阱密度(DIT)具有负面影响。

具有上面讨论的特定调整工艺参数的退火工艺550提供能量增强以帮助破坏锗氧化物中锗和氧之间的键。锗和氧可能向外扩散。在该扩散工艺中，氧组分可以氧化硅覆盖层500的硅原子，以在硅覆盖层的外表面处形成氧化硅。锗组分可以以气态产物的形式逸出半导体器件200。同样，精心调整退火工艺550的工艺参数以促进上述机制。例如，如果退火温度太高，和/或退火持续时间太长，和/或退火压力太低，则硅和锗可能回流而不是向外扩散，并且这可能不期望地改变鳍结构252至253的形状。例如，由于硅和/或锗的回流，鳍结构252至253的每个均可以具有球状形状，而不是更期望的矩形或梯形形状。另一方面，如果退火温度太低，和/或退火持续时间太短，和/或退火压力太高，则退火工艺550可能无法提供足够的能量增强来促进锗和氧的扩散，并且鳍结构252至253可能不能被充分修复。

此处，由于精心配置的退火工艺550(例如，利用上面讨论的特定工艺参数来减小鳍表面粗糙度并且使硅覆盖层增厚)，鳍结构252至253可以被修复并且可以基本不含氧化锗，并且也使硅覆盖层500增厚(通过消除或减少锗含量)。例如，硅覆盖层500现在具有大于厚度520(对应于实施退火工艺550之前)的厚度580。在一些实施例中，厚度580在约7埃和约15埃之间的范围内，其中，中值为约11埃。将厚度580与退火工艺550之前的硅覆盖层500的厚度520(例如，在约5埃和11埃之间，其中，中值为约8埃)的值相比，可以看出退火工艺550使硅覆盖层500增厚至少几埃。

厚度580范围也具体被配置为优化随后的I/O氧化工艺。如果厚度580的值太低，则如上所述，随后的I/O氧化工艺可能消耗所有硅覆盖层500(即使它已经增厚)并且可能“侵蚀”鳍结构252至253的SiGe材料。另一方面，如果厚度580的值太高，则随后的I/O氧化工艺可能留下硅覆盖层500的过多硅材料未被氧化。例如，硅覆盖层500的外部可以被氧化成氧化硅，而硅覆盖层500的内部可以保持为硅。当发生这种情况时，PFET的沟道(和/或源极/漏极)材料变成SiGe和硅的混合物，而不仅仅是SiGe(PFET所需的)。随着厚度580增加，该问题可能变得更加严重(例如，现在更大百分比的PFET沟道和/或源极/漏极由硅制成，而不是纯SiGe)。因此，可能期望使硅覆盖层500充分增厚到一定程度，从而使得它可以在随后的氧化工艺中主要被氧化，而没有氧化下面的鳍结构252至253的SiGe材料的风险。由上面讨论的精心选择的退火工艺参数而调整的厚度580可以实现该目标。

现在参照图12至图13，在半导体器件200上方形成介电层600。在一些实施例中，使用氧化工艺和ALD工艺620形成介电层600。氧化工艺氧化硅覆盖层500和靠近它们的外表面的非晶硅层505的部分。氧化的部分形成介电层600的一部分，介电层600可以包含氧化硅。介电层600的其余部分通过ALD工艺形成。如上所述，由于退火工艺550有效地从硅覆盖层500和鳍结构252至253的界面去除氧化锗，因此硅覆盖层500的氧化可以形成更好质量的氧化硅层作为介电层600。介电层600可以用作PFET的栅极结构中的界面层，并且下文可以互换地称为界面层。应当理解，在隔离结构270包含氧化硅的实施例中，介电层600和隔离结构270可以具有基本类似(或相同)的材料组分。例如，它们可以都具有氧化硅组分，但是隔离结构270的氧化硅可以包括比介电层600的氧化硅略多的杂质。

同样如上所述，由于退火工艺550使硅覆盖层500增厚，因此可以以最小的无意氧化鳍结构252至253的SiGe材料的风险实施氧化工艺610。在图12所示的实施例中，即使在氧化工艺610的实施之后，硅覆盖层500的小部分可以仍保持未氧化。在一些实施例中，硅覆盖层500的剩余部分的厚度在约3埃和约11埃之间的范围内。然而，在其它实施例中，基本可以氧化所有的硅覆盖层500。

现在参照图14，可以在鳍结构250至255上方形成多个栅极结构，诸如栅极结构700和701。例如，栅极结构700至701的每个均可以包括高k栅极电介质和金属栅电极。高k介电材料是介电常数大于SiO₂的介电常数(为约4)的材料。在实施例中，高k栅极电介质包括具有在从约18至约40的范围内的介电常数的氧化铪(HfO₂)。在可选实施例中，高k栅极电介质可以包括ZrO₂、Y₂O₃、La₂O₅、Gd₂O₅、TiO₂、Ta₂O₅、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO或SrTiO。此处用作界面层的介电层600设置在栅极电介质和鳍结构250至255之间。注意，虽然介电层600的部分保留在图14中的鳍结构250至255的侧壁上，但是在伪栅极蚀刻工艺期间去除位于鳍结构250至255上方/之上的介电层600的部分，并且因此，没有在图14中的鳍结构之上示出介电层600的任何部分。

金属栅电极可以包括功函金属组件和填充金属组件。功函金属组件被配置为调整其对应的FinFET的功函数以达到期望的阈值电压Vt。在各个实施例中，功函金属组件可以包含：TiAl、TiAlN、TaCN、TiN、WN或W或它们的组合。填充金属组件被配置为用作功能栅极结构的主导电部分。在各个实施例中，填充金属组件可以包含铝(Al)、钨(W)、铜(Cu)或它们的组合。

在一些实施例中，栅极结构700至701的形成可以包括栅极替换工艺。在栅极替换工艺中，首先形成伪栅电极(例如，包含多晶硅)，并且然后由金属栅电极替换伪栅电极。在栅极替换工艺的一些实施例中，也可以首先形成伪栅极电介质(例如，包含氧化硅)，并且然后由高k栅极电介质替换伪栅极电介质。应当理解，栅极结构700至701可以由层间电介质(ILD)围绕，层间电介质(ILD)也形成在隔离结构270上方和鳍结构250至255上方。此处未示出ILD，从而可以更清楚地看到栅极结构700至701。还应理解，栅极结构700至701的形成可以涉及不是本发明的焦点的多个工艺步骤，并且因此未在此处详细讨论它们。可以实施额外的工艺(例如，互连结构形成、封装、测试等)以在栅极结构700至701的形成之后完成半导体器件200的制造，为了简单起见，也未在此处详细讨论。

图15A示出了曲线图800，其包含上面讨论的尖峰退火工艺550的实施例的曲线810。曲线图800的X轴表示时间，例如以秒为单位。曲线图800的Y轴表示温度，例如以摄氏度为单位。因此，曲线810表示尖峰退火工艺的温度如何随时间变化。在时间＝X0时，退火温度保持在Y1，其低于峰值温度。在一些实施例中，Y1＝600摄氏度。在时间＝X1时，退火工艺的温度开始跳跃或快速升高。在一些实施例中，温度(相对时间)的快速上升具有在约90摄氏度每秒和约110摄氏度每秒之间的范围内(例如约100摄氏度每秒)的斜率。温度的升高持续至在时间＝X2时达到峰值退火温度Y2。在一些实施例中，峰值温度Y2大于800摄氏度但小于900摄氏度，例如在约810摄氏度和约840摄氏度之间。峰值温度Y2大部分保持(例如，允许几度的轻微下降)至时间＝X3。也就是说，峰值温度持续时间(其中保持峰值温度Y2)等于X3-X2。在一些实施例中，X3-X2的持续时间在约1秒和约10秒之间的范围内，例如在约1.5秒和约3秒之间。在X3之后，温度开始下降，但是速率低于其升高的速率。同样，具体配置退火工艺的特性以实现各种目标，诸如修复鳍结构252至253(例如，通过去除氧化锗)和/或使硅覆盖层500增厚。

图15B示出了曲线图900，其包含上面讨论的浸泡退火工艺550的实施例的曲线910。曲线图900的X轴表示时间，例如以秒为单位。曲线图900的Y轴表示温度，例如以摄氏度为单位。因此，曲线910表示浸泡退火工艺的温度如何随时间变化。在时间＝X0时，退火温度保持在Y1，其低于峰值温度。在一些实施例中，Y1＝300摄氏度。在时间＝X1时，退火工艺的温度开始增加，但是速率远低于在尖峰退火工艺中温度升高时的速率。在一些实施例中，温度(相对时间)的增加具有在约10摄氏度每秒和约20摄氏度每秒之间的范围内(例如约14摄氏度每秒)的斜率。温度的升高持续至在时间＝X2时达到峰值退火温度Y2。在一些实施例中，峰值温度Y2大于350摄氏度但小于450摄氏度，例如在约375摄氏度和约425摄氏度之间。峰值温度Y2大部分保持(例如，允许几度的轻微下降)至时间＝X3。也就是说，峰值温度持续时间(其中保持峰值温度Y2)等于X3-X2。浸泡退火工艺的峰值温度持续时间远长于尖峰退火工艺。在一些实施例中，X3-X2的持续时间在约50秒和约200秒之间的范围内，例如在约100秒和约150秒之间。在X3之后，温度逐渐下降，直至达到时间X4，其中，温度已经下降到Y3。在一些实施例中，Y3在175摄氏度和225摄氏度之间的范围内。在时间X4之后，可以关闭工具，并且温度急剧下降到Y3以下。虽然浸泡退火工艺的退火曲线与尖峰退火工艺的退火曲线不同，但是它们都实现相同的效果，例如通过去除氧化锗和/或使硅覆盖层500增厚来修复鳍结构252至253。

图17是示出根据本发明的实施例的迁移率改进和缺陷减少的曲线图1100。曲线图1100包括水平X轴和垂直Y轴。X轴对应于晶圆缺陷，例如界面陷阱密度(DIT)。Y轴对应于载流子迁移率。在图17中示出了两组晶圆样品。晶圆样品组1110是根据上面详细讨论的本发明的方法制造的晶圆的晶圆样品。晶圆样品组1120是根据传统工艺制造的晶圆的晶圆样品。如图17所示，与晶圆样品组1120相比，晶圆样品组1110不仅具有更少的晶圆缺陷，而且具有更高的迁移率。换句话说，通过实施本发明的工艺，晶圆样品可以从曲线图1100的右下方(其中缺陷更大但是迁移率更小)“移动”至曲线图1100的左上方(其中缺陷是更少但是迁移率更高)。

图18是示出根据本发明的实施例的方法1200的流程图。方法1200包括提供半导体器件的步骤1210。半导体器件包括垂直向上突出的鳍结构。

方法1200包括减小鳍结构的横向尺寸的步骤1220。

方法1200包括在鳍结构上形成半导体层的步骤1230。

方法1200包括对半导体器件实施退火工艺的步骤1240。

方法1200包括在鳍结构上方形成介电层的步骤1250。

在一些实施例中，在步骤1220中减小横向尺寸之后，鳍结构的表面具有第一粗糙度，并且在步骤1240实施退火工艺之后，鳍结构的表面具有小于第一粗糙度的第二粗糙度。

在一些实施例中，在步骤1240实施退火工艺之前，在鳍结构和半导体层之间的界面处形成氧化锗，并且步骤1240的退火工艺减少氧化锗。

在一些实施例中，步骤1240的退火工艺使半导体层增厚。

在一些实施例中，半导体器件包括包含硅锗的鳍结构，并且将硅层外延生长为半导体层，并且将半导体层的至少部分氧化成介电层。

在一些实施例中，退火工艺包括尖峰退火工艺。在一些实施例中，尖峰退火工艺在退火温度在约800摄氏度和约900摄氏度之间的范围内、退火时间在约1秒和约10秒之间的范围内并且退火压力在约50托和约760托之间的范围内实施。

在一些实施例中，退火工艺包括浸泡退火工艺。在一些实施例中，浸泡退火工艺在退火温度在约300摄氏度和约450摄氏度之间的范围内、退火时间在约50秒和约200秒之间的范围内并且退火压力在约50托和约760托之间的范围内实施。

应当理解，可以在方法1200的步骤1210至1250之前、期间或之后实施额外的工艺。例如，方法1200可以包括在鳍结构上方形成栅极结构的步骤，其中，介电层用作栅极结构的界面层。为了简单起见，此处未详细讨论其它额外步骤。

总之，本发明在硅覆盖层的形成之后和硅覆盖层的氧化之前实施精心调整的退火工艺。退火工艺通过使锗扩散出半导体器件来减少PFET鳍结构和硅覆盖层之间的界面处的氧化锗含量。该机制也有效地使硅覆盖层增厚。退火工艺也通过重新排列鳍表面上的原子来修复粗糙的鳍表面。在实施退火工艺之后，实施氧化工艺以氧化(现在增厚的)硅覆盖层，以形成将用作FinFET晶体管的栅极结构的一部分的界面层。

基于以上讨论，可以看出，本发明提供超越传统FinFET制造的若干优势。然而，应当理解，其它实施例可以提供额外的优势，并且不是所有的优势都必须在此处公开，并且没有特定的优势对所有实施例都是需要的。一个优势是本发明改进了鳍结构质量。例如，在没有实施本文的退火工艺的情况下，鳍结构可能具有粗糙表面，这可能导致高电阻率和低载流子迁移率等。此处，退火工艺重新排列鳍结构表面上的原子，使鳍结构变平滑。更平滑的鳍结构具有更好的载流子迁移率和更低的电阻率。更平滑的鳍结构也意味着更好的LWR和LER。又例如，在鳍结构和硅覆盖层之间的界面处形成的氧化锗可能导致界面陷阱密度(DIT)缺陷。此处，退火工艺提供额外的能量以帮助破坏锗和氧之间的键，并且锗可以扩散出半导体器件，并且氧可以在硅覆盖层的外表面处与硅结合。氧化锗的减少减少了DIT缺陷，并且使硅覆盖层增厚，使得硅覆盖层可以更好地用作随后被氧化的层以形成栅极结构的界面层。其它优势包括与现有FinFET制造的兼容性，因此使得本发明易于且便于实施。

本发明的一个方面涉及制造半导体器件的方法。提供半导体器件。半导体器件具有垂直向上突出的鳍结构。减小鳍结构的横向尺寸。在横向尺寸的减小之后，在鳍结构上形成半导体层。在半导体层的形成之后，对半导体器件实施退火工艺。在退火工艺的实施之后，在鳍结构上方形成介电层。

本发明的另一方面涉及制造半导体器件的方法。提供半导体器件。半导体器件具有垂直向上突出的鳍结构。实施鳍修整工艺以减小鳍结构的横向尺寸。在鳍修整工艺之后，鳍结构具有粗糙表面。在实施鳍修整工艺之后，在鳍结构上形成硅覆盖层。在形成硅覆盖层之后，退火半导体器件。在退火之后，鳍结构具有较少的粗糙表面。在退火之后，将硅覆盖层的至少部分转化成介电层。

本发明的又一方面涉及半导体器件。半导体器件包括包含半导体材料的衬底。鳍结构从衬底突出。鳍结构是用于p型FinFET晶体管的鳍结构。硅覆盖层设置在鳍结构上。介电层设置在硅覆盖层上。鳍结构的线宽粗糙度(LWR)在约1.7纳米(nm)和约1.9nm之间。鳍结构的线边缘粗糙度(LER)在约1.5纳米(nm)和约1.7nm之间。

根据本发明的实施例，提供了一种制造半导体器件的方法，包括：提供半导体器件，所述半导体器件具有垂直向上突出的鳍结构；减小所述鳍结构的横向尺寸；在所述横向尺寸的减小之后，在所述鳍结构上形成半导体层；在所述半导体层的形成之后，对所述半导体器件实施退火工艺；以及在所述退火工艺的实施之后，在所述鳍结构上方形成介电层。

根据本发明的实施例，其中：在所述横向尺寸的减小之后，所述鳍结构的表面具有第一粗糙度；以及在所述退火工艺的实施之后，所述鳍结构的表面具有小于所述第一粗糙度的第二粗糙度。

根据本发明的实施例，其中，在实施所述退火工艺之前，在所述鳍结构和所述半导体层之间的界面处形成氧化锗，并且所述退火工艺减少氧化锗。

根据本发明的实施例，其中，所述退火工艺使所述半导体层增厚。

根据本发明的实施例，其中：提供所述半导体器件包括形成包含硅锗的鳍结构作为所述鳍结构；形成所述半导体层包括将硅层外延生长为所述半导体层；以及形成所述介电层包括将所述半导体层的至少部分氧化成所述介电层。

根据本发明的实施例，还包括：在所述鳍结构上方形成栅极结构，其中，所述介电层用作所述栅极结构的界面层。

根据本发明的实施例，其中，实施所述退火工艺包括实施尖峰退火工艺。

根据本发明的实施例，其中，所述尖峰退火工艺在退火温度在约800摄氏度和约900摄氏度之间的范围内实施。

根据本发明的实施例，其中，所述尖峰退火工艺在退火时间在约1秒和约10秒之间的范围内实施。

根据本发明的实施例，其中，所述尖峰退火工艺在退火压力在约50托和约760托之间的范围内实施。

根据本发明的实施例，其中，实施退火工艺包括实施浸泡退火工艺。

根据本发明的实施例，其中，所述浸泡退火工艺在退火温度在约300摄氏度和约450摄氏度之间的范围内实施。

根据本发明的实施例，其中，所述浸泡退火工艺在退火时间在约50秒和约200秒之间的范围内实施。

根据本发明的实施例，其中，所述浸泡退火工艺在退火压力在约50托和约760托之间的范围内实施。

根据本发明的实施例，还提供了一种制造半导体器件的方法，包括：提供半导体器件，所述半导体器件具有垂直向上突出的鳍结构；实施鳍修整工艺以减小所述鳍结构的横向尺寸，其中，在所述鳍修整工艺之后，所述鳍结构具有粗糙表面；在实施所述鳍修整工艺之后，在所述鳍结构上形成硅覆盖层；在形成所述硅覆盖层之后，退火所述半导体器件，其中，在所述退火之后，所述鳍结构具有较少的粗糙表面；以及在所述退火之后，将所述硅覆盖层的至少部分转化成介电层。

根据本发明的实施例，其中，所述退火包括实施尖峰退火工艺，其中，退火温度在约800摄氏度和约900摄氏度之间的范围内，退火时间在约1秒和约10秒之间的范围内，并且退火压力在约50托和约760托之间的范围内。

根据本发明的实施例，其中，所述退火包括实施浸泡退火工艺，其中，退火温度在约300摄氏度和约450摄氏度之间的范围内，退火时间在约50秒和约200秒之间的范围内，并且退火压力在约50托和约760托之间的范围内。

根据本发明的实施例，其中：提供所述半导体器件包括形成硅锗(SiGe)鳍结构，其中，氧化锗存在于所述硅锗鳍结构和所述硅覆盖层之间的界面处；以及退火将氧化锗的锗扩散出所述半导体器件并且使所述硅覆盖层增厚。

根据本发明的实施例，提供了一种半导体器件，包括：衬底，包含半导体材料；鳍结构，从所述衬底突出，其中，所述鳍结构是用于p型FinFET晶体管的鳍结构；硅覆盖层，设置在所述鳍结构上；以及介电层，设置在所述硅覆盖层上，其中：鳍结构的线宽粗糙度(LWR)在约1.7纳米(nm)和约1.9nm之间；以及鳍结构的线边缘粗糙度(LER)在约1.5纳米(nm)和约1.7nm之间。

根据本发明的实施例，其中：所述鳍结构具有平均宽度Fin_width_average；LWR:Fin_width_average的比率在约1:4和约1:5之间的范围内；以及LER:Fin_width_average的比率在约1:4和约1:5之间的范围内。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应当理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。例如，通过为位线导体和字线导体实现不同的厚度，可以实现导体的不同电阻。然而，也可以利用改变金属导体的电阻的其它技术。