阅读说明：本技术 编程抑制程序方法、存储器装置及控制器 (Program inhibit program method, memory device and controller ) 是由 林道远 杨怡箴 张耀文 于 2018-08-09 设计创作，主要内容包括：一种可缓解存储单元干扰的编程抑制程序方法、存储器装置及控制器。编程抑制程序方法包括以下步骤。对一存储单元阵列(cell array)的一存储单元串行(cell string)执行一校验程序(verify operation)。对该存储单元串行施加一电源脉冲(power pulse)。对该存储单元串行执行该编程抑制程序。施加该电源脉冲的步骤在该编程抑制程序的步骤之前执行。(A program inhibit procedure method, a memory device and a controller capable of relieving memory cell interference are provided. The program inhibit procedure method includes the following steps. A verification procedure (verify operation) is performed on a cell string of a cell array (cell array). A power pulse is applied to the memory cells in series. The program inhibit procedure is performed serially on the memory cells. The step of applying the power pulse is performed before the step of the program inhibit procedure.)

编程抑制程序方法、存储器装置及控制器

技术领域

本发明涉及一种操作方法、存储器装置及控制器，且特别涉及一种可缓解存储单元干扰的编程抑制程序方法、存储器装置及控制器。

背景技术

随着存储器技术的发展，各式存储器不断推陈出新。存储器的存储单元可以被编程或擦除，以记录“0”或“1”数据。举例来说，NAND型存储器中均以Fowler-Nordheimtunneling(简称FN-tunneling)来进行编程程序。当某些存储单元通过热电子进行编程时，其他存储单元通过编程抑制程序(program inhibit operation)针对FN-tunneling来避免被编程。例如是利用提高通道位能(channel potential)来降低字线的编程电压(VprogramWL)和通道(channel)之间的压差。然而，当其他存储单元在执行编程抑制程序(programinhibit operation)时，某些编程态样(programming pattern)会造成容易产生热电子(hot-electrons)的环境，进而在执行编程抑制程序(program inhibit operation)时产生热电子干扰(hot-electrons mode disturbance)。

发明内容

本发明有关于一种可缓解存储单元干扰的编程抑制程序方法、存储器装置及控制器，其通过在编程抑制程序之前施加一电源脉冲，使得电位下降现象(down-couplingphenomenon)能够被消除。由于电位下降现象已被消除，故在编程抑制程序期间，通道电位曲线能够维持稳定，而不会在存储单元诱发任何的热电子干扰。

根据本发明的第一方面，提出一种编程抑制程序(program inhibit operation)方法。编程抑制程序方法包括以下步骤。对一存储单元阵列(cell array)的一存储单元串行(cell string)执行一校验程序(verify operation)。对该存储单元串行施加一电源脉冲(power pulse)。对该存储单元串行执行该编程抑制程序。施加该电源脉冲之步骤于该编程抑制程序的步骤之前执行。

根据本发明的第二方面，提出一种存储器装置。存储器装置包括一存储单元阵列(cell array)、一字线译码器(word line decoder)、一位线译码器(bit line decoder)及一控制器。该字线译码器连接于该存储单元阵列的多条字线。该位线译码器连接于该存储单元阵列的多条位线。该控制器连接于该字线译码器及该位线译码器，以对该存储单元阵列的一存储单元串行(cell string)执行一校验程序(verify operation)、施加一电源脉冲(power pulse)、及执行该编程抑制程序(program inhibit operation)。该控制器于该编程抑制程序前施加该电源脉冲。

根据本发明的第三方面，提出一种控制器。该控制器连接于一字线译码器(wordline decoder)及一位线译码器(bit line decoder)。该字线译码器连接于一存储单元阵列的多条字线。该位线译码器连接于该存储单元阵列的多条位线，该控制器用以对该存储单元阵列的一存储单元串行(cell string)执行一校验程序(verify operation)、对该存储单元串行施加一电源脉冲(power pulse)、以及对该存储单元串行执行一编程抑制程序(program inhibit operation)。该控制器于该编程抑制程序前施加该电源脉冲。

为了对本发明上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示一存储器装置。

图2绘示存储单元阵列的一存储单元串行(cell string)。

图3绘示编程抑制程序方法的流程图。

图4绘示字线电压、导通电压、电源电压、串行选择线电压及位线电压的变化。

图5A～5D绘示存储单元串行的通道电位(channel potential)曲线。

图6绘示存储单元的陷获电荷图(E-trapped charge pattern)。

图7绘示可缓解存储单元干扰的编程抑制程序方法的流程图。

图8绘示字线电压、导通电压、电源电压、串行选择线电压及位线电压的变化。

图9绘示存储单元串行于两个时间点的两条通道电位曲线。

图10绘示存储单元串行于两个时间点的两条通道电位曲线的比较。

图11绘示两个陷获电荷图的比较。

【符号说明】

100：存储器装置

110：存储单元阵列

111：存储单元串行

120：字线译码器

130：位线译码器

140：控制器

BL：位线

CE、CE’：陷获电荷图

CL0、CLn-1、CLn、CLn+1、CL31：存储单元

CT1、CT1’、CT1’A、CT2、CT3、CT3’、CT4、CT5、CT6：通道电位曲线

DC：电位下降现象

WL、WLn-2、WLn-1、WLn、WLn+1、WLn+2、WL31：字线

PD：通道电位差

PW、PW’：电源电压

PP：电源脉冲

S110、S110’、S120’、S130、S130’、S140、S140’：步骤

T0、T0’、T1、T1’、T1’A、T2、T2’、T3、T3’、T4、T4’、T5、T5’、T6、T6’：时间点

VBL、VBL’：位线电压

Vpass、Vpass’：导通电压

VSSL、VSSL’：串行选择线电压

VWLn、VWLn’：字线电压

具体实施方式

请参照图1，其绘示一存储器装置100。存储器装置100包括一存储单元阵列(cellarray)110、一字线译码器(word line decoder)120、一位线译码器(bit line decoder)130及一控制器140。存储单元阵列110例如是一三维与非门存储器(3D NAND memory)、一浮动栅极存储器(floating gate memory)、一氮化物电荷储存存储器(nitride-trappingmemory)、一环绕式栅极存储器(gate-all-around memory，GAA memory)、或一垂直通道存储器(vertical channel memory)。字线译码器120连接于存储单元阵列110的多条字线WL。位线译码器130连接于存储单元阵列110的多条位线BL。

请参照图2，其绘示存储单元阵列110的一存储单元串行(cell string)111。存储单元串行111连接于字线WLn-2、WLn-1、WLn、WLn+i、WLn+2。当字线WLn被施加一编程电压，存储单元串行111中不需要被编程的存储单元需要被执行一编程抑制程序(program inhibitoperation)。

请参照图3～5D。图3绘示编程抑制程序方法的流程图。图4绘示字线电压VWLn、导通电压Vpass、电源电压PW、串行选择线电压VSSL及位线电压VBL的变化。图5A～5D绘示存储单元串行111的通道电位(channel potential)曲线CT1～CT6。在步骤S110中，于时间点T0至时间点T1，控制器140对存储单元串行111执行一校验程序(verify operation)。在校验程序中，字线电压VWLn增加至7V，导通电压Vpass增加至7V，电源电压PW维持于0V，串行选择线电压VSSL增加至7V，位线电压VBL增加至0.6V。请参照图5A，其绘示存储单元串行111于时间点T1的通道电位曲线CT1。当校验程序刚完成时，连接于字线WLn的存储单元CLn被关闭，且产生电位下降现象(down-coupling phenomenon)DC，其通道电位降至-4V。在存储单元CLn与存储单元CLn+1(连接于字线WLn+1)之间，形成了通道电位差(channel potentialdifference)PD。

接着，在步骤S130中，控制器140对存储单元串行111执行一预编程程序(pre-program operation)。在预编程程序中字线电压VWLn维持在0V，导通电压Vpass维持在0V，电源电压PW维持在0V，串行选择线电压VSSL增加至4V，且位线电压VBL增加至4V。请参照图5B，其绘示存储单元串行111于时间点T2的通道电位曲线CT2。在串行选择线电压VSSL及位线电压VBL充电期间，存储单元CLn+1～CL31(连接于字线WLn+1～WL31)被预编程。另一方面，由于存储单元CLn-1(连接于字线WLn-1)隔绝了存储单元串行111，而使得存储单元CL0～CLn-1维持不变。

在步骤S140中，控制器140对存储单元串行111执行编程抑制程序(programinhibit operation)。在编程抑制程序开始时(即时间点T3)，字线电压VWLn增加至8V，导通电压Vpass增加至8V，电源电压PW维持于0V，串行选择线电压VSSL维持于0V，且位线电压VBL维持于0V。请参照图5C，其绘示存储单元串行111于时间点T3的通道电位曲线CT3。当导通电压Vpass施加于全部存储单元，电子被注入于前半部存储单元中，并提升了通道电位。此时，导通电压Vpass提升了存储单元CLn的通道电位。

在编程抑制程序中(从时间点T3至时间点T6)，字线电压VWLn从8V增加至24V，导通电压Vpass维持于8V，电源电压PW维持于0V，串行选择线电压VSSL维持于0V，且位线电压VBL维持于0V。请参照图5D，其绘示存储单元串行111于时间点T3～T6的各个通道电位曲线CT3～CT6。随着字线电压VWLn的增加，通道电位差(potential difference)PD也随之降低。在电子势垒消除时，瞬态电流从存储单元CLn流入至存储单元CLn+1。如此一来，对存储单元CLn+1产生热电子干扰。

请参照图6，其绘示存储单元CLn+1(被注入瞬态电流)的陷获电荷图(E-trappedcharge pattern)CE。在此图中，针对存储单元CLn+1进行热电子讯号的侦测。如陷获电荷图CE所示，氮化合物所累积的陷获电荷会随着时间增加。因此，存储单元CLn+1于编程抑制程序中的确受到了干扰。

请参照图7～9。图7绘示可缓解存储单元干扰的编程抑制程序方法的流程图。图8绘示字线电压VWLn’、导通电压Vpass、电源电压PW’、串行选择线电压VSSL’及位线电压VBL’，图9绘示存储单元串行111于时间点T1’、T1’A的通道电位曲线CT1’、CT1’A。

在步骤S110’中，于时间点T0’至时间点T1’，控制器140对存储单元串行111执行一校验程序(verify operation)。在校验程序中，字线电压VWLn’增加至7V，导通电压Vpass增加至7V，电源电压PW’维持于0V，串行选择线电压VSSL’增加至7V，位线电压VBL’增加至0.6V。请参照图9所示的存储单元串行111于时间点T1’的通道电位曲线CT1’。当校验程序刚完成时，存储单元CLn被关闭，且由于电位下降现象(down-coupling phenomenon)DC，其通道电位降至-4V。在存储单元CLn与存储单元CLn+1之间，形成了通道电位差(channelpotential difference)PD。

接着，在步骤S120’中，控制器140对存储单元串行111施加一电源脉冲(powerpulse)PP(绘示于图8)。在此步骤中，字线电压VWLn’维持于0V，导通电压Vpass’维持于0V，电源电压PW’增加至0.5V至1V，串行选择线电压VSSL’维持于0V。在一实施例中，电源脉冲PP被施加5～15微秒(micro seconds)且电源脉冲PP是对存储单元串行111的全部的存储单元进行施加。请参照图9所示的存储单元串行111于时间点T1’A的通道电位曲线CT1’A。在电源脉冲PP被施加后，电位下降现象(down-coupling phenomenon)DC能够被消除，且存储单元CLn与存储单元CLn+1之间的通道电位差PD也能够被消除。

接着，在步骤S130’中，控制器140对存储单元串行111执行一预编程程序(pre-program operation)。在预编程程序中，字线电压VWLn’维持在0V，导通电压Vpass’维持在0V，电源电压PW’维持在0V，串行选择线电压VSSL’增加至4V，且位线电压VBL’增加至4V。

在步骤S140’中，控制器140对存储单元串行111执行编程抑制程序(programinhibit operation)。在编程抑制程序开始时(即时间点T3)，字线电压VWLn增加至8V，导通电压Vpass’增加至8V，电源电压PW’维持于0V，串行选择线电压VSSL’维持于0V，且位线电压VBL’维持于0V。

请参照图10，其绘示存储单元串行111于时间点T3’的通道电位曲线CT3’与存储单元串行111于时间点T3的通道电位曲线CT3的比较。如图10所示，原本存在于存储单元CLn与存储单元CLn+1之间很大的通道电位差PD已经于时间点T3’消失了。

在编程抑制程序中(从时间点T3’至时间点T6’)，字线电压VWLn’从8V增加至24V，导通电压Vpass’维持于8V，电源电压PW’维持于0V，串行选择线电压VSSL’维持于0V，且位线电压VBL’维持于0V。由于电位下降现象已经被消除，故在编程抑制程序期间，通道电位曲线CT3’能够在时间点T3’至时间点T6’之间维持稳定，而不会在存储单元CLn+1诱发任何的热电子干扰。

请参照图11，其绘示陷获电荷图CE(图6)与陷获电荷图CE’(未被注入瞬态电流)的比较。如陷获电荷图CE’所示，氮化合物所累积的陷获电荷一直维持于低位准。因此，存储单元CLn+1于编程抑制程序中并未受到干扰。

根据上述实施例，外加的电源脉冲PP可以消除字线WLn启动时所产生的热电子干扰。在此实施例中，电源脉冲PP的施加执行于校验程序及编程抑制程序之间，以消除电位下降现象(down-coupling phenomenon)DC，且减缓热电子干扰的风险。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。