阅读说明：本技术 一种高低压集成器件及其制造方法 (A kind of high-low pressure integrated device and its manufacturing method ) 是由 乔明 孟培培 张波 于 2019-09-06 设计创作，主要内容包括：本发明提供一种高低压集成器件及其制造方法,所述高低压集成器件包括集成于同一芯片上的高压垂直型恒流器件、低压NMOS器件、低压PMOS器件、低压NPN器件和低压DIODE器件；低压器件均位于介质隔离槽内部,采用介质隔离方式实现高压器件和低压器件完全隔离。本发明采用部分埋氧隔离技术实现高低压器件兼容,完全避免漏电与串扰问题,成本相较传统SOI工艺更低；基于BCD工艺集成技术设计理念,将高压垂直型恒流器件与调流所用的低压器件集成在一起,通过单片集成方式简化恒流器件调流电路设计,降低系统复杂度的同时节约制造成本,可实现恒流器件电流调节的功能,适用于不同电流大小应用场合。(It includes the high pressure vertical-type constant current device being integrated on same chip, low pressure NMOS device, low pressure PMOS device, low pressure NPN device and low pressure DIODE device that the present invention, which provides a kind of high-low pressure integrated device and its manufacturing method, the high-low pressure integrated device,；Low-voltage device is respectively positioned on inside medium isolation channel, realizes that high tension apparatus and low-voltage device are completely isolated using medium isolation method.The present invention buries oxygen isolation technology using part and realizes that high-low voltage device is compatible, avoids electric leakage and cross-interference issue completely, it is lower that cost compares traditional SOI technique；Based on BCD technique integrated technology design concept, high pressure vertical-type constant current device is integrated with the low-voltage device for adjusting stream used, simplify the design of constant current device tune current circuit by single-chip integration mode, manufacturing cost is saved while reducing system complexity, the function of constant current device current regulation can be achieved, be suitable for different size of current applications.)

一种高低压集成器件及其制造方法

技术领域

本发明属于半导体功率器件技术领域，具体涉及一种高低压集成器件及其制造方法。

背景技术

恒流源是一种常用的电子设备与装置，在电子线路中使用相当普遍。恒流源通常用于保护整个电路，即使电路中出现电压不稳定或者负载电阻值变化较大的情况，仍能保证整个电路供电电流的稳定。恒流二极管(CRD，Constant Regulating Diode)是一种常用半导体恒流器件，把二极管作为恒流源代替普通的由晶体管、稳压管以及电阻等多个电子元件组成的恒流源，实现电路结构简单化与小型化。目前常见恒流二极管输出电流在几毫安至几十毫安之间，可用于直接驱动负载，由于具有器件体积小、器件可靠性高的特点，使其相较于传统恒流源有很大优势。恒流二极管的***电路简单，使用方便，已广泛应用于自动控制、仪器仪表及保护电路等领域。但恒流二极管自身输出电流无法调节，只能通过多个并联的方法实现输出电流调整，电流值只能按倍数比例增加，或者通过外部电路元件实现扩流输出。这两种调流方法都会造成所用电子元件数量的增加，从而造成电路结构复杂程度以及成本的上升。

高压功率集成电路常利用Bipolar晶体管的高模拟精度、CMOS的高集成度以及DMOS(Double-Diffused MOSFET)的高功率特性，将Bipolar模拟电路、CMOS逻辑电路、CMOS模拟电路和DMOS高压功率器件单片集成在一起(简称BCD工艺)。BCD工艺集成技术是一种常用的单片集成技术，可以大幅降低系统功率损耗，提高系统性能，节省电路的封装费用并具有更好的可靠性。由于BCD工艺中器件种类众多，需考虑到器件各区特殊要求，减少工艺制造掩膜版数量，使各项工艺步骤能同时进行。同时为了做到高压器件和低压器件的兼容，双极工艺和CMOS工艺的兼容，需选择合适的隔离技术。

发明内容

本发明所要解决的技术问题是针对现有技术存在的问题，提供一种高低压集成器件及其制造方法。

为解决上述技术问题，本发明实施例提供一种高低压集成器件，包括集成于同一芯片上的高压垂直型恒流器件、低压NMOS器件、低压PMOS器件、低压NPN器件和低压DIODE器件；

所述高压垂直型恒流器件为左右对称结构，分为元胞区与终端区，元胞区由多个结构相同的元胞以并联方式连接形成；所述元胞结构包括由下至上依次层叠设置的背面集电极金属电极、第一导电类型衬底、第二导电类型外延层、薄层介质层、栅电极和第一发射极金属电极；第二导电类型外延层中具有第一导电类型第一阱区、第二导电类型接触、第一导电类型接触和第二导电类型耗尽型沟道区；

第一导电类型第一阱区位于第二导电类型外延层的上层两端，第一导电类型接触、第二导电类型接触和第二导电类型耗尽型沟道区依次并排位于第一导电类型第一阱区的上层一侧，薄层介质层位于部分第二导电类型接触、第二导电类型耗尽型沟道区和第一导电类型第一阱区之间的第二导电类型外延层上，第一发射极金属电极位于第二导电类型接触、第一导电类型接触和栅电极上；

所述终端区位于元胞区的两侧，包括从下至上依次层叠设置的背面集电极金属电极、第一导电类型衬底、第二导电类型外延层、介质层场氧、金属前介质和第一发射极金属电极，所述终端区的第二导电类型外延层中具有等间距排列的第一导电类型第二阱区；

所述低压NMOS器件、低压PMOS器件、低压NPN器件和低压DIODE器件依次位于所述高压垂直型恒流器件一侧的第二导电类型外延层中；

所述低压NMOS器件、低压PMOS器件、低压NPN器件和低压DIODE器件还位于介质槽与埋氧化层连接构成的隔离区域内，且位于所述隔离区域内的第一导电类型第二阱区中，多晶硅填充物位于介质槽内部；高压器件和低压器件通过所述隔离区域隔离；相邻低压器件之间的第二导电类型外延层上表面还设置介质层场氧。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，所述隔离区域内的第一导电类型第二阱区分为多个区域，其数量与低压器件个数保持一致，相邻的第一导电类型第二阱区之间为第二导电类型外延层。

采用上述进一步方案的有益效果是：通过将第一导电类型第二阱区分成多个区域，使低压器件之间形成PNP三极管的结隔离结构，结合介质隔离结构，可以进一步防止低压器件之间的漏电与串扰问题，提升芯片工作时的可靠性。

进一步的，所述隔离区域内的第一导电类型第二阱区向下和向两侧延伸至所述隔离区域的外部，第一导电类型接触还位于第一导电类型第二阱区的边缘内侧，且与阱区接触电极连接；

所述低压PMOS器件、低压NPN器件及低压DIODE器件中的第二导电类型第一阱区均与埋氧化层相接触。

进一步的，所述埋氧化层位于第二导电类型外延层中；或者所述埋氧化层位于第一导电类型衬底中。

进一步的，还设置场阻层，所述场阻层位于第一导电类型衬底与第二导电类型外延层之间，且所述埋氧化层位于第一导电类型衬底中。

进一步的，高压垂直型恒流器件的第一导电类型第一阱区和第一导电类型第二阱区的中间均设置有介质槽，槽内有多晶硅填充物，且介质槽的底部位于第一导电类型第二阱区下方；高压垂直型恒流器件终端区最***有第二导电类型接触作为电场截止环；所述隔离区域中的介质槽的深度与高压垂直型恒流器件中的介质槽的深度保持一致。

进一步的，高压垂直型恒流器件中的第一导电类型第一阱区及第一导电类型第二阱区的中间均设置有介质槽，槽内有多晶硅填充物，所述隔离区域中的介质槽与高压垂直型恒流器件中的介质槽延伸入第一导电类型衬底中，且所述隔离区域中的介质槽的深度与高压垂直型恒流器件中的介质槽的深度保持一致，高压垂直型恒流器件终端区最***设置有第二导电类型接触作为电场截止环。

为解决上述技术问题，本发明实施例提供了一种高低压集成器件，包括集成于同一芯片上的高压垂直型恒流器件、低压NMOS器件、低压PMOS器件、低压NPN器件和低压DIODE器件；

所述高压垂直型恒流器件为左右对称结构，分为元胞区与终端区，元胞区由多个结构相同的元胞以并联方式连接形成；所述元胞结构包括由下至上依次层叠设置的背面集电极金属电极、第一导电类型衬底、第二导电类型外延层、薄层介质层、栅电极和第一发射极金属电极；第二导电类型外延层中具有第一导电类型第一阱区、第二导电类型接触、第一导电类型接触和第二导电类型耗尽型沟道区；

第一导电类型第一阱区位于第二导电类型外延层的上层两端，第一导电类型接触、第二导电类型接触和第二导电类型耗尽型沟道区依次并排位于第一导电类型第一阱区的上层一侧，薄层介质层位于部分第二导电类型接触、第二导电类型耗尽型沟道区和第一导电类型第一阱区之间的第二导电类型外延层上，第一发射极金属电极位于第二导电类型接触、第一导电类型接触和栅电极上；

所述终端区位于元胞区的两侧，包括从下至上依次层叠设置的背面集电极金属电极、第一导电类型衬底、第二导电类型外延层、金属前介质和浮空金属电极，所述终端区的第二导电类型外延层中具有等间距排列的第一导电类型第一阱区，第一导电类型第一阱区中具有第一导电类型接触，浮空金属电极位于第一导电类型接触和金属前介质上；

所述低压NMOS器件、低压PMOS器件、低压NPN器件和低压DIODE器件105依次位于所述高压垂直型恒流器件一侧的第二导电类型外延层中；

所述低压NMOS器件、低压PMOS器件、低压NPN器件和低压DIODE器件还位于介质槽与埋氧化层连接构成的隔离区域内，多晶硅填充物位于介质槽内部；相邻低压器件之间的第二导电类型外延层上表面还设置介质层场氧。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，所述低压NMOS器件、低压PMOS器件、低压NPN器件和低压DIODE器件还位于所述隔离区域内的第一导电类型第二阱区中。

进一步的，每个低压器件均位于介质槽与埋氧化层连接构成的隔离区域内；

所述低压NMOS器件位于第一导电类型第一阱区内部，第一导电类型第一阱区位于第二导电类型外延层的上层。

为解决上述技术问题，本发明实施例提供了一种高低压集成器件的制造方法，包括以下步骤：

在第一导电类型衬底上，采用外延工艺形成第二导电类型外延层；

通过光刻和离子注入工艺，在第二导电类型外延层的一侧注入氧离子，退火处理后形成埋氧化层；

采用深槽刻蚀工艺，在埋氧化层上方的两端形成深槽并在深槽的两侧填充介质，形成介质槽，在介质槽中用多晶硅填充，形成多晶硅填充物；

采用光刻和离子注入工艺，在第二导电类型外延层的上层形成第一导电类型第二阱区，并进行阱区扩散；

采用光刻和热生长方式在第二导电类型外延层的第一部分上表面生长氧化层，形成介质层场氧；

采用光刻和离子注入工艺，在介质层场氧之间的第二导电类型外延层上分别注入第一导电类型杂质以及第二导电类型杂质，退火后，在第二导电类型外延层的上层另一侧形成第一导电类型第一阱区及第二导电类型耗尽型沟道区，第二导电类型耗尽型沟道区位于第一导电类型第一阱区的上层一侧，在介质槽之间形成第二导电类型第一阱区和第一导电类型第一阱区，第一导电类型第一阱区位于部分第二导电类型第一阱区中；

通过热生长方式，在第二导电类型外延层的第二部分上表面生长氧化层，形成薄层介质层，淀积多晶硅后光刻并刻蚀形成栅电极；

采用光刻和离子注入工艺，在第二导电类型外延层上分别注入第一导电类型杂质以及第二导电类型杂质，退火后在第一导电类型第一阱区、第一导电类型第二阱区和第二导电类型第一阱区的上层形成第二导电类型接触与第一导电类型接触；

淀积金属前介质，光刻并刻蚀接触孔后淀积金属层，再光刻并刻蚀形成各正面金属电极；

在第一导电类型衬底下方淀积背面金属形成电极。

为解决上述技术问题，本发明实施例提供了一种高低压集成器件的制造方法，包括以下步骤：

在第一导电类型衬底上，采用外延工艺形成第二导电类型外延层；

采用光刻和离子注入工艺，在第二导电类型外延层上形成第一导电类型第二阱区，并进行阱区扩散；

通过光刻和离子注入工艺，在第二导电类型外延层一侧的第一导电类型第二阱区中注入氧离子，退火处理后形成埋氧化层；

采用深槽刻蚀工艺，在第二导电类型外延层中形成深槽并在深槽的两侧填充介质，形成介质槽，在介质槽中用多晶硅填充，形成多晶硅填充物；

通过热生长方式，在第二导电类型外延层的第一部分上表面生长氧化层，形成介质层场氧；

采用光刻和离子注入工艺，在第二导电类型外延层上分别注入第一导电类型杂质以及第二导电类型杂质，退火后，在第二导电类型外延层另一侧的上层形成第一导电类型第一阱区及第二导电类型耗尽型沟道区，第二导电类型耗尽型沟道区位于第一导电类型第一阱区的上层一侧，在介质槽之间形成第二导电类型第一阱区和第一导电类型第一阱区，第一导电类型第一阱区位于部分第二导电类型第一阱区中；

通过热生长方式，在第二导电类型外延层的第二部分上表面生长氧化层，形成薄层介质层，淀积多晶硅后光刻并刻蚀形成栅电极；

采用光刻和离子注入工艺，在第二导电类型外延层上分别注入第一导电类型杂质以及第二导电类型杂质，退火后，在第一导电类型第一阱区、第一导电类型第二阱区和第二导电类型第一阱区的上层形成第二导电类型接触与第一导电类型接触；

淀积金属前介质，光刻并刻蚀接触孔后淀积金属层，再光刻并刻蚀形成各正面金属电极；

在第一导电类型衬底下方淀积背面金属形成电极。

为解决上述技术问题，本发明实施例提供了一种高低压集成器件的制造方法，包括以下步骤：

通过光刻和离子注入工艺，在第一导电类型衬底的一侧注入氧离子，退火处理后形成埋氧化层；

在第一导电类型衬底上，采用外延工艺形成第二导电类型外延层；

采用深槽刻蚀工艺，在第二导电类型外延层和第一导电类型衬底中形成深槽，并在深槽的两侧填充介质，形成介质槽，在介质槽中用多晶硅填充，形成多晶硅填充物；

采用光刻和离子注入工艺，在第二导电类型外延层中形成第一导电类型第二阱区，并进行阱区扩散；

通过热生长方式在第二导电类型外延层的第一部分上表面生长氧化层，形成介质层场氧；

采用光刻和离子注入工艺，在第二导电类型外延层上分别注入第一导电类型杂质以及第二导电类型杂质，退火后，在第二导电类型外延层的上层另一侧形成第一导电类型第一阱区及第二导电类型耗尽型沟道区，第二导电类型耗尽型沟道区位于第一导电类型第一阱区的上层一侧，在介质槽之间形成第二导电类型第一阱区和第一导电类型第一阱区，第一导电类型第一阱区位于部分第二导电类型第一阱区中；

通过热生长的方式在第二导电类型外延层的第二部分上表面生长氧化层，形成薄层介质层，淀积多晶硅后光刻并刻蚀形成栅电极；

采用光刻和离子注入工艺，在第二导电类型外延层上分别注入第一导电类型杂质以及第二导电类型杂质，退火后在第一导电类型第一阱区、第一导电类型第二阱区和第二导电类型第一阱区的上层形成第二导电类型接触与第一导电类型接触；

淀积金属前介质，光刻并刻蚀接触孔后淀积金属层，再光刻并刻蚀形成各正面金属电极；

在第一导电类型衬底下方淀积背面金属形成电极。

本发明的有益效果是：本发明基于BCD工艺集成技术设计理念，将高压垂直型恒流器件与调流所用的低压器件集成在一起，通过单片集成方式简化恒流器件调流电路设计，降低系统复杂度的同时节约制造成本，可实现恒流器件电流调节的功能，适用于不同电流大小应用场合。本发明采用部分埋氧隔离技术实现高低压器件兼容，完全避免漏电与串扰问题，成本相较传统SOI工艺更低。

附图说明

图1为本发明实施例1提供的一种高低压集成器件的剖面结构示意图；

图2为本发明实施例2提供的一种高低压集成器件的剖面结构示意图；

图3为本发明实施例3提供的一种高低压集成器件的剖面结构示意图；

图4为本发明实施例4提供的一种高低压集成器件的剖面结构示意图；

图5为本发明实施例5提供的一种高低压集成器件的剖面结构示意图；

图6为本发明实施例6提供的一种高低压集成器件的剖面结构示意图；

图7为本发明实施例7提供的一种高低压集成器件的剖面结构示意图；

图8为本发明实施例8提供的一种高低压集成器件的剖面结构示意图；

图9为本发明实施例9提供的一种高低压集成器件的剖面结构示意图；

图10为本发明实施例10提供的一种高低压集成器件的制造方法的工艺流程图；

图11为本发明实施例11提供的一种高低压集成器件的制造方法的工艺流程图；

图12为本发明实施例12提供的一种高低压集成器件的制造方法的工艺流程图。

附图中，各标号所代表的部件列表如下：

c(1)…c(i)…c(n)为元胞结构，i，n为正整数，表示元胞个数，101为高压垂直型恒流器件，102为低压NMOS器件，103为低压PMOS器件，104为低压NPN器件，105为低压DIODE器件；1为第二导电类型接触，2为第一导电类型接触，3为第一导电类型第一阱区，4为第一导电类型第二阱区，5为第二导电类型第一阱区，6为第二导电类型耗尽型沟道区，7为场阻层，9为第二导电类型外延层，10为第一导电类型衬底，11为介质槽，12为多晶硅填充物，13为埋氧化层，21为薄层介质层，23为介质层场氧，25为金属前介质，30为第一发射极金属电极，31为栅电极，32为源极金属电极，33为漏极金属电极，34为第二发射极金属电极，35为基极金属电极，36为集电极金属电极，37为阳极金属电极，38为阴极金属电极，39为体接触电极，40为背面集电极金属电极，41为阱区接触电极，42为浮空金属电极。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

如图1所示，本发明实施例1提供的一种高低压集成器件，包括集成于同一芯片上的高压垂直型恒流器件101、低压NMOS器件102、低压PMOS器件103、低压NPN器件104和低压DIODE器件105；

所述高压垂直型恒流器件101为左右对称结构，分为元胞区与终端区，元胞区由多个结构相同的元胞以并联方式连接形成；所述元胞结构包括由下至上依次层叠设置的背面集电极金属电极40、第一导电类型衬底10、第二导电类型外延层9、薄层介质层21、栅电极31和第一发射极金属电极30；第二导电类型外延层9中具有第一导电类型第一阱区3、第二导电类型接触1、第一导电类型接触2和第二导电类型耗尽型沟道区6；

第一导电类型第一阱区3位于第二导电类型外延层9的上层两端，第一导电类型接触2、第二导电类型接触1和第二导电类型耗尽型沟道区6依次并排位于第一导电类型第一阱区3的上层一侧，薄层介质层21位于部分第二导电类型接触1、第二导电类型耗尽型沟道区6和第一导电类型第一阱区3之间的第二导电类型外延层9上，第一发射极金属电极30位于第二导电类型接触1、第一导电类型接触2和栅电极31上；

所述终端区位于元胞区的两侧，包括从下至上依次层叠设置的背面集电极金属电极40、第一导电类型衬底10、第二导电类型外延层9、介质层场氧23、金属前介质25和第一发射极金属电极30，所述终端区的第二导电类型外延层9中具有等间距排列的第一导电类型第二阱区4；

所述低压NMOS器件102、低压PMOS器件103、低压NPN器件104和低压DIODE器件105依次位于所述高压垂直型恒流器件101一侧的第二导电类型外延层9中；

其特征在于，所述低压NMOS器件102、低压PMOS器件103、低压NPN器件104和低压DIODE器件105还位于介质槽11与埋氧化层13连接构成的隔离区域内，且位于所述隔离区域内的第一导电类型第二阱区4中，多晶硅填充物12位于介质槽11内部；高压器件和低压器件通过所述隔离区域隔离；相邻低压器件之间的第二导电类型外延层9上表面还设置介质层场氧23。

上述实施例中，为了在背面集电极金属电极40接高电位时，高低压器件之间具有良好的电学隔离性能，采用介质隔离的方式，将所有低压器件置于介质槽11与埋氧化层13构成的隔离区域内，完全杜绝高压垂直型恒流器件与低压器件之间漏电与串扰问题。

所述低压NMOS器件102包括：位于第一导电类型第二阱区4上的薄层介质层21以及薄层介质层21上的栅电极31，位于栅电极31两侧且位于第一导电类型第二阱区4内的两个第二导电类型接触1，两个第二导电类型接触1上分别具有源极金属电极32和漏极金属电极33，位于两个第二导电类型接触1一侧且位于第一导电类型第二阱区4内的第一导电类型接触2，第一导电类型接触2上具有体接触电极39；

所述低压PMOS器件103包括：位于第一导电类型第二阱区4内的第二导电类型第一阱区5，位于第二导电类型第一阱区5上的薄层介质层21以及薄层介质层21上的栅电极31，位于栅电极31两侧且位于第二导电类型第一阱区5内的两个第一导电类型接触2，两个第一导电类型接触2上分别具有漏极金属电极33和源极金属电极32，位于两个第一导电类型接触2一侧且位于第二导电类型第一阱区5内的第二导电类型接触1，第二导电类型接触1上具有体接触电极39；

所述低压NPN器件104包括：位于第一导电类型第二阱区4内的第二导电类型第一阱区5，位于第二导电类型第一阱区5内的第一导电类型第一阱区3，位于第一导电类型第一阱区3一侧的第二导电类型接触1，第一导电类型第一阱区3一侧的第二导电类型接触1上具有集电极金属电极36，位于第一导电类型第一阱区3的上层且间隔设置的第二导电类型接触1和第一导电类型接触2，第一导电类型第一阱区3中的第二导电类型接触1和第一导电类型接触2上分别具有基极金属电极35和第二发射极金属电极34；

所述低压DIODE器件105包括：位于第一导电类型第二阱区4内的第二导电类型第一阱区5，位于第二导电类型第一阱区5的上层且间隔设置的第二导电类型接触1和第一导电类型接触2，第二导电类型接触1和第一导电类型接触2上分别具有阴极金属电极38和阳极金属电极37。

所用半导体材料是硅或者碳化硅，也适用于其他半导体材料。

本发明的工作原理为：所述高压垂直型恒流器件101在实际工作时，背面集电极金属电极40接高电位，发射极金属电极30接地电位，所有低压器件构成的栅极驱动电路控制恒流器件栅电极31的电位。随着栅电极31电位的升高，位于其下的第二导电类型耗尽型沟道区6中的电子面电荷数量受到电场影响而上升，使第二导电类型耗尽型沟道区6电阻值降低，从而恒流器件输出恒流值增加。通过调整恒流器件栅电极31的电位大小，可实现恒流器件电流连续调节的功能，适用于不同电流大小应用场合。

如图2所示，本发明实施例2提供的一种高低压集成器件，是在实施例1的基础上，使所述隔离区域内的第一导电类型第二阱区4分为多个区域，其数量与低压器件个数保持一致，相邻的第一导电类型第二阱区4之间为第二导电类型外延层。通过将第一导电类型第二阱区4分成多个区域，使低压器件之间形成PNP三极管的结隔离结构，结合介质隔离结构，可以进一步防止低压器件之间的漏电与串扰问题，提升芯片工作时的可靠性。

如图3所示，本发明实施例3提供的一种高低压集成器件，是在实施例1的基础上，使所述隔离区域内的第一导电类型第二阱区4向下和向两侧延伸至所述隔离区域的外部，第一导电类型接触2还位于第一导电类型第二阱区4的边缘内侧，且与阱区接触电极41连接；

所述低压PMOS器件103、低压NPN器件104及低压DIODE器件105中的第二导电类型第一阱区5均与埋氧化层13相接触。

本发明实施例4提供的一种高低压集成器件，是在实施例1的基础上，使所述埋氧化层13位于第二导电类型外延层9中，如图1所示；或者所述埋氧化层13位于第一导电类型衬底10中，如图4所示。

如图5所示，本发明实施例5提供的一种高低压集成器件，是在实施例1的基础上，还设置场阻层7，所述场阻层7位于第一导电类型衬底10与第二导电类型外延层9之间，且所述埋氧化层13位于第一导电类型衬底10中。

如图6所示，本发明实施例6提供的一种高低压集成器件，是在实施例1的基础上，在高压垂直型恒流器件101的第一导电类型第一阱区3和第一导电类型第二阱区4的中间均设置有介质槽11，槽内有多晶硅填充物12，且介质槽11的底部位于第一导电类型第二阱区4下方；高压垂直型恒流器件101终端区最***有第二导电类型接触1作为电场截止环；所述隔离区域中的介质槽11的深度与高压垂直型恒流器件中的介质槽11的深度保持一致。

上述实施例中，由介质槽11所围成的隔离区域的范围，应位于第一导电类型第二阱区4区域内部，阱区接触电极41位于介质槽11与第一导电类型第二阱区4边缘之间，并且围绕介质槽11形成闭合环状结构，以便于通过阱区接触电极41对第一导电类型第二阱区4进行电位接触。

如图7所示，本发明实施例7提供的一种高低压集成器件，是在实施例1的基础上，高压垂直型恒流器件101中的第一导电类型第一阱区3及第一导电类型第二阱区4的中间均设置有介质槽11，槽内有多晶硅填充物12，所述隔离区域中的介质槽11与高压垂直型恒流器件中的介质槽11延伸入第一导电类型衬底10中，且所述隔离区域中的介质槽11的深度与高压垂直型恒流器件中的介质槽11的深度保持一致，高压垂直型恒流器件101终端区最***设置有第二导电类型接触1作为电场截止环。

本发明实施例8提供的一种高低压集成器件，包括集成于同一芯片上的高压垂直型恒流器件101、低压NMOS器件102、低压PMOS器件103、低压NPN器件104和低压DIODE器件105；

所述高压垂直型恒流器件101为左右对称结构，分为元胞区与终端区，元胞区由多个结构相同的元胞以并联方式连接形成；所述元胞结构包括由下至上依次层叠设置的背面集电极金属电极40、第一导电类型衬底10、第二导电类型外延层9、薄层介质层21、栅电极31和第一发射极金属电极30；第二导电类型外延层9中具有第一导电类型第一阱区3、第二导电类型接触1、第一导电类型接触2和第二导电类型耗尽型沟道区6；

第一导电类型第一阱区3位于第二导电类型外延层9的上层两端，第一导电类型接触2、第二导电类型接触1和第二导电类型耗尽型沟道区6依次并排位于第一导电类型第一阱区3的上层一侧，薄层介质层21位于部分第二导电类型接触1、第二导电类型耗尽型沟道区6和第一导电类型第一阱区3之间的第二导电类型外延层9上，第一发射极金属电极30位于第二导电类型接触1、第一导电类型接触2和栅电极31上；

所述终端区位于元胞区的两侧，包括从下至上依次层叠设置的背面集电极金属电极40、第一导电类型衬底10、第二导电类型外延层9、金属前介质25和浮空金属电极42，所述终端区的第二导电类型外延层9中具有等间距排列的第一导电类型第一阱区3，第一导电类型第一阱区3中具有第一导电类型接触2，浮空金属电极42位于第一导电类型接触2和金属前介质25上；

所述低压NMOS器件102、低压PMOS器件103、低压NPN器件104和低压DIODE器件105依次位于所述高压垂直型恒流器件101一侧的第二导电类型外延层9中；

其特征在于，所述低压NMOS器件102、低压PMOS器件103、低压NPN器件104和低压DIODE器件105还位于介质槽11与埋氧化层13连接构成的隔离区域内，多晶硅填充物12位于介质槽11内部；相邻低压器件之间的第二导电类型外延层9上表面还设置介质层场氧23。

可选地，如图8所示，所述低压NMOS器件102、低压PMOS器件103、低压NPN器件104和低压DIODE器件105还位于所述隔离区域内的第一导电类型第二阱区4中。

如图9所示，本发明实施例9提供的一种高低压集成器件，是在实施例8的基础上，每个低压器件均位于介质槽11与埋氧化层13连接构成的隔离区域内；

所述低压NMOS器件102位于第一导电类型第一阱区3内部，第一导电类型第一阱区3位于第二导电类型外延层9的上层。

该结构可以减少掩膜版的使用，降低生产成本，且同时合理优化高压垂直型恒流器件101终端中的第一导电类型第一阱区3的间距，可以保证终端的效果；低压器件之间都用槽进行隔离，可以实现更好的隔离效果。

如图10所示，本发明实施例10提供的一种高低压集成器件的制造方法，包括以下步骤：

在第一导电类型衬底10上，采用外延工艺形成第二导电类型外延层9；

通过光刻和离子注入工艺，在第二导电类型外延层9的一侧注入氧离子，退火处理后形成埋氧化层13；

采用深槽刻蚀工艺，在埋氧化层13上方的两端形成深槽并在深槽的两侧填充介质，形成介质槽11，在介质槽11中用多晶硅填充，形成多晶硅填充物12；

采用光刻和离子注入工艺，在第二导电类型外延层9的上层形成第一导电类型第二阱区4，并进行阱区扩散；

采用光刻和热生长方式在第二导电类型外延层9的第一部分上表面生长氧化层，形成介质层场氧23；

采用光刻和离子注入工艺，在介质层场氧23之间的第二导电类型外延层9上分别注入第一导电类型杂质以及第二导电类型杂质，退火后，在第二导电类型外延层9的上层另一侧形成第一导电类型第一阱区3及第二导电类型耗尽型沟道区6，第二导电类型耗尽型沟道区6位于第一导电类型第一阱区3的上层一侧，在介质槽11之间形成第二导电类型第一阱区5和第一导电类型第一阱区3，第一导电类型第一阱区3位于部分第二导电类型第一阱区5中；

通过热生长方式，在第二导电类型外延层9的第二部分上表面生长氧化层，形成薄层介质层21，淀积多晶硅后光刻并刻蚀形成栅电极31；

采用光刻和离子注入工艺，在第二导电类型外延层9上分别注入第一导电类型杂质以及第二导电类型杂质，退火后在第一导电类型第一阱区3、第一导电类型第二阱区4和第二导电类型第一阱区5的上层形成第二导电类型接触1与第一导电类型接触2；

淀积金属前介质25，光刻并刻蚀接触孔后淀积金属层，再光刻并刻蚀形成各正面金属电极；

在第一导电类型衬底10下方淀积背面金属形成电极。

如图11所示，本发明实施例11提供的一种高低压集成器件的制造方法，包括以下步骤：

在第一导电类型衬底10上，采用外延工艺形成第二导电类型外延层9；

采用光刻和离子注入工艺，在第二导电类型外延层9上形成第一导电类型第二阱区4，并进行阱区扩散；

通过光刻和离子注入工艺，在第二导电类型外延层9一侧的第一导电类型第二阱区4中注入氧离子，退火处理后形成埋氧化层13；

采用深槽刻蚀工艺，在第二导电类型外延层9中形成深槽并在深槽的两侧填充介质，形成介质槽11，在介质槽11中用多晶硅填充，形成多晶硅填充物12；

通过热生长方式，在第二导电类型外延层9的第一部分上表面生长氧化层，形成介质层场氧23；

采用光刻和离子注入工艺，在第二导电类型外延层9上分别注入第一导电类型杂质以及第二导电类型杂质，退火后，在第二导电类型外延层9另一侧的上层形成第一导电类型第一阱区3及第二导电类型耗尽型沟道区6，第二导电类型耗尽型沟道区6位于第一导电类型第一阱区3的上层一侧，在介质槽11之间形成第二导电类型第一阱区5和第一导电类型第一阱区3，第一导电类型第一阱区3位于部分第二导电类型第一阱区5中；

通过热生长方式，在第二导电类型外延层的第二部分上表面生长氧化层，形成薄层介质层21，淀积多晶硅后光刻并刻蚀形成栅电极31；

采用光刻和离子注入工艺，在第二导电类型外延层9上分别注入第一导电类型杂质以及第二导电类型杂质，退火后，在第一导电类型第一阱区3、第一导电类型第二阱区4和第二导电类型第一阱区5的上层形成第二导电类型接触1与第一导电类型接触2；

淀积金属前介质25，光刻并刻蚀接触孔后淀积金属层，再光刻并刻蚀形成各正面金属电极；

在第一导电类型衬底10下方淀积背面金属形成电极。

如图12所示，本发明实施例12提供的一种高低压集成器件的制造方法，包括以下步骤：

通过光刻和离子注入工艺，在第一导电类型衬底10的一侧注入氧离子，退火处理后形成埋氧化层13；

在第一导电类型衬底10上，采用外延工艺形成第二导电类型外延层9；

采用深槽刻蚀工艺，在第二导电类型外延层9和第一导电类型衬底10中形成深槽，并在深槽的两侧填充介质，形成介质槽11，在介质槽11中用多晶硅填充，形成多晶硅填充物12；

采用光刻和离子注入工艺，在第二导电类型外延层9中形成第一导电类型第二阱区4，并进行阱区扩散；

通过热生长方式在第二导电类型外延层9的第一部分上表面生长氧化层，形成介质层场氧23；

采用光刻和离子注入工艺，在第二导电类型外延层9上分别注入第一导电类型杂质以及第二导电类型杂质，退火后，在第二导电类型外延层9的上层另一侧形成第一导电类型第一阱区3及第二导电类型耗尽型沟道区6，第二导电类型耗尽型沟道区6位于第一导电类型第一阱区3的上层一侧，在介质槽11之间形成第二导电类型第一阱区5和第一导电类型第一阱区3，第一导电类型第一阱区3位于部分第二导电类型第一阱区5中；

通过热生长的方式在第二导电类型外延层的第二部分上表面生长氧化层，形成薄层介质层21，淀积多晶硅后光刻并刻蚀形成栅电极31；

采用光刻和离子注入工艺，在第二导电类型外延层9上分别注入第一导电类型杂质以及第二导电类型杂质，退火后在第一导电类型第一阱区3、第一导电类型第二阱区4和第二导电类型第一阱区5的上层形成第二导电类型接触1与第一导电类型接触2；

淀积金属前介质25，光刻并刻蚀接触孔后淀积金属层，再光刻并刻蚀形成各正面金属电极；

在第一导电类型衬底10下方淀积背面金属形成电极。

本发明的高低压集成器件，基于BCD工艺集成技术设计理念，将高压垂直型恒流器件与调流所用的低压器件集成在一起，通过单片集成方式简化恒流器件调流电路设计，降低系统复杂度的同时节约制造成本。为了做到高压器件和低压器件的兼容，采用部分埋氧的隔离技术，通过离子注入并退火方式实现，成本相比传统SOI工艺更低。所集成的高压垂直型恒流器件与低压器件之间无漏电与串扰问题，占用更小的芯片面积，可实现恒流器件电流调节的功能，适用于不同电流大小应用场合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。