阅读说明：本技术 一种具有自偏置pmos的横向沟槽型igbt及其制备方法 (A kind of lateral trench type IGBT and preparation method thereof with automatic biasing PMOS ) 是由 张金平 赵阳 罗君轶 刘竞秀 李泽宏 张波 于 2019-08-29 设计创作，主要内容包括：本发明属于功率半导体器件技术领域,涉及一种具有自偏置PMOS的横向沟槽型IGBT及其制备方法。本发明在LIGBT器件结构的基础上,加入载流子存储层,增强电导调制效应,减小器件导通压降；用分离栅包裹栅极的侧面,减小密勒电容,降低关断时间,减小关断损耗,改善正向导通压降与关断损耗的折中；同时能够减少器件的栅电荷,降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；正向导通时自偏置MOSFET的自开启,钳位电荷存储区电压,减小饱和电流,优化短路安全工作区；关断初期自偏置MOSFET开启,加快抽取漂移区的过剩载流子,减少关断损耗；槽栅左侧埋层能辅助耐压,增加阻断电压；薄的栅氧化层能够降低器件的阈值电压,减小闩锁电流密度。(The invention belongs to power semiconductor device technology fields, are related to a kind of lateral trench type IGBT and preparation method thereof with automatic biasing PMOS.Carrier accumulation layer is added on the basis of LIGBT device architecture in the present invention, enhances conductivity modulation effect, reduces break-over of device pressure drop；With the side of separate gate package grid, reduce Miller capacitance, reduce the turn-off time, reduce turn-off power loss, improves the compromise of forward conduction voltage drop and turn-off power loss；The grid charge that device can be reduced simultaneously, reduces drive loss；Optimize the compromise characteristic of current fall rate (di/dt) Yu conduction loss (Eon)；The unlatching certainly of automatic biasing MOSFET, clamper electric charge storage region voltage reduce saturation current when forward conduction, optimize short-circuit safety operation area；Shutdown initial stage automatic biasing MOSFET is opened, and is accelerated the excess carriers for extracting drift region, is reduced turn-off power loss；Buried layer can assist pressure resistance on the left of slot grid, increase blocking voltage；Thin gate oxide can reduce the threshold voltage of device, reduce latch-up current density.)

一种具有自偏置PMOS的横向沟槽型IGBT及其制备方法

技术领域

本发明属于功率半导体技术领域，具体涉及一种横向沟槽型绝缘栅双极晶体管。

背景技术

绝缘栅双极晶体管(IGBT)是一种应用广泛的电力电子器件，其拥有输入阻抗高，驱动电路简单和电流密度大、饱和压降低的特点。而横向IGBT器件是在IGBT基础上发展起来的横向集成功率器件，它综合了IGBT器件结构的输入阻抗高、驱动功率小、导通压降低、开关速度快、电压阻断能力强等多种优点，并在横向集成器件领域获得了重要应用。

随着横向半导体器件的集成度的不断提高和特征尺寸不断减小，排列紧密的器件与器件之间通过衬底的相互作用越来越严重，使得采用传统体硅工艺生产的集成电路的可靠性和性能大大降低，越来越不适应工业应用的需要。所以SOI技术逐步成为目前生产横向器件包括横向IGBT的主流技术。SOI技术采用埋氧层将顶硅与下面的硅衬底隔离开来，在顶硅上制作器件，这样使得器件与器件之间不能通过衬底耦合，同时可以抑制器件衬底产生的寄生效应，埋氧层还能够在正向阻断时辅助横向IGBT耐压，极大的改善了器件的性能，提高了器件可靠性。

图1为传统基于SOI的沟槽栅横向IGBT的半元胞结构示意图。器件在正向阻断时，漂移区基区相互耗尽，其耗尽层承受高耐压，同时SOI的二氧化硅埋层辅助耐压；器件在正向导通时，寄生pnp晶体管开启，同时通过MOS沟道向pnp晶体管注入基极电流，使pnp晶体管工作在放大区，产生大注入效应，出现电导调制，降低导通压降，电导调制越强，导通压降越低；且由于大注入效应，器件关断时的关断速度慢，有严重的电流拖尾现象，在使用中会造成较大的关断损耗。显然，人们希望能使横向IGBT获得更低的导通压降和开关损耗，从而提升其性能。

横向IGBT工作在大电流高功率领域，在降低导通压降的同时，需要关注其短路特性，降低饱和电流密度，从而提高器件短路可靠性，保护器件不会因电流过大而损坏。为此，需改变横向IGBT器件的结构，使得在高的集电极电压时，基区下方电位不会被抬升到很高的值，从而流过发射极的饱和电流被限制在一个较低的值，提高器件的短路可靠性。

发明内容

本发明提供一种一种具有自偏置PMOS的横向沟槽型IGBT及其制备方法。相较于传统的二维结构，本发明加入了载流子存储层的槽栅结构起到载流子存储作用，优化了漂移区载流子分布，增强电导调制效应和减小器件导通压降；用接发射极的分离栅包裹栅极的侧面，从而很大程度上抑制栅极和漂移区的耦合作用，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降与关断损耗的折中；同时能够减少器件的栅电荷，易于驱动，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率di/dt与导通损耗Eon的折衷特性；槽栅一侧的交错PNP层可以与栅氧化层和发射极共同形成自偏置MOSFET，在正向导通时自偏置MOSFET可以自开启，使载流子存储层电压被钳位，减小饱和电流，提高短路可靠性；在关断初期自偏置MOSFET开启，加快抽取漂移区的过剩载流子，降低关断时间，减少关断损耗。同时槽栅左侧埋层可以在正向阻断时耐压，增加阻断电压，同时能允许更高的载流子存储层的掺杂浓度，降低导通压降；槽栅纵向方向的厚氧化层能够降低关断时间，减少关断损耗，改善正向导通与关断损耗的折中；薄的栅氧化层能够降低器件的阈值电压，减小闩锁电流密度。

本发明采用如下技术方案实现：

本发明提供一种横向绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底1、隔离介质层2、第一导电类型半导体漂移区3；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区3的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区4，嵌入设置在第一导电类型半导体缓冲区4上层的第二导电类型半导体集电区5和位于第二导电类型半导体集电区5上表面的第一金属化集电极6，所述第二导电类型半导体集电区5位于第一导电类型半导体缓冲区4上层远离发射极结构的一侧，且第二导电类型半导体集电区5的上表面与第一导电类型半导体缓冲区4的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区15、位于第一导电类型半导体电荷存储区15上表面的第二导电类型半导体基区7、并列设置在第二导电类型半导体基区7上表面的第一导电类型半导体发射区8和第二导电类型半导体发射区9，第一导电类型半导体发射区8和第二导电类型半导体发射区9的上表面具有第一金属化发射极10，所述第一导电类型半导体发射区8和第二导电类型半导体发射区9是沿x轴方向并列设置；沿x轴方向，发射极结构位于第一导电类型半导体漂移区3的上层的一端；其特征在于：

沿x轴方向，发射极结构的一侧设有第一沟槽栅结构，第一沟槽栅结构包括第二发射极12和设置在第二发射极12侧壁和底壁的第一栅介质层11；在第二发射极12内部设置第二沟槽结构，包括第一栅电极14和设置在第一栅电极14侧壁和底壁的第二栅介质层13，第二沟槽结构与发射极结构接触；沿x轴方向，第一导电类型半导体漂移区3的上层的相对于发射极结构的另一端具有与第一沟槽栅结构接触的第二导电类型半导体掺杂区18、嵌入设置在第二导电类型半导体掺杂区18上层的第一导电类型半导体掺杂区17、嵌入设置在第一导电类型半导体掺杂区17上层的第二导电类型半导体掺杂区16，第二导电类型半导体掺杂区16和第一导电类型半导体掺杂区17均位于远离集电极结构的一端；第二导电类型半导体掺杂区16上方设置有第三金属化发射极19；所述第二栅介质层13侧壁的厚度小于第一栅介质层11侧壁的厚度；第一导电类型半导体电荷存储区15的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度；第二导电类型半导体掺杂区16的掺杂浓度高于第一导电类型半导体掺杂区17的掺杂浓度；第一导电类型半导体掺杂区17掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度；第二导电类型半导体埋层区18掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度。

进一步的是，本发明中还可以在第二导电类型半导体基区8上表面设置第三栅介质层131，第三栅介质层131沿z轴延伸到第一导电类型半导体电荷存储区15和第一导电类型半导体发射区8的上方；第三栅介质层131上方设置有第二栅电极141；第二栅电极141纵向延伸到第一导电类型半导体电荷存储区15和第一导电类型半导体发射区8的上方。

进一步的是，本发明中还可以将第一沟槽栅结构设置在沿x轴方向和z轴方向的发射极结构的侧面，第一沟槽栅结构在沿z轴方向与第一导电类型半导体发射区8和第二导电类型半导体发射区9接触，且第一沟槽栅结构与第一导电类型半导体发射区8和第二导电类型半导体发射区9的组合在器件表面的俯视图上呈长方形，第一沟槽栅结构的深度大于第一导电类型半导体电荷存储区15的结深，第一沟槽栅结构包括第二发射极12和将第二发射极12与第一导电类型半导体漂移区3和发射极结构隔离的第一栅介质层11；第二沟槽结构设置在沿z轴方向的第二发射极12内部，第二沟槽结构的深度大于第二导电类型半导体基区7的结深，第二沟槽结构包括第一栅电极14和将第一栅电极14与第二发射极12和发射极结构隔离的第二栅介质层13

进一步的是，本发明中还可以将第二栅介质层13和第一栅电极14沿x轴方向延伸到第二发射极12内部，并向z轴方向远离第一导电类型半导体缓冲区4的一侧延伸直到元胞边界；第二栅介质层13在水平方向与第一导电类型半导体发射区8接触；第一栅电极14通过第二栅介质层13与第二发射极12隔离。

进一步的是，本发明中还可以将第一导电类型半导体掺杂区20和第一导电类型半导体缓冲区4之间的第一导电类型半导体漂移区3中还设置有第二导电类型半导体埋层20；第二导电类型半导体埋层20的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度；第二导电类型半导体埋层20的垂直方向深度小于第一栅介质层11的垂直方向深度。

进一步的是，本发明中还可以将沿z轴方向宽度大于第二导电类型半导体掺杂区16宽度的第二发射极12向x轴方向第一导电类型半导体掺杂区17一侧延伸至接触半元胞边界；延伸后的第二发射极12侧壁和底部设置有第一栅介质层11；在第二导电类型半导体发射区9的沿z轴方向靠近第一栅电极14的一侧设置第一导电类型半导体发射区81；第一导电类型半导体发射区81与第二栅介质层13、第二导电类型半导体基区7和第一金属化发射极10接触。

进一步的是，本发明中还可以将第一导电类型漂移区3中沿x轴方向设置相互交错的第一导电类型半导体掺杂区21和第二导电类型半导体掺杂区22；第一导电类型半导体掺杂区21和第二导电类型半导体掺杂区22的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度；第一导电类型半导体掺杂区22的下表面低于第一导电类型半导体缓冲区4的下表面。

进一步的是，第一栅介质层11的沿x轴方向相对第一栅电极14的另一侧设置有第三介质层111，第三介质层111在纵向方向延伸到与第一栅氧化层11相接触；第三介质层111的垂直方向下表面高于第二导电类型半导体埋层区18的垂直方向下表面；第三介质层111内部设置有第四发射极121，第四发射极121向纵向方向延伸到与第二发射极12相接触。

进一步的是，本发明中还可以将第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。

进一步的，本发明中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用同种材料也可采用不同种材料组合。

本发明还提供一种横向沟槽型绝缘栅双极晶体管的制作方法，包括以下步骤：

步骤1：选取背衬底为第二导电类型半导体衬底区1、介质层为隔离介质层2，顶层为第一导电类型半导体漂移区3的基片；

步骤2：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3上注入第二导电类型杂质并退火，形成第二导电类型半导体埋层18；再通过光刻、离子注入在第一导电类型半导体漂移区3上注入第一导电类型杂质并退火，形成第一导电类型半导体电荷存储层15；

步骤3：在第二导电类型半导体埋层18上注入第一导电类型杂质并退火，形成第一导电类型半导体掺杂区17；

步骤4：在成第一导电类型半导体掺杂区17上注入第二导电类型杂质并退火，形成第二导电类型半导体掺杂区16

步骤5：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体电荷存储层15上注入第二导电类型杂质并退火，形成第二导电类型半导体基区7；

步骤6：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3注入第一导电类型杂质并退火，形成第一导电类型半导体缓冲区4。

步骤7：在器件表面淀积保护层，通过光刻和刻蚀工艺形成沟槽；

步骤8：通过氧化、淀积和刻蚀工艺形成完整的第一沟槽结构；

步骤9：在器件表面淀积低应力保护层，通过光刻和刻蚀工艺在第一沟槽内形成沟槽；

步骤10：通过氧化、淀积和刻蚀工艺形成完整的第二沟槽结构；

步骤11：剥离刻蚀第二沟槽时淀积的低应力保护层；

步骤12：通过光刻、离子注入第一导电类型杂质在第二导电类型半导体基区7上方形成第一导电类型半导体发射区8，然后通过光刻、离子注入第二导电类型杂质形成在水平方向与第一导电类型半导体发射区8并排设置的第二导电类型半导体发射区9；

步骤13：通过光刻、离子注入第二导电类型杂质在第一导电类型半导体缓冲区4上方形成第二导电类型半导体集电区5，并退火；

步骤14：在器件表面淀积金属，并采用光刻、刻蚀工艺在第一导电类型半导体发射区8和第二导电类型半导体发射区9上表面形成发射极金属10；在第二导电类型半导体集电区5上表面形成集电极金属6；在第二导电类型半导体掺杂区16上表面形成发射极金属19。

即制备得本发明横向沟槽型绝缘栅双极晶体管。

本发明的设计初衷详述如下：

本发明提出一种横向绝缘栅双极晶体管，相较于传统的二维结构，本发明加入了载流子存储层的槽栅结构起到载流子存储作用，优化了漂移区载流子分布，增强电导调制效应和减小器件导通压降；用接发射极的分离栅包裹栅极的侧面，从而很大程度上抑制栅极和漂移区的耦合作用，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降与关断损耗的折中；同时能够减少器件的栅电荷，易于驱动，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；槽栅一侧的交错PNP层可以与栅氧化层和发射极共同形成自偏置MOSFET，在正向导通时自偏置MOSFET可以自开启，使载流子存储层电压被钳位，减小饱和电流，提高短路可靠性；在关断初期自偏置MOSFET开启，加快抽取漂移区的过剩载流子，降低关断时间，减少关断损耗。同时槽栅左侧埋层可以在正向阻断时耐压，增加阻断电压，同时能允许更高的载流子存储层的掺杂浓度，降低导通压降；槽栅纵向方向的厚氧化层能够降低关断时间，减少关断损耗，改善正向导通与关断损耗的折中；薄的栅氧化层能够降低器件的阈值电压，减小闩锁电流密度。

相比现有技术，本发明的有益效果是：

与现有技术相比，本发明的有益效果为：优化了漂移区载流子分布，降低了横向绝缘栅双极晶体管的正向导通压降；降低了器件的密勒电容，减少了关断时间，降低了关断损耗；减少了器件的开启所需的栅电荷，易于驱动；增加了正向导通时的导电通路，将载流子存储层的电位钳位，降低了饱和电流密度，提高了器件的短路可靠性；关断时自偏置MOSFET开启，加快抽取漂移区的过剩载流子，降低了关断时间，减少了关断损耗。增加了关断时的导电通路，快速抽取漂移区的过剩载流子，降低了关断损耗，优化了正向导通压降与关断损耗之间的折中；增加了正向阻断电压；降低了器件的阈值电压，减小了闩锁电流密度。

附图说明

图1是传统基于SOI的沟槽型横向IGBT器件的结构示意图。

图2是本发明实施例提供的横向IGBT器件的结构示意图。

图3是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。

图4是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。

图5是本发明实施例提供的横向IGBT器件的结构示意图。

图6是本发明实施例提供的横向IGBT器件的结构示意图。

图7是本发明实施例提供的横向IGBT器件的结构示意图。

图8是本发明实施例提供的横向IGBT器件的结构示意图。

图9是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。

图10是本发明实施例提供的横向IGBT器件的结构示意图。

图11是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。

图12是本发明实施例提供的横向IGBT器件的结构示意图。

图13是本发明实施例提供的横向IGBT器件制作方法刻蚀第一沟槽后的结构的二维剖面示意图。

图14是本发明实施例提供的横向IGBT器件制作方法在第一沟槽上生长氧化层11后的结构的二维剖面示意图。

图15是本发明实施例提供的横向IGBT器件制作方法在氧化层11上淀积多晶硅12后的结构的二维剖面示意图。

图16是本发明实施例提供的横向IGBT器件制作方法在多晶硅12上刻蚀部分多晶硅12并刻蚀侧壁的氧化层11，形成第二沟槽后的结构的二维剖面示意图。

图17是本发明实施例提供的横向IGBT器件制作方法在第二沟槽内生长氧化层13后的结构的二维剖面示意图。

图18是本发明实施例提供的横向IGBT器件制作方法在氧化层13上淀积多晶硅14后的结构的二维剖面示意图。

图19是本发明实施例提供的横向IGBT器件制作方法离子注入形成N型发射区8和P型发射区9后的结构的二维剖面示意图。

图20是本发明实施例提供的横向IGBT器件制作方法离子注入形成P型集电区5后的结构的二维剖面示意图。

图1至图20中：1是P型衬底，2是二氧化硅隔离层，3是N漂移区，4是N缓冲区，5是P型集电区，6是第一金属化集电极，7是P型基区，8是N型发射区，9是P型发射区，10是第一金属化发射极，11是第一二氧化硅层，12是第二发射极，13是第二二氧化硅层，14是多晶硅栅电极，15是N型载流子存储层，16是P型掺杂区，17是N型掺杂区，18是P型埋层区，19是第三金属化发射极，20是P型埋层区，21是N型掺杂区，22是P型掺杂区，81是N型发射区，111是第三二氧化硅层，121是第四多晶硅发射极，131是第三栅氧化层，141是第二多晶硅栅电极。

具体实施方式

为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。

实施例1；

本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图2所示，沿半元胞结构中虚线AB和虚线CD所得的二维剖面结构分别如图3和图4所示。本实施例包括自下而上依次设置的P型衬底1、二氧化硅隔离层2、N型漂移区3；N型漂移区3的顶层纵向方向一侧设置有N型缓冲区4，所述纵向方向为同时与器件水平方向和垂直方向均垂直的第三维方向；N型缓冲区4内部设置有N型集电区5，N型集电区5上表面设置有第一金属化集电极6；N型漂移区3中纵向方向远离N型缓冲区4的一侧的顶部设有P型基区7；所述P型基区7的下侧设置有N型电荷存储区15，并与N型电荷存储区15接触；P型基区7内部的顶层设置有相互连接的N型发射区8和P型发射区9，N型发射区8和P型发射区9的上表面设置有第一金属化发射极10。N型发射区8的水平方向左侧和靠近N型漂移区3的一侧设有第一沟槽结构，该沟槽结构包括第二发射极12和设置在第二发射极12侧壁和底壁的第一二氧化硅层11；在第二发射极12内部设置第二沟槽结构，第二沟槽结构包括多晶硅栅电极14和设置在多晶硅栅电极14侧壁和底壁的第二二氧化硅层13；第一沟槽结构的水平方向相对于N型发射区8的另一侧的N型漂移区3中设置有P型掺杂区16、包裹P型掺杂区16的N型掺杂区17和包裹N型掺杂区17的P型掺杂区18；P型掺杂区16、N型掺杂区17和P型掺杂区18纵向方向均与第一二氧化硅层11接触；P型掺杂区16上方设置有第三金属化发射极19。

所述第二栅氧化层13侧壁的厚度小于第一栅氧化层11侧壁的厚度；所述N型电荷存储区15的掺杂浓度大于N型漂移区3的掺杂浓度；P型掺杂区16的掺杂浓度高于N型掺杂区17的掺杂浓度；N型掺杂区17的掺杂浓度高于N型漂移区3的掺杂浓度；P型埋层18的掺杂浓度高于N型漂移区3的掺杂浓度。

特别地，所述P型掺杂区16与第三金属化发射极19形成欧姆接触。

特别地，所述N型掺杂区17的掺杂浓度高于P型埋层区18的掺杂浓度。

特别地，所述P型埋层区18垂直方向下表面在第一二氧化硅层11下表面下方。

特别地，所述P型埋层区18在纵向方向的长度不超过第一栅氧化层11纵向方向的长度。

特别地，所述P型埋层区18的水平方向还可以第一二氧化硅层11左侧平齐，或者在第一二氧化硅层11左侧表面和右侧表面之间。

本实施例所用半导体材料为硅，其余实施例中也可采用硅、氮化镓等任何合适的半导体材料。本实施例中金属化电极的厚度均为1～6μm；N型发射区10的掺杂浓度为5×10¹⁸cm^-3～1×10²⁰cm^-3，深度为0.3～0.5μm；P型发射区9的掺杂浓度为1×10¹⁸cm^-3～1×10¹⁹cm^-3，深度为0.3～0.5μm；P型基区8掺杂浓度为3×10¹⁶cm^-3～2×10¹⁷cm^-3，深度为1.5～2.5μm；P型发射区5的掺杂浓度为5×10¹⁷cm^-3～1×10¹⁹cm^-3，深度为0.3～0.5μm；N型缓冲层4的掺杂浓度为1×10¹⁶cm^-3～5×10¹⁷cm^-3；N型漂移区3的掺杂浓度为2×10¹⁴cm^-3～1×10¹⁶cm^-3；二氧化硅介质层2的厚度为0.2～3μm；栅介质层11厚度为200～1000nm；多晶硅栅电极12和多晶硅栅电极14的深度为1.5～2.5μm，宽度为1～1.5μm；栅介质层13水平方向厚度为20～200nm。

实施例2：

本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图5所示。本实施例在实施例1的基础上，将在P型基区8上表面设置第三栅氧化层131，第三栅氧化层131纵向延伸到N型电荷存储区15的上方；第三栅氧化层131上方设置有第二多晶硅栅电极141。

特别的是，所述第三栅氧化层131和第二多晶硅栅电极141水平方向可以与右侧半元胞边界接触也可以与N型发射区8的右侧边界接触。

特别的是，所述在器件开启时可以在第二多晶硅栅电极141下方的器件表面形成表面沟道。

与实施例1相比，由于第三栅氧化层131和第二多晶硅栅电极141的存在，在器件开启时可以在第二多晶硅栅电极141下方的器件表面形成表面沟道，提高了沟道密度，使正向导通时的寄生PNP晶体管的基极电流增大，提高了通态的载流子浓度，降低了导通压降；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性。

实施例3：

本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图6所示。本实施例在实施例1的基础上，将第二沟槽结构，包括第一多晶硅栅电极14和设置在第一多晶硅栅电极14侧壁和底壁的第二二氧化硅层13转移到N型发射区8和P型发射区9的纵向方向，第二二氧化硅层13与N型发射区8和P型发射区9相接触；原第二沟槽结构的位置由第二多晶硅发射极12和设置在第二多晶硅发射极12侧壁和底壁的第一二氧化硅层11填充。

实施例4：

本实施例提供一种横向绝缘栅双极晶体管，其元胞结构如图7所示。本实施例在实施例3的基础上，将第二二氧化硅层13和第一多晶硅栅电极14向水平方向延伸到第二多晶硅发射极12内部，并向纵向方向远离N型缓冲区4的一侧延伸直到元胞边界；第二二氧化硅层13在水平方向与N型发射区8接触；第一多晶硅栅电极14通过第二二氧化硅层13与第二多晶硅发射极12隔离。

与实施例3相比，本实施例提高了沟道密度，使正向导通时的寄生PNP晶体管的基极电流增大，从而使集电极电流增加，增强电导调制效应，减少导通压降；同时由于自开启的P型MOS结构导通可以限制饱和电流，不会导致饱和电流过高，从而保持了优良的短路安全工作区。

实施例5：

本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图8所示，其沿图中虚线CD的二维剖面图如图9所示。本实施例在实施例4的基础上，将纵向方向的靠近N型漂移区3的一部分第二多晶硅发射极12向水平方向左侧延伸至半元胞边界；延伸后的第二多晶硅发射极12侧壁和底部设置有第一二氧化硅层11；在P型发射区9的纵向方向靠近多晶硅栅电极14的一侧设置N型发射区81；N型发射区81与第二二氧化硅层13、P型基区7和第一金属化发射极10接触。

特别的是，所述N型发射区81水平方向右侧与半元胞边界接触，左侧与N型发射区8接触。

特别的是，所述N型发射区81掺杂浓度与N型发射区8相同。

特别的是，所述N型发射区81可与N型发射区8同时制作。

与实施例4相比，延伸后的第一二氧化硅层11用作载流子阻挡层，提高漂移区载流子存储效应，减少导通压降；延伸后的第二多晶硅发射极12和第一二氧化硅层11与自上而下的P型掺杂区16、N型掺杂区17和P型掺杂区18形成P型MOSFET，可以提高P型MOSFET的沟道密度，能在正向导通时提高通态的载流子浓度并且降低导通压降；关断时P型MOSFET导通并提供更高的沟道密度进行载流子抽取，减少关断时间，降低关断损耗；N型发射区81增加了纵向方向的沟道密度，降低导通压降，优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性。

实施例6：

本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图10所示，其沿图中虚线EF的二维剖面图如图11所示。本实施例在实施例5的基础上，将N型漂移区3中设置相互交错的N型掺杂区21和P型掺杂区22；N型掺杂区21和P型掺杂区22的掺杂浓度高于N型漂移区3的掺杂浓度；N型掺杂区22的下表面低于N型缓冲区4的下表面。

特别地，所述漂移区3中可以设置多个相互交错N型掺杂区21和P型掺杂区22。

特别地，所述相互交错的N型掺杂区21和P型掺杂区22均与第一二氧化硅层11纵向方向的侧壁接触；相互交错的N型掺杂区21和P型掺杂区22均与N型缓冲区4接触。

特别地，所述相互交错的N型掺杂区21和P型掺杂区22的下表面在第一二氧化硅层11的下表面之上，或者与第一二氧化硅层11的下表面位置相同。

与实施例5相比，相互交错的N型掺杂区21和P型掺杂区22形成超结结构，可以在同等耐压等级下减少漂移区的长度，降低器件的面积；可以降低导通压降；可以降低漂移区存储电荷，从而减小关断时电荷抽取所需的时间，并减少关断损耗。

实施例7：

本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图12所示。本实施例在实施例5的基础上，在N型漂移区3中设置P型掺杂区20；P型掺杂区20上表面位于N型漂移区3的上表面之下；在第一二氧化硅层11的水平方向左侧设置有第三二氧化硅层111，第三二氧化硅层111在纵向方向延伸到与第一二氧化硅层11相接触；第三二氧化硅层111的垂直方向的下表面高于P型埋层区18的垂直方向下表面；第三二氧化硅层111内部设置有第四发射极121，第四发射极121向纵向方向延伸到与第二发射极12相接触。

特别地，第三二氧化硅层111的下表面与第一二氧化硅层11的下表面平齐。

特别地，第三二氧化硅层111可以与第一二氧化硅层11同时制作，也可以分别制作。

特别地，第四发射极121可以与第二发射极12同时制作，也可以分别制作。

与实施例5相比，本实施例中，第三二氧化硅层111、第四多晶硅发射极121、和由上到下排列的P型掺杂区16、N型掺杂区17、P型埋层18构成P沟道MOSFET结构，可以通过调整第三二氧化硅层111的厚度调整P沟道MOSFET的阈值电压，从而更好地控制器件；增加了P沟道MOSFET结构的沟道密度，能在正向导通时提高通态的载流子浓度并且降低导通压降；关断时P型MOSFET导通并提供更高的沟道密度进行载流子抽取，减少关断时间，降低关断损耗；P型掺杂区20能够在正向阻断时耐压，能提高器件击穿电压；能减少正向阻断时栅极拐角处电场，提升器件可靠性。

实施例8：

本实施例以200V电压等级的横向沟槽型绝缘栅双极型晶体管为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。

步骤1：选取背衬底为P型轻掺杂、顶层硅为N型轻掺杂的SOI基片，所选取的P型背衬底1的掺杂浓度为10¹³～10¹⁴cm^-3，N型顶层硅3的掺杂浓度为10¹³～10¹⁵cm^-3，二氧化硅隔离层2厚度为1～3μm；

步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过光刻和离子注入P型杂质制得P型埋层18，离子注入的能量为80～120keV，离子注入剂量为10¹²～10¹⁴个/cm²，退火温度为1100～1200℃，推结时间为30～200分钟；通过光刻和离子注入N型杂质制得N型电荷存储层15，离子注入的能量为60～120keV，注入剂量为10¹²～10¹³个/cm²，退火温度为1100～1150℃，退火时间为10～60分钟；

步骤3：通过光刻和离子注入N型杂质在P型埋层18上制得N型掺杂区17，离子注入的能量为60～120keV，注入剂量为10¹²～10¹³个/cm²，退火温度为1100～1150℃，退火时间为10～60分钟；

步骤4：通过光刻和离子注入P型杂质在N型掺杂区17上制得P型掺杂区16，离子注入的能量为60～100keV，注入剂量为10¹²～10¹³个/cm²，退火温度为900～1050℃，退火时间为10～60分钟；

步骤5：通过光刻、离子注入工艺在N型电荷存储层15上方注入P型杂质再通过退火制得P型基区7，P型离子注入的能量为50～80keV，注入剂量为10¹²～10¹³个/cm²；

步骤6：通过光刻、离子注入工艺在N型漂移区3上方注入N型杂质，再通过退火制得N型缓冲区4，N型离子注入的能量为40～80keV，注入剂量为10¹²～10¹³个/cm²，退火温度为900～1050℃，退火时间为10～60分钟；

步骤7：在硅片表面淀积厚度为700～1000纳米的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区3上刻蚀形成沟槽，所述沟槽沿器件垂直方向延伸并贯穿P型基区7和N型电荷存储层15，其沿虚线EF剖面图如图13所示；

步骤8：在1050℃～1150℃的O₂气氛下，在所述沟槽内壁形成厚氧介质层11，其沿虚线EF剖面图如图14所示；然后于750℃～950℃下在第一二氧化硅层11内淀积多晶硅12，沟槽内的多晶硅12及其周侧的介质层对N型电荷存储层15的电场起屏蔽作用，其沿虚线EF剖面图如图15所示；

步骤9：在P型基区7、N型漂移区3、N型缓冲区4和多晶硅电极12的部分上表面覆盖一层低应力氮化物(Nitride)；在硅片表面淀积保护层，光刻出窗口进行沟槽多晶硅刻蚀，刻蚀多晶硅电极12，形成第二沟槽，第二沟槽的深度小于等于多晶硅电极12的深度，并刻蚀第二沟槽侧壁的二氧化硅，其沿虚线EF剖面图如图16所示；

步骤10：于1050℃～1150℃的O₂气氛下在第二沟槽内生长氧化层13，其沿虚线EF剖面图如图17所示；于750℃～950℃下淀积多晶硅发射极14，多晶硅发射极14和多晶硅栅电极12通过第二二氧化硅层13相互隔离，其沿虚线EF剖面图如图18所示；

步骤11：通过H₃PO₄湿法腐蚀剥离表面覆盖的低应力氮化物(Nitride)层；

步骤12：通过光刻、离子注入工艺在P型基区7顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区8和P+发射区9，其沿虚线EF剖面图如图19所示；离子注入N型杂质的能量为20～60keV，注入剂量为10¹⁵～10¹⁶个/cm²，离子注入P型杂质的能量为30～50keV，注入剂量为10¹⁵～10¹⁶个/cm²；所述N+发射区8一侧与第二二氧化硅层13相连；

步骤13：通过光刻、离子注入工艺在N型缓冲区4的顶层注入P型杂质并退火制得P型集电区5，注入剂量为10¹⁵～10¹⁶个/cm²，退火温度为900℃，时间为20～60分钟，其沿虚线EF剖面图如图20所示。

步骤14：在器件表面淀积金属，并采用光刻、刻蚀工艺在N+发射区8和P+发射区9上表面形成发射极金属10；在P型集电区5上表面形成集电极金属6；在P型掺杂区16上表面形成发射极金属19。

即制备得本发明横向沟槽型绝缘栅双极晶体管。

进一步地，可将步骤7和步骤8放在步骤3之前，即先形成沟槽结构，再离子注入形成N型掺杂区17和P型掺杂区16；

进一步地，可将步骤12放在步骤9之前，即离子注入形成N+发射区3和P+发射区4后再覆盖低应力氮化物(Nitride)，然后形成沟槽栅结构；

进一步地，可交换步骤12与步骤13的顺序，并在最后完成退火，即先离子注入形成P型集电区，再离子注入形成N型发射区和P型发射区，再退火；

进一步地，二氧化硅隔离层2、第一二氧化硅层11、第二二氧化硅层13的材料也可以采用除二氧化硅以外的其他隔离介质材料，可以采用同种材料也可以采用不同种材料组合。

根据本领域技术人员常识可知：所述硅材料还可以用碳化硅、氮化镓、三氧化二镓、金刚石等宽禁带材料代替；本发明不仅适用于N沟道IGBT结构，也适用于P沟道IGBT结构，仅需将N型和P型材料的导电类型进行互换；本发明的栅介质材料不局限于二氧化硅，还包括：氮化硅(Si₃N₄)、二氧化铪(HfO₂)、三氧化二铝(Al₂O₃)等高K介质材料；本发明中所述表面金属化电极材料可以相同，也可以不同。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。

以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

根据本领域技术人员常识可知：所述硅材料还可以用碳化硅、氮化镓、三氧化二镓、金刚石等宽禁带材料代替；本发明不仅适用于N沟道IGBT结构，也适用于P沟道IGBT结构，仅需将N型和P型材料的导电类型进行互换；本发明的栅介质材料不局限于二氧化硅，还包括：氮化硅(Si₃N₄)、二氧化铪(HfO₂)、三氧化二铝(Al₂O₃)等高K介质材料；本发明中所述表面金属化电极材料可以相同，也可以不同。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。

以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。