阅读说明：本技术 存储设备的驱动方法 (Driving method of storage device ) 是由 崔永准 权锡千 于 2018-07-20 设计创作，主要内容包括：本发明的存储设备的驱动方法包括以下步骤：在存储设备的控制器中,根据一个块内的NAND闪存单元的每个保持劣化步骤的阈值电压移位,加载由第一读取基准电压和与一个块内的每个页面组的阈值电压变动对应的第二读取基准电压组成的查找表；在控制器中,使用属于多个块内的每个块的当前劣化步骤的第一读取基准电压和第二读取基准电压中的至少一个读取基准电压,执行读取操作直到每个块均完成读取过程(read pass)。(The driving method of the memory device of the present invention includes the steps of: loading, in a controller of a memory device, a lookup table composed of a first read reference voltage and a second read reference voltage corresponding to a threshold voltage variation of each page group within one block, in accordance with a threshold voltage shift of each retention degradation step of a NAND flash memory cell within one block; in the controller, a read operation is performed until a read process is completed for each block using at least one of the first read reference voltage and the second read reference voltage belonging to the current degradation step for each block of the plurality of blocks.)

存储设备的驱动方法

技术领域

本发明涉及一种存储设备的驱动方法，考虑到对包含NAND闪存的存储设备产生的外部影响(热压力或放置时间或字线加载效果)，在NAND闪存阈值电压分布中，通过对位于多个阈值电压状态之间的原始读取基准电压的校正，从而适用于NAND闪存的位错误最小化。

背景技术

一般来说，存储设备是在主存储器(例如，磁芯存储器或个人计算机的ROM、RAM等)的存储容量不足时起到辅助作用的存储器。其中，所述存储设备大部分是指硬盘驱动器(hard disk drive，HDD)或固态硬盘(solid state drive，SSD)，但是，为了展开说明本发明，限定于固态硬盘而进行说明。

所述存储设备与用户主机(user host)电连接，并利用设置在内部的控制器(controller)与外部的用户主机交换内部NAND闪存中的数据。所述NAND闪存为了起到存储介质的作用，在二维或三维NAND电路中具有NAND闪存单元。所述NAND闪存即使在关闭电源的状态下，也具有保护内部已写入的数据的非易失性特性。

随着NAND闪存的频繁驱动，NAND闪存单元的逐步老化及/或外部温度对NAND闪存的影响，NAND闪存单元的存储能力下降，从而所述存储设备逐渐失去电可靠性。另外，可以参照图1和图2对所述存储设备的可靠性劣化进行具体说明。

即，在所述存储设备的驱动期间，所述NAND闪存从控制器接收电信号，并反复执行编程(program，P)操作或擦除(erase，E)操作。所述编程(P)/擦除(E)的循环次数(cyclecount)在NAND闪存中增加的期间，个别NAND闪存单元随着编程(P)/擦除(E)的循环次数的增加，会使内部不期望的寄生电荷被陷(Trap)，或者重新排列并移动已存储在内部的目标存储电荷，从而容易使阈值电压(Vt)移位(shift)。

其中，为了使所述NAND闪存识别数据信息而使用多个阈值电压，但是，所述数据信息通过NAND闪存单元的读取操作(read operation)感测NAND闪存单元的存储电荷，并区分为数字状态(digital state)，因此，所述寄生电荷对存储电荷进行增减，并在NAND闪存单元的读取操作期间，将NAND闪存单元的数据信息读取为与初期不同的数据，因此，会引起原始位错误(raw bit error)的增加。

图1的图表中，两个下侧曲线4、8表示两个NAND闪存中根据编程/擦除循环次数的原始位错误率(raw bit error rate)。随着编程/擦除循环次数的增加，所述原始位错误逐渐增加。并且，根据外部温度对所述存储设备的影响，所述NAND闪存单元通过外部温度的影响加速从内部的存储电荷的损失，从而进一步增加原始位错误。

图1的图表中，两个上侧曲线14、18表示在对与两个下侧曲线4、8相关的两个NAND闪存采用伴随热的烘烤过程(bake process)之后，根据编程/擦除循环次数的原始位错误率。所述两个NAND闪存在烘烤工艺前/后，根据编程/擦除循环次数的增加，具有相似轨迹(locus)的下侧及上侧曲线4、8、14、18。

但是，相比烘烤工艺之前的寄生电荷效果，所述两个NAND闪存在烘烤工艺之后受到的外部温度影响很大，因此在相同的编程/擦除循环次数上来看，相比烘烤工艺之前，在烘烤工艺之后具有更大的原始位错误率。为了使所述原始位错误率最小化，所述控制器在内部设有纠错码(error correction code，ECC)算法，从而通过纠错码算法纠正NAND闪存单元在读取操作期间产生的位错误。

在说明所述NAND闪存单元的读取操作之前，概略地说明所述NAND闪存单元的结构，所述NAND闪存通过交叉位线(bit line)与字线(word line)，使得每个交叉点具有NAND闪存单元。当所述NAND闪存分类为N-位多级单元(multi-level cell，MLC)NAND闪存时，所述NAND闪存单元的阈值电压编程为彼此不重叠的2^N个阈值电压状态(threshold voltagestate)。

图2的图表中，作为例子图示了两个阈值电压状态(S1、S2)。并且，所述NAND闪存单元的读取操作执行为对字线施加原始读取基准电压(original read referencevoltage)，在位线的感测过程期间，位线中通过从NAND闪存单元接收的存储电荷的充电及放电循环，将NAND闪存单元的阈值电压与原始读取基准电压进行比较之后，将阈值电压的数据信息区分为数字状态。

当所述NAND闪存被分为N-位多级单元(multi-level cell，MLC)NAND闪存时，为了从所述NAND闪存读取NAND闪存单元的阈值电压，在所述2^N个阈值电压状态之间使用2^N-1个原始读取基准电压。图2的图表中，在所述两个阈值电压状态(S1、S2)之间，作为例子图示了原始读取基准电压(V1，实线)。

所述存储设备在制造过程中会受到外部温度的影响，所述NAND闪存在外部温度的影响下，从NAND闪存单元加速存储电荷的损失，因此，如图2的虚线抛物线(下面，称为“虚线阈值电压状态S2”)所示，所述NAND闪存单元朝向原始读取基准电压(V1)，使两个阈值电压状态(S1、S2)中的一个(S2)向一个方向移位(F)。

其中，所述存储设备的用户(user)将首次得到存储设备时的原始读取基准电压(V1)视为最佳，通过使用原始读取基准电压(V1)对NAND闪存单元执行读取操作。在所述NAND闪存单元的读取操作中，位于所述原始读取基准电压(V1)下面的虚线阈值电压状态(S2)的尾区被区分为读取错误(read error)。

由于没有根据现场情况来调整原始读取基准电压(V1)，因此当所述虚线阈值电压状态(S2)的尾区成为超过控制器的纠错码的纠正能力的原始位错误率时，所述NAND闪存的读取操作会反复进行，直到向预备读取基准电压(V2、V3，虚线)移动原始读取基准电压(V1)，而读取过程(read pass)虚线阈值电压状态(S2)的尾区为止，因此，在NAND闪存的读取操作所消耗的时间观点上看，所述虚线阈值电压状态(S2)的尾区降低NAND闪存的电性能。

并且，所述控制器使用纠错码算法纠正位于原始读取基准电压(V1)下面的虚线阈值电压状态(S2)的尾区并试图通过读取过程来救济，但是，当所述虚线阈值电压状态(S2)的尾区超过纠错码的纠正能力时，所述控制器通过设在NAND闪存中的读取重试算法移动原始读取基准电压(V1)，从而可以读取过程虚线阈值电压状态(S2)的尾区。

图2的图表中，所述读取重试算法被构成为，在校正原始读取基准电压(V1)的位置并向预备读取基准电压(V2、V3)反复切换原始读取基准电压(V1)的期间，跟踪虚线阈值电压状态(S2)的移位的痕迹，为了减少或甚至完全消除虚线阈值电压状态(S2)的尾区的读取错误，使用预备读取基准电压(V2、V3)反复尝试读取操作。其中，所述原始读取基准电压(V1)变更为最佳读取基准电压(V3)。

对于所述读取重试算法的执行，图2的图表中，仅使用了一个原始读取基准电压(V1)，并仅使用了两个预备读取基准电压(V2、V3)，但是，在N-位多级单元NAND闪存中，与2^N-1个原始读取基准电压一起按两个相邻的阈值电压状态使用两个以上的预备读取基准电压，因此，在NAND闪存的读取操作中，会增加读取等待时间(read latency)并加重电力消耗(power consumption)。

因此，当所述最佳读取基准电压在NAND闪存单元的读取操作期间通过读取重试算法的执行而查找时，所述NAND闪存的电性能过度下降，因此，所述存储设备预测NAND闪存单元的阈值电压的移位特性，并提前在NAND闪存中存储多个具有读取基准电压的查找表(look-up table)，通过控制器读取查找表来执行读取重试算法。

发明内容

(一)要解决的技术问题

本发明是为了解决现有问题而提出的，其目的在于提供一种存储设备的驱动方法，考虑到对包含NAND闪存的存储设备产生的外部影响(热压力或放置时间或字线加载效果)，在NAND闪存的阈值电压分布中，在多个阈值电压状态之间适当调节原始读取基准电压的位置，从而适合在不产生读取错误的情况下执行NAND闪存的读取操作。

(二)技术方案

根据本发明的存储设备的驱动方法，为使具有作为读取或写入单位的页面和作为由多个页面组成的擦除单位的多个块，在个别的NAND闪存单元中由N-位多级单元(multi-level cell，MLC)组成，从而编程为与N位对应的2^N个阈值电压状态(threshold voltagestate)，并利用区分所述2^N个阈值电压状态之间的阈值电压区间的2^N-1个读取基准电压对NAND闪存执行读取操作，在所述存储设备控制器中，根据一个块内的NAND闪存单元的每个保持劣化步骤的阈值电压移位，加载由第一读取基准电压以及与所述一个块内的每个页面组的阈值电压变动对应的第二读取基准电压组成的查找表；在所述控制器中，使用属于所述多个块内的每个块的当前劣化步骤的第一读取基准电压和第二读取基准电压中的至少一种读取基准电压，执行读取操作直到所述每个块均完成读取过程(read pass)。

所述查找表可以被构成为，在制造包含所述NAND闪存和所述控制器的销售用存储设备之后，通过所述控制器在所述NAND闪存中，基于所述2^N个阈值电压状态与所述2^N-1个读取基准电压的位置关系，确认读取余量(read margin)。

在所述保持劣化步骤的最初判断中，可以对所述一个块内的所述NAND闪存单元依次采用所述第一读取基准电压和所述第二读取基准电压，采取成功读取(read)的读取基准电压所属的劣化步骤，维持并控制每个块的劣化步骤，在擦除块时初始化劣化步骤。

存储设备的驱动方法进一步可以包括以下步骤：当采用属于所述当前劣化步骤的所述第一读取基准电压和所述第二读取基准电压的读取失败时，按所述多个块内的所述块依次采用属于其他劣化步骤的第一读取基准电压和第二读取基准电压来进行读取。

对于所述第一读取电压，可以在所述查找表的劣化步骤中，提取所述多个页面的共同读取窗口，并在所述共同读取窗口内进行查找。

存储设备的驱动方法进一步可以包括以下步骤：执行软判定(soft decision)，在所述查找表的所有基准电压下读取失败时，基于所述一个块中，根据最近劣化步骤和所述一个块内的页面位置，以对应的第一读取基准电压为基准，增加并减少相同大小的偏移(offset)基准电压并进行读取。

(三)有益效果

根据本发明，考虑到对包含NAND闪存的存储设备产生的外部影响(热压力或放置时间或字线加载效果)，在NAND闪存阈值电压分布中，在多个阈值电压状态之间适当调节原始读取基准电压的位置，从而基于原始读取基准电压的位置校正，并根据现场情况执行NAND闪存的读取操作而不会产生读取错误，在NAND闪存的读取操作中，缩短读取等待时间，使电力消耗最小化。

附图说明

图1是现有技术的存储设备中，说明NAND闪存的电性能下降的编程/擦除循环次数与原始位错误率的图表。

图2是在现有技术的存储设备中受外部温度影响的NAND闪存的阈值电压分布(threshold voltage distribution)中，说明读取重试算法(read retry algorithm)的阈值电压与NAND闪存单元数量的图表。

图3是概略地示出本发明的存储设备的框图。

图4和图5是在图3的存储设备中说明本发明的第一实施例的读取重试算法的图表和表。

图6至图8是在图3的存储设备中说明本发明的第二实施例的读取重试算法的图表和表。

图9至图12是在图3的存储设备中说明本发明的第三实施例的读取重试算法的示意图、图表和表。

图13和图14是在图3的存储设备中说明本发明的第四实施例的读取重试算法的图表和表。

图15和图16是在图3的存储设备中说明本发明的第五实施例的读取重试算法的图表和表。

具体实施方式

下面，为了使本发明所属技术领域的普通技术人员能够容易实施本发明，参照附图对本发明的优选实施例进行详细说明。

图3是示意示出本发明的存储设备的框图。

参照图3，所述存储设备80包括彼此电连接的NAND闪存50和控制器70。所述NAND闪存50包括驱动信息存储区44和数据存储区48。所述驱动信息存储区44的信息包含操作值，该操作值在对NAND闪存50施加电源时通过NAND闪存50的内部驱动电路对包含读取基准值的NAND闪存50的操作所需要的各种模拟电路进行初始化。

并且，所述NAND闪存50的单品制造商将由读取基准值的偏移(offset)值组成的原始查找表(default look-up table)提供至NAND闪存50的又一个储存空间中，以将所述原始查找表用于控制器70的读取重试查找表。

所述偏移值是在NAND闪存50的阈值电压分布中，按两个相邻的阈值电压状态，在两个相邻的阈值电压状态之间，将原始读取基准电压(default read reference voltage)以偏移程度向左或右移动的基准。

为了简单说明本发明，并与原始读取基准电压的原始查找表进行对比，所述读取基准电压构成可任意形成的查找表。所述数据存储区48是可通过NAND闪存50的外部编程的区域。另外，所述控制器70设有纠错码(error correction code，ECC)算法65。

根据所述读取重试算法，为了修改原始读取基准电压的位置，按两个相邻的阈值电压状态，跟踪两个相邻的阈值电压状态中的至少一个移位(shift)的痕迹，为了减少或甚至完全消除移位的阈值电压状态的读取错误，对移位的阈值电压状态反复尝试读取操作。

然后，为了本发明的展开，参照图4至图16进一步详细说明所述读取重试算法。

图4和图5是在图3的存储设备中，说明本发明的第一实施例的读取重试算法的图表和表。

参照图4和图5，所述读取重试算法校正原始读取基准电压(R1、R2、R3)(参照图4)的位置，如图4所示，所述原始读取基准电压的校正通过控制器70，基于阈值电压分布图表，并根据存储设备80的使用现场情况而执行。

所述原始读取基准电压的校正是根据存储设备80的现场使用情况而执行，所述情况反映NAND闪存50的单品制造商制造NAND闪存50之后，在NAND闪存50的温度测试期间对NAND闪存50施加的压力(pre-treating stress)，以及存储设备80的完成品制造商在存储设备80的表面贴装期间对存储设备80施加的热应力(heat stress)，因此，相对于NAND闪存50的单品制造商所设定的原始读取基准电压反映最新情况，从而设定更准确的读取基准电压。

更详细地，所述原始读取基准电压的校正包括以下步骤：通过控制器70对NAND闪存50执行读取操作之后，在阈值电压分布图表上，确认两个相邻阈值电压状态(P3、P4)与原始读取基准电压(R3)之间的位置关系，在阈值电压分布图表上原始读取基准电压(R3)从两个相邻的阈值电压状态(P3、P4)之间的中心隔开时，通过控制器70在两个相邻的阈值电压状态(P3、P4)的尖点之间，以预定电压值排列至少一个预备读取基准电压(R3')，并且通过控制器70在阈值电压分布图表上，按照至少一个预备读取基准电压(R3')，向两个相邻的阈值电压状态(P3、P4)之间的中心移动原始读取基准电压(R3)，从而查找最佳的读取基准电压。

确认所述两个相邻的阈值电压状态(P3、P4)与原始读取基准电压(R3)之间的位置关系包括以下步骤：通过控制器70确认位于两个相邻的阈值电压状态(P3、P4)之间的原始读取基准电压(R3)。此时，所述原始读取基准电压(R1、R2、R3)具有零偏移值(0、0、0)。

通过移动所述原始读取基准电压(R3)查找最佳读取基准电压(R3')包括以下步骤：通过控制器70在两个相邻的阈值电压状态(P3、P4)之间移动原始读取基准电压(R3)，并提取可进行ECC纠正的区间。

所述最佳读取基准电压(R3')是提取区间的中心值，并且考虑到由于NAND闪存单元的保持劣化引起的阈值电压的移动方向和移动量。所述最佳读取基准电压(R3')被设定为在阈值电压下降时，将原始读取基准电压(R3)降低为阈值电压的移动量的程度，在阈值电压上升时，将原始读取基准电压(R3)增加为阈值电压的移动量的程度的值，并将所设定的值反映在查找表中。

并且，当所述NAND闪存50的保持目标规范的阈值电压变动量超过当前的可进行ECC纠正的读取偏移的临界点和已设定的读取基准值时，增加重试偏移(retry offset)。一般来说，与在每个所述NAND闪存单元中存储的bit信息量无关地，发生相同的保持移位(retention shift)，因此，相比2位单元读取余量(margin)窄的3位单元中，由于保持(retention)引起的阈值电压移位大大超过基准读取电压的可能性高，因此，需要用多个基准读取电压来应对，并且应根据保持劣化产生的程度采用适当的基准读取电压。

虽然可以依次采用多个基准读取电压，并且反复操作直到读取成功(ECC纠正成功)，但是，存储设备80的性能下降，因此，跟踪保持水平，并采用相应的基准读取电压，从而可以避免存储设备80的性能下降。

所述读取基准电压(R3')在阈值电压分布图表上，被表示为在原始阈值电压(R3)上加上阈值电压增量(△Vt)而计算的电压(R3+△Vt)。并且，所述读取基准电压(R1、R2、R3')具有偏移值(0、0、+α)。所述阈值电压增量(△Vt)对应于偏移值(+α)。

另外，作为本发明的第一实施例的变形，所述查找表可以将原始读取基准电压(R1、R2、R3)个别地移动预定电压值而形成。

图6至图8是在图3的存储设备中，说明本发明的第二实施例的读取重试算法的图表和表。

参照图6至图8，所述读取重试算法被构成为用于校正原始读取基准电压(R1、R2、R3，参照图4)的位置，如图4所示，所述原始读取基准电压的校正通过控制器70，基于阈值电压分布图表，并根据两个相邻的阈值电压状态((P1、P2)或(P2、P3)或(P3、P4)之间的读取错误余量(M)而执行。

对于所述原始读取基准电压的校正，根据对NAND闪存50的单品制造商的保管时间的经过以及对存储设备80的完成品制造商的保管时间的经过，并考虑到存储设备80中NAND闪存50的保持(retention)劣化，在图4的阈值电压分布图表上，根据两个相邻的阈值电压状态(P1、P2)或(P2、P3)或(P3、P4)之间的读取错误余量(M)而执行，因此，通过反映相对于NAND闪存50的单品制造商所设定的原始读取基准电压的保持劣化的情况，从而设定更准确的读取基准电压。

在说明所述原始读取基准电压的校正之前，对于所述NAND闪存50的保持劣化，图6的图表中，在阈值电压偏移量(threshold voltage shift amount)的观点上来看，相比被擦除的阈值电压状态(erased threshold voltage state，图4的P1)，在编程的阈值电压状态(programmed threshold voltage states，图4的P2、P3、P4)中，根据保管时间的经过引起的保持劣化更严重。

这是因为，所述编程的阈值电压状态(P2、P3、P4)相比被擦除的阈值电压状态(P1)在NAND闪存单元中存储更多的电子。所述编程的阈值电压状态(P2、P3、P4)以阈值电压增加的顺序呈现在图4的阈值电压分布图表中，并示出依次增大的阈值电压偏量。

所述原始读取基准电压的校正包括以下步骤：通过控制器70对NAND闪存50执行读取操作之后，在图4的阈值电压分布图表上，确认两个相邻阈值电压状态(P1/P2或P2/P3或P3/P4)与原始读取基准电压(R1或R2或R3)之间的位置关系，当图4的阈值电压分布图表上，原始读取基准电压(R1或R2或R3)从两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)之间的中心隔开时，通过控制器70按两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)，在尖点之间的读取错误余量(M)中，将读取错误余量(M)分为一半，并确认一侧的错误余量(m)；通过控制器70在图7的图表中，在NAND闪存50的当前使用时间点(T0)与NAND闪存50的最大允许放置时间(T3)之间的时间宽度上，重叠NAND闪存50的阈值电压变化曲线(图7的25)，将时间宽度多次分为一侧错误余量(m)，并形成细分的时间宽度，并将个别细分的时间宽度设置为相同的阈值电压变化量；通过控制器70，在图4的阈值电压分布图表上，向两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)之间的中央区域，移动原始读取基准电压(R1或R2或R3)，从而在个别细分的时间宽度的边界时间点(图7的T1或T2或T3)下，查找第一读取基准电压(T1下查找R11/R21/R31或T2下查找R12/R22/R32或T3下查找R13/R23/R33)。

在所述两个相邻的阈值电压状态的附图标记中，所述P1/P2或P2/P3或P3/P4表示两个相邻的阈值电压状态(P1、P2)或两个相邻的阈值电压状态(P2、P3)或两个相邻的阈值电压状态(P3、P4)。所述第一读取基准电压的附图标记中，所述T1下，R11/R21/R31表示在原始读取基准电压(R1)的边界时间点(T1或T2或T3)的移动中查找的第一读取基准电压(R11或R21或R31)。所述T2下，R12/R22/R32表示原始读取基准电压(R2)的边界时间点(T1或T2或T3)的移动中查找的第一读取基准电压(R12或R22或R32)。

所述T3下，R13/R23/R33表示原始读取基准电压(R3)的边界时间点(T1或T2或T3)的移动中查找的第一读取基准电压(R13或R23或R33)。另外，确认所述两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)与原始读取基准电压(R1或R2或R3)之间的位置关系包括以下步骤：通过控制器70确认位于两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)之间的原始读取基准电压(R1或R2或R3)。

通过移动所述原始读取基准电压(R1或R2或R3)查找第一读取基准电压(T1下查找R11/R21/R31或T2下查找R12/R22/R32或T3下查找R13/R23/R33)包括以下步骤：通过控制器70在向两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)之间的中央区域移动原始读取基准电压(R1或R2或R3)的期间，原始读取基准电压(R1或R2或R3)经过个别细分的时间宽度，并达到阈值电压变化量而超过一侧错误余量(m)时，将与个别细分的时间宽度的边界时间(T1或T2或T3)对应的阈值电压读取为最佳读取基准电压(T1下R11/R21/R31或T2下R12/R22/R32或T3下R13/R23/R33)，形成包含最佳读取基准电压(T1下R11/R21/R31或T2下R12/R22/R32或T3下R13/R23/R33)的图8的查找表，并将查找表存储在NAND闪存50的数据存储区48。

图9至图12是在图3的存储设备中，说明本发明的第三实施例的读取重试算法的示意图、图表和表。

参照图9至图12，所述读取重试算法被构成为用于校正原始读取基准电压(R1、R2、R3，参照图4)的位置，如图4所示，所述原始读取基准电压的校正是通过控制器70，基于阈值电压分布图表，并根据两个相邻的阈值电压状态之间(P1、P2或P2、P3或P3、P4)的读取错误余量(M)和NAND闪存50的每个字线(wordline，WL)组的位置而执行。

所述原始读取基准电压的校正是根据单品制造商对NAND闪存50的保管时间的经过以及完成品制造商对存储设备80的保管时间的经过，考虑到存储设备中NAND闪存50的保持劣化，并根据图4中阈值电压分布图表中的两个相邻的阈值电压状态之间(P1、P2或P2、P3或P3、P4)的读取错误余量M和NAND闪存50的每个字线组的位置而执行，因此，通过反映相对于NAND闪存50的单品制造商所设定的原始读取基准电压的保持劣化情况，从而设定更准确的读取基准电压。

在说明所述原始读取基准电压的校正之前，引起所述NAND闪存50的保持(retention)劣化的原因在于，图9的示意图中，将NAND闪存50视为二维(2D)结构，观察一个块(block)内的一个字符串(string)时，半导体基板(W1)上按位置具有不同大小的字线(WL1)，或者在图10的示意图中，将NAND闪存50视为三维结构，观察一个块内的一个字符串时，半导体基板(W2)上按位置具有不同大小的字线(WL2)。

这是因为，所述字线(WL1或WL2)在NAND闪存单元中由浮栅(floating gate)和控制栅(control gate)组成，在NAND闪存50的编程/擦除操作中，向浮栅***电子，或者从浮栅放出电子，并通过浮栅保持阈值电压。其中，所述每个字线(WL1)的电特性差由以下原因而引起，即由NAND闪存50中串联连接的NAND单元字符串中每个单元(cell)的位置的电阻的变动，以及在制造步骤中与具有反复模式的大部分单元不同而位于字符串***的单元的不连续模式的加载效果(loading effect)蚀刻以及掺杂特性差而引起的。

所述每个字线(WL2)具有彼此不同的尺寸的原因在于，字线(WL2)围绕半导体基板(W2)上垂直且逐渐变细(taper)的方式形成的活性区域AR2，因此随着远离半导体基板(W2)具有较大的字线(WL2)的宽度(width)。因此，所述每个字线(WL2)的电特性差由以下现象而引起，即在层叠结构的三维单元的情况下，上层单元比下层单元具有更大的容纳活性区域(AR2)的垂直孔(hole)，因此，在上层单元中比下层单元具有更慢的根据电压密度差的编程速度。

从一个块内的一个字符串上来看，所述NAND闪存50在半导体基板(W1或W2)上，根据字线的位置考虑阈值电压的变化，从而基于阈值电压曲线35，可以将字线(WL)分为3个字线组(G1、G2、G3)。

所述原始读取基准电压的校正包括以下步骤：通过控制器70，对NAND闪存50执行读取操作之后，在图4的阈值电压分布图表上，确认两个相邻阈值电压状态(P1/P2或P2/P3或P3/P4)与原始读取基准电压(R1或R2或R3)之间的位置关系，当图4的阈值电压分布图表上，原始读取基准电压(R1或R2或R3)从两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)之间的中心隔开时，通过控制器70在两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)之间的读取错误余量(M)中，将读取错误余量(M)分为一半，并确认一侧的错误余量(m)；通过控制器70在图7的图表中，在NAND闪存50的当前使用时间点(T0)与NAND闪存50的最大允许放置时间(T3)之间的时间宽度中，重叠NAND闪存50的阈值电压变化曲线25，将时间宽度多次分为一侧错误余量(m)，并形成细分的时间宽度，并将个别细分的时间宽度设置为相同的阈值电压变化量；通过控制器70，在图4的阈值电压分布图表上，向两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)之间的中央区域，移动原始读取基准电压(R1或R2或R3)，从而在个别细分的时间宽度的边界时间点(T1或T2或T3)下，查找第一读取基准电压(T1下查找R11/R21/R31或T2下查找R12/R22/R32或T3下查找R13/R23/R33)；通过控制器70，在NAND闪存50中，根据每个字线组(G1或G2或G3)的位置，移动第一读取基准电压(T1下移动R11/R21/R31或T2下移动R12/R22/R32或T3下移动R13/R23/R33)，在字线组(G1、G2、G3)之间的阈值电压变化量中，查找第二读取基准电压(在G1至G3中的一个中查找R111/R211/R311或在G1至G3中的一个中查找R122/R222/R322或在G1至G3中的一个中查找R133/R233/R333)。

在所述两个相邻的阈值电压状态的附图标记中，所述P1/P2或P2/P3或P3/P4表示两个相邻的阈值电压状态(P1、P2)或两个相邻的阈值电压状态(P2、P3)或两个相邻的阈值电压状态(P3、P4)。所述第一读取基准电压的附图标记中，所述T1时间点下，R11/R21/R31表示在原始读取基准电压(R1)的边界时间点(T1或T2或T3)的移动中查找的第一读取基准电压(R11或R21或R31)。所述T2时间点下，R12/R22/R32表示原始读取基准电压(R2)的边界时间点(T1或T2或T3)的移动中查找的第一读取基准电压(R12或R22或R32)。

并且，所述T3时间点下，R13/R23/R33表示在原始读取基准电压(R3)的边界时间点(T1或T2或T3)的移动中查找的第一读取基准电压(R13或R23或R33)。在所述第二读取基准电压的附图标记中，所述G1至G3中的一个中，R111/R211/R311表示在字线组(G1、G2、G3)中的一个(G1或G2或G3)中查找的第二读取基准电压(R111或R211或R311)。在所述G1至G3中的一个中，R122/R222/R322表示在字线组(G1、G2、G3)中的一个(G1或G2或G3)中查找的第二读取基准电压(R122或R222或R322)。所述G1至G3中的一个中，R133/R233/R333表示字线组(G1、G2、G3)中的一个(G1或G2或G3)中查找的第二读取基准电压(R133或R233或R333)。

另外，确认所述两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)与原始读取基准电压(R1或R2或R3)之间的位置关系包括以下步骤：通过控制器70确认位于两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)之间的原始读取基准电压(R1或R2或R3)。

通过移动所述原始读取基准电压(R1或R2或R3)查找第一读取基准电压(T1下查找R11/R21/R31或T2下查找R12/R22/R32或T3下查找R13/R23/R33)包括以下步骤：通过控制器70在向两个相邻的阈值电压状态(P1/P2或P2/P3或P3/P4)之间的中央区域移动原始读取基准电压(R1或R2或R3)的期间，原始读取基准电压(R1或R2或R3)经过个别细分的时间宽度，并达到阈值电压变化量而超过一侧错误余量(m)时，将与个别细分的时间宽度的边界时间(T1或T2或T3)对应的阈值电压读取为最佳读取基准电压(T1下R11/R21/R31或T2下R12/R22/R32或T3下R13/R23/R33)，形成包含最佳读取基准电压(T1下R11/R21/R31或T2下R12/R22/R32或T3下R13/R23/R33)的查找表(参照图12)，并将查找表存储在NAND闪存50的数据存储区48中。

通过移动所述第一读取基准电压(T1下移动R11/R21/R31或T2下移动R12/R22/R32或T3下移动R13/R23/R33)查找第二读取基准电压(在G1至G3中的一个中查找R111/R211/R311或在G1至G3中的一个中查找R122/R222/R322或在G1至G3中的一种中查找R133/R233/R333)包括以下步骤：通过控制器70在边界时间点(T1或T2或T3)，根据字线组(G1、G2、G3)，移动第一读取基准电压(T1下移动R11/R21/R31或T2下移动R12/R22/R32或T3下移动R13/R23/R33)的期间，根据第一读取基准电压(T1下R11/R21/R31或T2下R12/R22/R32或T3下R13/R23/R33)，在个别字线组(G1或G2或G3)中读取每个字线WL的NAND闪存单元的阈值电压，并确认是否发生读取错误，当字线组(G1、G2、G3)中没有发生读取错误且字线组(G1、G2、G3)之间具有阈值电压变量时，在阈值电压变量上加上第一读取基准电压(T1下加上R11/R21/R31或T2下加上R12/R22/R32或T3下加上R13/R23/R33)并读取为最佳读取基准电压(在G1至G3中的一个中读取R111/R211/R311或在G1至G3中的一个中读取R122/R222/R322或在G1至G3中的一个中读取R133/R233/R333)，在第一查找表中***最佳读取基准电压(在G1至G3中的一个中***R111/R211/R311或在G1至G3中的一个中***R122/R222/R322或在G1至G3中的一个中***R133/R233/R333)，形成第二查找表(参照图12)，并将第二查找表存储在NAND闪存50的数据存储区48中。

图13和图14是在图3的存储设备中，说明本发明的第四实施例的读取重试算法的图表和表。

参照图13和图14，所述读取重试算法构成为用于校正原始读取基准电压(R1、R2、R3，参照图4)的位置，所述原始读取基准电压的校正通过对可读取的区间按相似的字线进行分组而执行。按每个组设定提供最大读取余量的基准电压。在这种情况下，虽然对属于每个组的页面确保最佳的读取余量，但是，属于其他组的页面中，由于缺乏读取余量，ECC纠正失败，并在读取重试的查找表中采用其他电压，因此，降低存储设备80的性能。

在还没有发生NAND闪存单元的劣化的初期放置区间中，相邻的阈值电压状态之间的间隔宽，从而能够确保如图13的CR1-3所示的共同读取窗口。因此，所述原始读取基准电压的校正中，在每个字线组的最佳基准电压项目中，在读取重试的查找表额外设定从共同读取窗口中提取的共同读取基准值，并相比每个字线组的读取基准值先执行，从而省略对每个字线组进行读取重试，进一步提高存储设备80的性能。与此对应地，所述原始读取基准电压的校正在进行很多共同读取窗口大幅减少的放置的情况下是不必要的操作，因此，不包括在读取重试的查找表中。

更详细地，如图4或图13所示，所述原始读取基准电压的校正通过控制器70，基于阈值电压分布图表，在NAND闪存50的一个块中，在每个个别页面((bottom page，BP)或(center page，CP)或(top page，TP))的X轴上图示的相同的位置上，根据在两个相邻的阈值电压状态(P1、P2或P2、P3或P3、P4)之间设定的共同读取窗口(common read window，CRW1或CRW2或CRW3)而执行。

所述原始读取基准电压的校正在存储设备80内的NAND闪存50的预先电测试结果中，考虑到NAND闪存50内的一个块中根据页面(TP、CP、BP)的位置的字线加载效果和字线电阻，在图4或图13的阈值电压分布图表上图示的每个个别页面(TP或CP或BP)的相同的位置，根据在两个相邻的阈值电压状态(P1、P2或P2、P3或P3、P4)之间设定的共同读取窗口(CRW1或CRW2或CRW3)而执行。

所述原始读取基准电压的校正包括以下步骤：通过控制器70对NAND闪存50执行读取操作之后，当图4或图13的阈值电压分布图表上，原始读取基准电压(R1、R2、R3)从两个相邻的阈值电压状态(P1、P2或P2、P3或P3、P4)之间的中心隔开时，页面(BP、CP、TP)中的每个个别页面(BP或CP或TP)确认图示在阈值电压分布图表上的多个阈值电压状态(P1、P2、P3、P4)之间的读取错误余量(M)，通过控制器70，每个个别页面(BP或CP或TP)在阈值电压分布图表上的相同的位置，设定经过两个相邻的阈值电压状态(P1、P2或P2、P3或P3、P4)之间的共同读取窗口(CRW1、CRW2、CRW3)，通过控制器70，向共同读取窗口(CRW1、CRW2、CRW3)移动原始读取基准电压(R1、R2、R3)，使得原始读取基准电压位于共同读取窗口(CRW1、CRW2、CRW3)之间，从而在共同读取窗口(CRW1、CRW2、CRW3)之间查找第一读取基准电压(CR1、CR2、CR3)。

设定所述共同读取窗口(CRW1、CRW2、CRW3)包括以下步骤：通过控制器70，在从图4或图13的阈值电压分布图表上来看，个别页面(BP或CP或TP)中，在相同的位置上，经过两个相邻的阈值电压电位(P1、P2或P2、P3或P3、P4)之间，不产生读取错误且沿着页面BP、CP、TP，在相同的位置上确保读取错误余量，并查找形成为笔直形态的共同读取窗口(CRW1、CRW2、CRW3)，形成具有所述共同读取窗口(CRW1、CRW2、CRW3)的第一查找表(参照图14)，将第一查找表存储在NAND闪存50的数据存储区48中。

查找所述第一读取基准电压(CR1、CR2、CR3)包括以下步骤：通过控制器70，在图4或图13的阈值电压分布图表上来看，在向共同读取窗口(CRW1、CRW2、CRW3)移动原始读取基准电压(R1、R2、R3)的期间，使原始读取基准电压(R1、R2、R3)位于共同读取窗口(CRW1、CRW2、CRW3)之间的中央区域中，将在共同读取窗口(CRW1、CRW2、CRW3)之间具有最大读取错误余量的阈值电压读取为最佳读取基准电压(CR1、CR2、CR3)，将最佳读取基准电压(CR1、CR2、CR3)***原始表中形成第二查找表(参照图14)，并将第二查找表存储在NAND闪存50的数据存储区48中。

图15和图16是在图3的存储设备中，说明本发明的第五实施例的读取重试算法的图表和表。

参照图15和图16，所述读取重试算法被构成为用于校正原始读取基准电压(R1、R2、R3，参照图4)的位置，如图4或图15所示，所述原始读取基准电压(R1、R2、R3)的校正通过控制器70，基于阈值电压分布图表，根据两个相邻的阈值电压状态(P1、P2或P2、P3或P3、P4)中一侧阈值电压状态分布(P1或P2或P3或P4分布(distribution))内NAND闪存单元的劣化步骤(图8的T1或T2或T3)而执行。

其中，为了简单说明本发明，将上述两个相邻的阈值电压状态限定为两个个别阈值电压状态(P1、P2)而进行说明。所述原始读取基准电压的校正通过控制器70，根据对NAND闪存50的单品制造商的保管时间的经过以及对存储设备80的完成品制造商的保管时间的经过，并考虑到存储设备80中NAND闪存50的保持劣化，在图15的阈值电压分布图表的两个相邻的阈值电压状态(P1、P2)中，根据一侧阈值电压状态分布(P1或P2或P3或P4分布(distribution))内NAND闪存单元的第一读取基准电压(图8的T1下R11/R21/R31或T2下R12/R22/R32或T3下R13/R23/R33)而执行。

更详细地，所述原始读取基准电压的校正包括以下步骤：使用控制器70对NAND闪存50执行读取操作之后，在图15的阈值电压分布图表上，当原始读取基准电压(R1)从两个相邻的阈值电压状态(P1、P2)之间的中心隔开第一读取基准电压(例如，T1下隔开R11)的程度时，从两个相邻的阈值电压状态(P1、P2)之间的中心，向两侧设定相同距离(L)的偏移读取基准电压(-R110，+R110)，并向偏移读取基准电压(-R110，+R110)移动所述第一读取基准电压(R11)，在与原始读取基准电压(R1)相关的原始查找表中***偏移读取基准电压(-R110或+R110)而形成查找表，并将查找表存储在NAND闪存50的数据存储区48中。

所述原始读取基准电压(R2、R3)的校正也可以与上述记载相同的方式执行。上述原始读取基准电压(R1、R2、R3)可以变更为偏移读取基准电压(R110、R210、R310)。

接着，本发明的存储设备的驱动方法参照第一实施例至第五实施例(参照图1至图16)执行如下。

参照图1至图16，所述存储设备80具有作为读取或写入单位的页面和作为由多个页面组成的擦除单位的多个块，在个别的NAND闪存单元中，由N-位多级单元(multi-levelcell，MLC)组成，从而编程为与N位对应的2^N个阈值电压状态(threshold voltage state)，并可以利用区分所述2^N个阈值电压状态之间的阈值电压区间的2^N-1个读取基准电压对NAND闪存50执行读取操作。

所述存储设备80的驱动方法包括以下步骤：在所述控制器70中，根据一个块内的NAND闪存单元的每个保持劣化步骤的阈值电压移位，加载由第一读取基准电压以及与所述一个块内的每个页面组的阈值电压变动对应的第二读取基准电压组成的查找表(图5、图8、图12、图14以及图16的个别表或整合的一个表)；在所述控制器70中，使用属于所述多个块内的每个块的当前劣化步骤的第一读取基准电压和第二读取基准电压中的至少一种读取基准电压，执行读取操作直到所述每个块均进行读取过程(read pass)。

因此，所述存储设备80的驱动方法采用符合NAND闪存单元的当前劣化步骤的基准读取电压进行读取，因此，相比执行包含所有劣化步骤的查找表的全部内容，可以提高存储设备80的性能。

所述保持劣化步骤的最初判断是对一个块内NAND闪存单元依次采用第一读取基准电压和第二读取基准电压，并采取成功读取的读取基准电压所属的劣化步骤，保持并控制每个块的劣化步骤，并在擦除块时可以初始化劣化步骤。

所述存储设备80的驱动方法进一步可以包括以下步骤：当采用属于所述当前劣化步骤的所述第一读取基准电压和所述第二读取基准电压的读取失败时，按所述多个块内的所述块依次采用属于其他劣化步骤的第一读取基准电压和第二读取基准电压并进行读取。

对于所述第一读取电压，可以在所述查找表的劣化步骤中，提取所述多个页面的共同读取窗口，并在所述共同读取窗口内进行查找。

所述存储设备80的驱动方法可以包括以下步骤：执行软判定(soft decision)，在所述查找表的所有基准电压下读取失败时，基于所述一个块中最近劣化步骤和所述一个块内的页面位置，并以对应的第一读取基准电压为基准，增加并减少相同大小的偏移(offset)基准电压并进行读取。