具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当用“约”、“近似”等描述数值或数值范围时，除非另有说明，否则鉴于本文公开的具体技术，在而根据本领域技术人员的知识，该术语而涵盖所描述数值的某些变化(诸如+/-10％或其他变化)内的数值。例如，术语“约5nm”可涵盖4.5nm至5.5nm、4.0nm至5.0nm等尺寸范围。

本发明总体上涉及半导体器件和制造方法。更具体地，本发明涉及提供在其中集成有MRAM和逻辑器件的半导体器件。MRAM设置在半导体器件的MRAM器件区(或MRAM区)中，并且逻辑器件设置在半导体器件的逻辑器件区(或逻辑区)中。MRAM包括成行和列布置的MRAM单元阵列。同一行中的MRAM单元连接至公共字线，而同一列中的MRAM单元连接至公共位线。槽通孔作为位线的一部分提供，以减少位线上的串联电阻。槽通孔的制造工艺与在逻辑区中形成通孔的工艺相同，以简化制造工艺。

图1A和图1B示出具有MRAM阵列250的器件(或半导体器件或结构)200的立体图。特别地，图1A示出MRAM阵列250的构造块——具有MTJ 150(或MTJ堆叠件150)的MRAM单元249。MTJ 150包括上铁磁板152和下铁磁板154，它们由薄绝缘层156(也称为隧道势垒层)分离。两个铁磁板中的一个(例如，下铁磁板154)是固定至反铁磁层的磁性层(也称为固定或固定层154)，而另一个铁磁板(例如，上铁磁板152)是“自由”磁层，它可将其磁场更改为两个或多个值中的一个以存储两个或多个对应数据状态中的一个(也称为自由层152)。

MTJ 150使用隧道磁阻(TMR)在上铁磁板152和下铁磁板154上存储磁场。对于足够薄的绝缘层156(例如，约10nm或更小厚度)，电子可从上铁磁板152隧穿到下铁磁板154。数据可以多种方式写入单元。在一种方法中，电流在上铁磁板152与下铁磁板154之间通过，这引发存储在自由磁性层(例如，上铁磁板152)中的磁场。在另一种方法中，利用自旋转移扭矩(STT)，其中，使用自旋对准或极化的电子流来相对于固定磁性层改变自由磁性层内的磁场。可使用其他写入数据的方法。然而，所有数据写入方法均包括相对于固定磁性层改变自由磁性层内的磁场。

由于磁隧道效应，MTJ 150的电阻根据存储在上铁磁板152和下铁磁板154的磁场而变化。例如，当上铁磁板152与下铁磁板154的磁场对准(或沿着相同方向)时，MTJ 150处于低电阻状态(即，逻辑“0”状态)。当上铁磁板152与下铁磁板154的磁场处于相反方向时，MTJ 150处于高电阻状态(即，逻辑“1”状态)。可通过使电流流过MTJ 150来改变上铁磁板152的磁场方向。通过测量上铁磁板152与下铁磁板154之间的电阻，耦合至MTJ 150的读取电路可辨别“0”与“1”状态。图1A还示出MTJ 150的上铁磁板152耦合至位线，MTJ 150的下铁磁板154耦合至晶体管结构101中的晶体管的源极(或漏极)，晶体管的漏极(或源极)耦合至电源线(SL)，并且晶体管的栅极耦合至字线(WL)。可通过位线、字线和电源线来访问(诸如读取或写入)MTJ 150。

图1B示出MRAM阵列250，包括MRAM单元(或MRAM器件)249的M行(字)和N列(位)。每个MRAM单元249包括MTJ 150。字线WL₁、WL₂……WL_M跨MRAM单元249的相应行延伸，并且位线BL₁、BL₂……BL_N沿着MRAM单元249的列延伸。

图1C示出根据本发明的一些实施例的沿着MRAM阵列250的位线方向(即，图1B中的B-B线)的器件200的截面图，同时示出同一图的MRAM阵列250和逻辑器件252两者。参考图1C，MRAM阵列250设置在MRAM区100A中，而逻辑器件252设置在逻辑区100B中。逻辑器件252可用于实现用于访问MRAM阵列250或执行其他功能的写/读逻辑。MRAM区100A和逻辑区100B在半导体衬底100之中或之上具有公共晶体管结构101。

在一些实施例中，半导体衬底100可以是但不限于硅衬底(诸如硅晶圆)。可选地，半导体衬底100包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。在又一替代方案中，半导体衬底100是绝缘体上半导体(SOI)。在其他替代方案中，半导体衬底100可包括掺杂的外延层、梯度的半导体层和/或覆盖在不同类型的另一半导体层之上的半导体层，诸如硅锗层上的硅层。半导体衬底100可包括或可不包括诸如p型阱、n型阱或其组合的掺杂区。

半导体衬底100还包括至少部分地位于半导体衬底100中的重掺杂区，诸如源极103和漏极105。栅极107位于半导体衬底100的顶面上方并位于源极103与漏极105之间。接触插塞108形成在层间电介质(ILD)109中，并可电耦合至晶体管结构101。在一些实施例中，ILD 109形成在半导体衬底100上。可通过用于形成这种层的各种技术来形成ILD 109，例如化学气相沉积(CVD)、低压CVD(LPCVD)、等离子增强CVD(PECVD)、溅射和物理气相沉积(PVD)、热生长等。ILD 109可由多种介电材料形成，诸如氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO₂)、含氮氧化物(例如，含氮SiO₂)、掺杂氮的氧化物(例如，N₂注入的SiO₂)、氮氧化硅(Si_xO_yN_z)等。晶体管结构101中的晶体管可以是平面晶体管或非平面晶体管，诸如鳍式场效应晶体管(FinFET)。

在一些实施例中，提供浅沟槽隔离(STI)111以限定并电隔离相邻的晶体管。在半导体衬底100中形成多个STI 111。STI 111可例如包括氧化物(例如Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO₂)、含氮氧化物(例如，含氮SiO₂)、掺杂氮的氧化物(例如，N₂注入的SiO₂)、氮氧化硅(Si_xO_yN_z)等。STI 111也可由任何合适的“高介电常数”或“高K”材料形成(其中，K大于或等于约8)，诸如氧化钛(Ti_xO_y，例如TiO₂)、氧化钽(Ta_xO_y，例如Ta₂O₅)等。可选地，STI 111也可由任何合适的“低介电常数”或“低k”介电材料形成，其中，k小于或等于约4。

图1C进一步示出器件200包括在晶体管结构101上方的互连结构308。互连结构308包括三个相邻的金属层302、304和306以及其他未示出的金属层。金属层302是在晶体管结构101的顶面上第N金属层，而金属层304和306分别是第(N+1)金属层和第(N+2)金属层。因此，在一些实施例中，金属层302、304和306也称为金属层M_N、M_N+1和M_N+2。数值N可以是任何自然数。例如，N可以是3、4、5、6或其他自然数。在本实施例中，在金属层304中实现MRAM单元249。

金属层302在MRAM区100A和逻辑区100B两者中包括金属间介电(IMD)层206和金属线208。IMD层206可以是诸如二氧化硅等氧化物、诸如碳掺杂氧化物等低k介电材料、或诸如多孔碳掺杂二氧化硅等极低k介电材料。金属线208可由诸如铝、铜或其组合的金属制成。

金属层304包括延伸穿过MRAM区100A和逻辑区100B两者的介电层210(也称为介电势垒层(SBL))。例如，在各个实施例中，介电层210可包括一种或多种介电材料，诸如Si₃N₄、SiON、SiC、SiCN或其组合。在MRAM区100A中，金属层304还包括由一个或多个介电层210、212、214、216和226包围的MRAM单元249。在逻辑区100B中，金属层304还包括由一个或多个介电层210和215围绕的金属通孔213和金属线217。下面进一步描述金属层304中的各种组分。

在实施例中，介电层212包括基于金属的介电材料，诸如氧化铝(即，AlO_x，诸如Al₂O₃)。在实施例中，介电层214包括低k介电材料，诸如基于氧化硅的低k介电材料。例如，介电层214可包括非掺杂硅酸盐玻璃(USG)或掺杂氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)和/或其他合适的介电材料。在实施例中，介电层216包括一种或多种基于氧化物的介电材料，诸如正硅酸乙酯(TEOS)形成的氧化物、非掺杂硅酸盐玻璃或掺杂的氧化硅诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、熔融硅玻璃(BSG)和/或其他合适的介电材料。在实施例中，介电层226包括与介电层216中的材料和顶电极228中的材料(下文讨论)不同的介电材料。例如，介电层226可包括基于金属的介电材料，诸如氧化铝(即，AlO_x，诸如Al₂O₃)。

在本实施例中，每个MRAM单元249在BEVA 220的侧壁和底面上包括底电极通孔(BEVA)220和导电势垒层218。导电势垒层218可直接设置在金属层302中的金属线208中的一个上，该金属线连接至晶体管结构101中的晶体管的源极和漏极部件中的一个上的通孔(这种连接在图1C未示出，但见图1A)。BEVA 220可包括钨、钛、钽、氮化钨、氮化钛、氮化钽、其组合、或其他合适的金属或金属化合物。势垒层218可包括氮化钛、氮化钽或其他合适的导电扩散势垒层。势垒层218设置在BEVA 220与周围的介电层210、221和214之间。

在本实施例中，每个MRAM单元249还包括设置在BEVA 220上的底电极(BE)222、设置在BE 222上的MTJ(或MTJ堆叠件)150、以及设置在MTJ 150上的顶电极(TE)228。在实施例中，BE 222和TE 228中的每个可包括金属氮化物，诸如TaN、TiN、Ti/TiN、TaN/TiN、Ta或其组合。在一些实施例中，MTJ 150可包括铁磁层、MTJ间隔件和覆盖层。覆盖层形成在铁磁层上。铁磁层中的每个可包括铁磁材料，该铁磁材料可以是金属或金属合金，例如，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi等。MTJ间隔件可包括非铁磁金属，例如，Ag、Au、Cu、Ta、W，Mn、Pt、Pd、V，Cr、Nb、Mo、Tc、Ru等。另一MTJ间隔件还可包括绝缘体，例如Al₂O₃、MgO、TaO、RuO等。覆盖层可包括非铁磁材料，该非铁磁材料可以是金属或绝缘体，例如，Ag、Au、Cu、Ta、W，Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al₂O₃、MgO、TaO、RuO等。覆盖层可减小其相关联的MRAM单元的写电流。铁磁层可用作自由层152(图1A)，该自由层的磁极性或磁取向可在与其相关的MRAM单元249的写操作期间改变。铁磁层和MTJ间隔件可用作固定层(fixed layer/pinned layer)154(图1A)，该固定层的磁性方向在其相关联的MRAM单元249的操作期间可能不改变。可预期，根据其他实施例，MTJ 150可包括反铁磁层。

在本实施例中，每个MRAM单元249还包括位于MTJ 150和BE 222的侧壁上的介电间隔件224。间隔件224可包括一种或多种介电材料，诸如氧化硅(SiO_x)、氮化硅(SiN_x)、氮氧化硅(Si_xO_yN_z)等。在本实施例中，介电层226设置在间隔件224上方以及TE 228的侧壁上方。

在本实施例中，逻辑区100B中的金属层304包括金属通孔213、金属线217以及介电层210和215。金属通孔213电连接至金属层302中的一些金属线208。介电层215可以是诸如二氧化硅等氧化物、诸如碳掺杂氧化物等低k介电材料、或诸如多孔碳掺杂二氧化硅等极低k介电材料。金属通孔213和金属线217可由诸如铝、铜或其组合等金属制成。

金属层306包括被一个或多个介电层230、232、234和236包围的金属部件260A、260B、262A和262B。介电层230、232、234和236跨MRAM区100A和逻辑区100B延伸。金属部件260A和262A设置在MRAM区100A中。金属部件260B和262B设置在逻辑区100B中。下面进一步描述金属层306中的各种组分。

在实施例中，介电层230包括与介电层210中的材料相同或相似的材料。例如，介电层230可包括一种或多种介电材料，诸如Si₃N₄、SiON、SiC、SiCN或其组合。在实施例中，介电层232包括与介电层212中的材料相同或相似的材料。例如，介电层232可包括基于金属的介电材料，诸如氧化铝(即，AlO_x，诸如Al₂O₃)或其他金属氧化物。在实施例中，介电层234包括低k介电材料，诸如基于氧化硅的低k介电材料。例如，介电层234可包括非掺杂硅酸盐玻璃(USG)或掺杂氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)和/或其他合适的介电材料。在实施例中，介电层236包括一种或多种基于氧化物的介电材料，诸如正硅酸乙酯(TEOS)形成的氧化物、非掺杂硅酸盐玻璃或掺杂的氧化硅诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、熔融硅玻璃(BSG)和/或其他合适的介电材料。

在本实施例中，金属部件260B和262B分别是金属通孔和金属线。金属通孔260B与金属线262B可由金属制成，诸如铝、铜或其组合。在本实施例中，金属部件260A是在与形成通孔260B相同的工艺中形成并且包括与通孔260B相同的材料的槽通孔，并且金属部件262A是在形成金属线262B的相同工艺中形成并包括与金属线262B相同的材料的金属线。槽通孔260A和金属线262A是MRAM阵列250的位线的一部分。槽通孔260A设置在共享同一位线(见图1B)的一列MRAM单元249上方。在一些实施例中，槽通孔260A设置在共享相同位线的多个连续MRAM单元249(可以是一列MRAM单元249的子集)上方。当提及一列MRAM单元249时，以下讨论适用于两种情况(列或列的子集)。在本实施例中，槽通孔260A直接设置在列中的每个MRAM单元249的TE 228上并电连接至该TE 228。在一些实施例中，槽通孔260A直接设置在列中的每个MRAM单元249的MTJ 150上并电连接至该MTJ 150。槽通孔260A在列中从MRAM单元249中的第一个MRAM单元249连续地横向延伸至MRAM单元249中的最后一个(沿着“x”方向或位线方向)。与在每个MRAM单元249上方设置单个通孔的方法相比，使槽通孔260A与MRAM单元249的列接触有利地降低位线的串联电阻。

此外，如图1C所示，槽通孔260A的设置在相邻MTJ 150之间的部分在TE 228的顶面之下延伸，并在一些实施例中甚至在MTJ 150的顶面之下延伸(如将在稍后讨论)。这有利地增加槽通孔的体积并进一步降低位线的串联电阻。在本实施例中，通孔260B具有厚度d1，槽通孔260A的位于MTJ 150正上方的部分具有厚度d2，并且槽通孔260A的横向位于两个相邻MTJ 150之间的部分具有厚度d3。在实施例中，厚度d2等于或大于厚度d1，并且厚度d3大于厚度d1。在一些实施例中，厚度d3等于或大于厚度d2。例如，在一些实施例中，厚度d3比厚度d2大约5nm至约50nm。在一些实例中，厚度d2介于40nm至80nm的范围内，并且厚度d3介于45nm至130nm的范围内。以上厚度d1、d2和d3是从相应通孔260A和260B的底面到介电层234的顶面测量的。此外，在一些实施例中，槽通孔的长度(即，沿着“x”方向)介于约100nm至约10,000nm的范围内，而槽通孔的宽度(即，沿着“y”方向延伸进入和延伸出图1C的页面)介于20nm至约100nm的范围内。在实施例中，金属线262A与262B具有大致相同的厚度。

图2A和图2B示出根据实施例的用于形成具有集成的MRAM阵列和逻辑器件的半导体器件200的方法500的流程图。图2C示出可选的实施例中的方法500的某些操作的流程图。方法500仅是实例，并不旨在限制本发明，而不是权利要求中明确记载的内容。可在方法500之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可替换、消除或重定位所描述的一些操作。下面结合图3A至图8描述方法500，这些图示出根据方法500的制造步骤期间的半导体器件200的各种截面图。

在操作502处，方法500(图2A)提供或配备有具有金属层302和设置在金属层302上方的各个介电层210、212和214的器件200，诸如图3A所示。尽管图3A未示出，但器件200还包括设置在衬底(诸如图1C中的半导体衬底100)中或上方的晶体管结构(诸如图1C中的晶体管结构101)。金属层302是晶体管结构上方的第N金属层，其中，N是自然数。器件200包括用于在其中形成MRAM阵列的MRAM区100A和用于在其中形成逻辑器件的逻辑区100B。金属层302在MRAM区100A和逻辑区100B两者中包括IMD层206和金属线208。IMD层206可以是诸如二氧化硅等氧化物、诸如碳掺杂氧化物等低k介电材料、或诸如多孔碳掺杂二氧化硅等极低k介电材料。金属线208可由诸如铝、铜或其组合的金属制成。可通过诸如物理气相沉积(PVD)或包括等离子增强化学气相沉积(PECVD)的化学气相沉积(CVD)等沉积工艺来形成IMD层206。通过诸如PVD、CVD、ALD等沉积工艺或镀覆工艺形成金属线208。在实施例中，介电层210可包括一种或多种介电材料，诸如Si₃N₄、SiON、SiC、SiCN或其组合，并且可使用PVD、CVD、ALD或其他合适的工艺沉积至12nm至约20nm的范围内的厚度。在实施例中，介电层212包括基于金属的介电材料，诸如氧化铝，并可使用CVD、ALD或其他合适的工艺沉积至约2nm至约6nm的范围内的厚度。在实施例中，介电层214包括基于氧化硅的介电材料，诸如非掺杂硅酸盐玻璃(USG)，并且可使用CVD、PVD或其他合适的工艺沉积至约40nm至约100nm的范围内的厚度。

在操作504处，方法500(图2A)形成BEVA 220和势垒层218，它们穿透介电层214、212和210并电连接至MRAM区100A中的一些金属线208，诸如图3B所示。例如，操作504可使用光刻和蚀刻工艺在介电层214上方形成蚀刻掩模，其中，蚀刻掩模提供对应于BEVA 220和势垒层218的位置的开口并覆盖器件200的其余部分。在实施例中，每个BEVA 220对应于MRAM阵列250中的MRAM单元249。然后，操作504通过蚀刻掩模蚀刻介电层214、212和210以到达金属层302，从而在介电层214、212和210中形成开口(或沟槽或孔)。随后，操作504在开口的表面上沉积势垒层218，并且在势垒层218上方沉积BEVA 220。此后，操作504可对BEVA 220和势垒层218执行化学机械平坦化(CMP)工艺，从而去除介电层214的顶面上的任何过多材料。在实施例中，势垒层218可包括氮化钛、氮化钽等非磁性材料或其他合适的导电扩散势垒层，并可使用ALD、PVD、CVD或其他合适的沉积方法来沉积；BEVA 220可包括钨、钛、钽、氮化钨、氮化钛、氮化钽、其组合、或其他合适的金属或金属化合物，并可使用CVD、PVD、ALD、镀覆或其他合适的沉积方法来沉积。

在操作506处，方法500(图2A)在介电层214、势垒层218和BEVA 220上方沉积底电极(BE)层222、MTJ(或MTJ堆叠件)150和顶电极(TE)层228，诸如图3C所示。具体地，BE层222电连接至BEVA 220。在实施例中，BE 222可包括诸如TaN、TiN、Ti/TiN、TaN/TiN、Ta或其组合等金属氮化物，并且可使用CVD、ALD或其他合适的沉积方法来沉积。在一些实施例中，BE222可形成为具有约1nm至约8nm的范围内的厚度。MTJ 150可使用CVD、PVD、ALD或其他合适的沉积方法来沉积，并在一些实施例中可具有约20nm至约50nm的范围内的厚度。在实施例中，TE 228可包括诸如TaN、TiN、Ti/TiN、TaN/TiN、Ta或其组合等金属氮化物，并且可使用CVD、ALD或其他合适的沉积方法来沉积。在一些实施例中，TE 228可形成为具有约10nm至约25nm的范围内的厚度。

在操作508处，方法500(图2A)将BE层222、MTJ 150和TE层228图案化为单个MRAM单元249。例如，使用光刻和蚀刻工艺，操作508可形成蚀刻掩模402，该蚀刻掩模覆盖TE层228的对应于单个MRAM单元249的区并暴露TE层228的其余部分，诸如图3D所示。然后，操作508通过蚀刻掩模402蚀刻HE层228、MTJ 150、HE层222和介电层214，以形成单个MRAM单元249，诸如图3E所示。蚀刻工艺可以是湿蚀刻、干蚀刻、反应性离子蚀刻或其他合适的蚀刻方法。此后，使用蚀刻、剥离、灰化或其他合适的方法来去除蚀刻掩模402。

在操作510处，方法500(图2A)在MRAM单元249的侧壁上方形成间隔件224，诸如图3F所示。在一些实施例中，间隔件224被认为是MRAM单元249的一部分。例如，操作510可使用CVD、ALD或其他合适的方法在MRAM区100A和逻辑区100B两者中在器件200上方沉积毯式介电层，然后各向异性地蚀刻毯式介电层以将其从介电层214的顶面和TE 228的顶面去除。介电层的部分保留在MRAM单元249的侧壁上，成为间隔件224。间隔件224可包括一种或多种介电材料，诸如氧化硅(SiO_x)、氮化硅(SiN_x)、氮氧化硅(Si_xO_yN_z)等。在各个实施例中，间隔件224可包括一层或多层介电材料。

在操作512处，方法500(图2A)在间隔件224和介电层214上方形成介电层(也称为保护层)226，并且在MRAM区100A中的介电层226上方形成介电层216，诸如图3G所示。例如，操作512可在MRAM区100A和逻辑区100B两者中沉积介电层226和介电层216；使用光刻和蚀刻工艺来形成蚀刻掩模，其中，蚀刻掩模覆盖MRAM区100A并暴露逻辑区100B；穿过蚀刻掩模蚀刻介电层226以及介电层216、214和212，直至介电层210在逻辑区100B中暴露为止；并去除蚀刻掩模。可使用CVD、ALD或其他合适的方法来沉积介电层226。可使用CVD、PVD或其他合适的方法来沉积介电层216。可使用湿蚀刻、干蚀刻、反应性离子蚀刻或其他合适的方法来蚀刻介电层226以及介电层216、214和212。

在蚀刻介电层226以及介电层216、214和212之后，操作512进一步在逻辑区100B中形成介电层215，诸如图3H所示。介电层215可以是诸如二氧化硅等氧化物、诸如碳掺杂氧化物等低k介电材料、或诸如多孔碳掺杂二氧化硅等极低k介电材料。可使用CVD、PVD或其他合适的方法来沉积介电层215。操作512还执行CMP工艺以将介电层215和216、介电层226和TE228的顶面平坦化。

在操作514处，方法500(图2A)在逻辑区100B中形成金属通孔213和金属线217，诸如图3I所示。可使用双镶嵌工艺或其他合适的方法来形成金属通孔213和金属线217。例如，操作514可蚀刻介电层215中的孔和/或沟槽以暴露金属线208的顶面，将一种或多种金属沉积至孔和/或沟槽中，并对一种或多种金属执行CMP工艺。保留在孔和/或沟槽中的一种或多种金属的部分成为金属通孔213和金属线217。金属通孔213和金属线217可包括铝、铜或其他合适的低电阻金属，并可使用PVD、CVD、ALD、镀覆或其他合适的方法来沉积。在操作514完成之后，金属线217的顶面与TE 228的顶面基本共面。使用操作504至514，因此在金属层302上方形成金属层304。

在操作516处，方法500(图2B)在MRAM区100A和逻辑区100B两者中的金属层304上方沉积介电层230、232和234，诸如图3J所示。在实施例中，介电层230可包括一种或多种介电材料，诸如氮化物(例如，氮化硅)或碳化硅，并可使用ALD、CVD、PVD或其他合适的方法来沉积。在一些实施例中，介电层230可具有约10nm至约15nm的范围内的厚度。在实施例中，介电层232可包括基于金属的介电材料，诸如氧化铝(即，AlO_x，诸如Al₂O₃)，并可使用ALD、CVD、PVD或其他合适的方法来沉积。在一些实施例中，介电层232可具有约4nm至约10nm的范围内的厚度。在实施例中，介电层234可包括非掺杂硅酸盐玻璃(USG)或掺杂氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)和/或其他合适的介电材料，并可使用CVD、PVD或其他合适的方法来沉积。在一些实施例中，介电层234可具有约40nm至约100nm的范围内的厚度。

在操作518处，方法500(图2B)在介电层234上方形成蚀刻掩模404，诸如图3J所示。蚀刻掩模404在MRAM区100A上方提供开口406A并在逻辑区100B上方提供开口406B。在实施例中，蚀刻掩模404包括在蚀刻工艺中相对于介电层234、232和230具有蚀刻选择性的材料。例如，在实施例中，蚀刻掩模404可包括光刻胶图案，并可还包括光刻胶图案下方的图案化的硬掩模。例如，在实施例中，图案化的硬掩模可包括氮化钛，并且可具有约10nm至约40nm的范围内的厚度。操作518可包括：在介电层234上方沉积硬掩模层；在硬掩模层上方涂覆光刻胶；对光刻胶层执行光刻(诸如曝光和显影)以形成光刻胶图案；以及通过光刻胶图案蚀刻硬掩模层以形成图案化的硬掩模。图案化的硬掩模和光刻胶图案共同形成蚀刻掩模404。在本实施例中，开口406A中的每个对应于MRAM阵列250中的一列MRAM单元249。在一些实施例中，开口406A中的每个对应于MRAM阵列250中的一列MRAM单元249的子集。因此，开口406A中的每个通常比对应于单个通孔的开口406B更长(沿着“x”方向)。

在操作520处，方法500(图2B)通过蚀刻掩模404蚀刻介电层234、232和230，以暴露MRAM区100A中的MRAM单元249和逻辑区100B中的金属线217。图3K和图3K-1示出根据实施例的所得器件200。图3K沿着图1B中的B-B线(即沿着“x”方向)示出器件200，并且图3K-1沿着图1B中的A-A线(即沿着垂直于“x”方向的“y”方向)示出器件200。在实施例中，操作520可执行被设计为分别蚀刻介电层234、232和230中的每个的多个蚀刻工艺。例如，操作520可执行被设计为蚀刻介电层234而对蚀刻掩模404进行最少蚀刻或不执行蚀刻的第一蚀刻工艺，执行被设计为蚀刻介电层232而对蚀刻掩模404进行最少蚀刻或不执行蚀刻的第二蚀刻工艺，并执行被设计为蚀刻介电层230而对蚀刻掩模404进行最少蚀刻或不执行蚀刻的第三蚀刻工艺。多个蚀刻工艺可包括湿蚀刻、干蚀刻或湿蚀刻与干蚀刻的组合。在一些实施例中，操作520中的蚀刻工艺可蚀刻多个介电层。当蚀刻介电层230时，执行轻微的过蚀刻以确保暴露MRAM单元249的顶面和金属线217的顶面。

因为开口406A通常比开口406B大得多，因此介电层234、232和/或230的蚀刻可在MRAM区100A与逻辑区100B之间以不同的蚀刻速率进行(称为蚀刻负载效应)。例如，在MRAM区100A中可比在逻辑区100B中更快地蚀刻介电层234(或232或230)。具体地，由于蚀刻负载效应，介电层230在MRAM区100A中比在逻辑区100B中蚀刻得更快。结果，介电层216也可能被蚀刻，导致相邻MRAM单元249之间的介电层216中产生凹陷160。在一些实施例中，在蚀刻之前，凹陷160可距介电层216的顶面具有小于50nm的深度d4，诸如约5nm至约50nm。如果深度d4太大(诸如大于50nm)，则介电层216的损耗可能太大，并且相邻MRAM单元249之间的耦合电容可能会过高。在一些实施例中，通过控制各种蚀刻参数，凹陷160可基本等于0nm。在一些实施例中，凹陷160可在MTJ 150的顶面之下延伸。在一些实施例中，通过蚀刻工艺部分地去除TE 228。在一些可选的实施例中，完全去除TE 228并且暴露MTJ 150的顶面。如图3K和图3K-1所示，操作520将开口406A和406B延伸至介电层234/232/230中。具体地，开口(或沟槽)406A从MRAM单元249中的第一个连续延伸至MRAM阵列的同一列中的MRAM单元249中的最后一个(其在一些实施例中可具有数百或数千个MRAM单元249)。在暴露MRAM单元249和金属线217之后，可去除蚀刻掩模404。

在操作522处，方法500(图2B)在开口406A和406B中形成通孔。例如，操作522可将一种或多种金属材料260沉积至开口406A和406B中以及介电层234的顶面上方，诸如图3L所示。一种或多种金属材料260也填充在凹陷160中。在通过操作518部分或完全去除TE 228的实施例(诸如图7和图8所示)中，一种或多种金属材料260还填充MTJ 150正上方和MRAM单元249的两个相对侧壁上的介电层226之间的空间。一种或多种金属材料260可包括具有Ta、TaN、Ti、TiN或其他合适的导电材料的势垒层或晶种层和低电阻填充金属(诸如铜、铝或其他合适的金属)。

随后，操作522对一种或多种金属材料260执行CMP工艺以将它们从介电层234的顶面去除。在图3M和图3M-1中示出根据实施例的器件200的所得结构。图3M沿着图1B中的B-B线(即沿着“x”方向)示出器件200，并且图3M-1沿着图1B中的A-A线(即沿着垂直于“x”方向的“y”方向)示出器件200。开口(或沟槽)406A中的一种或多种金属材料260的剩余部分成为槽通孔260A。开口(或沟槽)406B中的一种或多种金属材料260的剩余部分成为通孔260B。如图3M所示，槽通孔260A沿着“x”方向具有长度L1。如图3M-1所示，槽通孔260A沿着“y”方向具有宽度W1。在一些实施例中，长度L1介于100nm至约10,000nm的范围内，宽度W1介于20nm至约100nm的范围内，并且通孔260B沿着“x”方向的长度L2为约20nm至约60nm。在一些实施例中，长度L1与长度L2之比为约5至500。因此，槽通孔260A比通孔260B提供低得多的串联电阻。在一些实施例中，MTJ 150沿着“x”方向的长度介于20nm至约100nm的范围内。在本实施例中，长度L1约等于或大于同一列中MTJ 150的数量乘以MTJ 150的长度与MTJ 150的间距之和。此外，槽通孔260A在MTJ 150正上方具有厚度d2和在两个相邻MTJ 150之间的空间正上方具有厚度d3，并且通孔260B具有厚度d1。在实施例中，厚度d2等于或大于厚度d1，并且厚度d3大于厚度d1。在一些实施例中，厚度d3等于或大于厚度d2。例如，在一些实施例中，厚度d3比厚度d2大约5nm至约50nm。在一些实例中，厚度d2介于40nm至80nm的范围内，并且厚度d3介于45nm至130nm的范围内。

在操作524处，方法500(图2B)在通孔260A和260B上方以及MRAM区100A和逻辑区100B中的介电层234上方沉积介电层236，诸如图3N所示。在实施例中，介电层236包括一种或多种基于氧化物的介电材料，诸如正硅酸乙酯(TEOS)形成的氧化物、非掺杂硅酸盐玻璃或掺杂的氧化硅诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、熔融硅玻璃(BSG)和/或其他合适的介电材料，并可使用CVD、PVD或其他合适的方法沉积。然后，操作524在介电层236上方形成蚀刻掩模408，诸如图3N所示。蚀刻掩模408在槽通孔260A上方提供开口410A并在通孔260B上方提供开口410B。在实施例中，蚀刻掩模408包括在蚀刻工艺中相对于介电层236具有蚀刻选择性的材料。蚀刻掩模408可使用沉积、光刻和蚀刻工艺形成，如上面参考蚀刻掩模404所讨论。

在操作526处，方法500(图2B)通过蚀刻掩模408蚀刻介电层236以暴露MRAM区100A中的槽通孔260A和逻辑区100B中的通孔260B，诸如图3O所示。蚀刻工艺可使用湿蚀刻、干蚀刻或湿蚀刻与干蚀刻的组合。蚀刻工艺将开口410A和410B延伸穿过介电层236直至暴露槽通孔260A的顶面和通孔260B的顶面为止。开口410A和410B沿着“x”方向分别比槽通孔260A和通孔260B宽。随后，去除蚀刻掩模408。

在操作528处，方法500(图2B)在开口410A和410B中形成金属线。例如，操作528可将一种或多种金属材料262沉积至开口410A和410B中以及介电层236的顶面上方，诸如图3P所示。一种或多种金属材料262可包括具有Ta、TaN、Ti、TiN或其他合适的导电材料和低电阻填充金属(诸如铜、铝或其他合适的金属)的势垒层或晶种层。

随后，操作528对一种或多种金属材料262执行CMP工艺以将它们从介电层236的顶面去除。在图3Q中示出根据实施例的器件200的所得结构。开口(或沟槽)410A中的一种或多种金属材料262的剩余部分成为金属线262A。开口(或沟槽)410B中的一种或多种金属材料262的剩余部分成为金属线262B。金属线262A沿着“x”方向略长于槽通孔260A。金属线262B沿着“x”方向略长于通孔260B。使用操作516至528，因此在金属层304上方形成金属层306。

在操作530处，方法500(图2B)对器件200执行进一步的制造，诸如在金属层306上方形成一个或多个金属层，形成钝化层，并执行更多工艺后端。

图2A和图2C示出可选的实施例中的方法500，下面对此进行简要描述。参考图2C，在如上所述的操作514完成之后，方法500进行到操作540以沉积介电层230、232、234和236，诸如图4A所示。然后，在操作542处，方法500(图2C)蚀刻介电层236以形成开口(或沟槽)410A和410B，诸如图4B所示。例如，操作542可形成诸如图3N所示的蚀刻掩模408等蚀刻掩模，然后通过蚀刻掩模蚀刻介电层236直至暴露介电层234为止。随后去除蚀刻掩模。在操作544处，方法500(图2C)蚀刻介电层234、232和230以形成开口(或沟槽)406A和406B，诸如图4C所示。例如，操作544可形成诸如图3J所示的蚀刻掩模404等蚀刻掩模，然后通过蚀刻掩模蚀刻介电层234、232和230直至暴露MTJ 150和金属线217为止。随后去除蚀刻掩模。此操作类似于操作520。然后，在操作546处，方法500(图2C)形成通孔260A和260B以及金属线262A和262B。例如，操作546可将一种或多种金属材料264沉积到开口406A、406B、410A和410B中以及介电层236的顶面上方，诸如图4E所示。一种或多种金属材料264也填充在凹陷160中。然后，操作546对一种或多种金属材料264执行CMP工艺以将它们从介电层236的顶面去除。在图4E中示出器件200的所得结构。开口(或沟槽)406A、406B、410A和410B中的一种或多种金属材料264的剩余部分分别成为槽通孔260A、通孔260B、金属线262A和金属线262B。然后，在操作530处，方法500(图2C)进行到另外的制造。

在另一个实施例中，操作544可在操作542之前执行。例如，在操作540已经沉积介电层230、232、234和236之后，方法500可进行到操作544以蚀刻介电层230、232、234和236来形成开口(或沟槽)406A和406B，诸如图5A所示。此操作类似于操作520。然后，方法500可进行到操作542以蚀刻介电层236来形成开口(或沟槽)410A和410B，诸如图5B所示。此后，方法500可进行到操作546以形成如上所述的通孔260A和260B以及金属线262A和262B。

图6示出器件200的实施例，其中，操作520(或操作544)中的蚀刻工艺过蚀刻相邻的MTJ 150之间的介电层216，使得MTJ 150的顶面150’在相邻的MTJ 150之间的空间中高于槽通孔260A的底面260’。这有利地增加槽通孔260A的总体积以减小串联电阻。

图7示出器件200的实施例，其中，操作520(或操作544)中的蚀刻工艺部分地去除TE 288，使得槽通孔260A的一部分横向设置在MTJ 150的两个相对侧壁上的保护层之间。这有利地增加槽通孔260A的总体积以减小串联电阻。

图8示出器件200的实施例，其中，操作520(或操作544)中的蚀刻工艺完全去除TE288，使得槽通孔260A的一部分横向设置在MTJ 150的两个相对侧壁上的保护层之间，并设置在MTJ 150的顶部正上方。这有利地增加槽通孔260A的总体积以减小串联电阻。

图9示出器件200的实施例，其中，多个槽通孔260A通过公共金属线262A连接以用作位线或位线的一部分。由于槽通孔260A的存在，位线的串联电阻大大降低。在各个实施例中，器件200中的位线可包括一个槽通孔260A或多个槽通孔260A(例如两个、三个、四个等)，这取决于设计考虑，诸如掩模制作复杂度和器件200中的各区域之间的蚀刻平衡。在图9中描绘的实施例中，相邻MRAM单元249之间的介电层216中的倾斜可忽略不计(约0nm)。换句话说，槽通孔260A的底面和介电层216的顶面是基本平面的。在可选的实施例中，相邻MRAM单元249之间的介电层216中的倾斜可介于约5nm至约50nm的范围内，诸如图7和图8中描绘的实施例(换句话说，槽通孔260A的底面在介电层216的顶面之下延伸)。此外，在图9中描绘的实施例中，TE 228具有与槽通孔260A的底面和介电层216的顶面基本共面的顶面。在可选的实施例中，TE 228可部分或完全移除，并且其中的空间填充有槽通孔260A，诸如图7和图8中描绘的实施例。

尽管不旨在是限制性的，但本发明的一个或多个实施例为半导体器件及其形成提供许多益处。例如，本发明的实施例提供一种在MRAM区中具有MRAM阵列的半导体器件。MRAM阵列具备槽通孔，该通孔在MRAM阵列中的MRAM单元的列之上连续延伸并具有等于或大于逻辑区中相同金属层中的通孔的厚度。槽通孔有利地降低用于MRAM单元列的位线的串联电阻。此外，此半导体器件的形成可容易集成至现有半导体制造工艺中。

在一个实例方面中，本发明涉及一种半导体结构，包括：第一金属层；第二金属层，设置在所述第一金属层上方，以及第三金属层，设置在所述第二金属层正上方。所述第二金属层包括位于存储器件区中的多个磁隧道结(MTJ)器件和位于逻辑器件区中的第一导电部件。所述MTJ器件中的每个包括底电极以及设置在所述底电极上方的MTJ堆叠件。所述第三金属层包括设置在所述第一导电部件正上方并电连接至所述第一导电部件的第一通孔以及设置在所述MTJ器件上方并电连接至所述MTJ器件中的每个的所述MTJ堆叠件的槽通孔。所述槽通孔占据从所述MTJ器件中的第一个向所述MTJ器件中的最后一个连续横向延伸的空间。所述第一通孔的第一厚度等于或小于所述槽通孔的位于所述MTJ器件中的一个的所述MTJ堆叠件正上方的第二厚度。所述第三金属层还包括设置在所述第一通孔上方并电连接至所述第一通孔的第二导电部件以及设置在所述槽通孔上方并电连接至所述槽通孔的第三导电部件。

在所述半导体结构的实施例中，所述槽通孔和所述第一通孔均包括铜。在另一个实施例中，所述第二导电部件和所述第三导电部件均包括铜。

在所述半导体结构的实施例中，所述第二金属层包括横向设置在所述MTJ器件中的两个相邻MTJ器件之间的介电部件，并且所述槽通孔的位于所述介电部件正上方的第三厚度大于所述第二厚度。在另一个实施例中，所述第三厚度比所述第二厚度大约5nm至约50nm。

在所述半导体结构的实施例中，所述MTJ器件中的一个还包括顶电极，所述顶电极竖直地位于所述槽通孔与所述MTJ器件中的所述一个的所述MTJ堆叠件之间。在另一个实施例中，所述槽通孔的一部分延伸至低于所述MTJ器件中的一个的所述MTJ堆叠件的顶面的水平。

在另一个实施例中，所述MTJ器件中的每个还包括位于所述相应MTJ器件的所述MTJ堆叠件的侧壁上的间隔件以及位于所述间隔件的侧壁上的保护层，其中，所述槽通孔的一部分设置在横向地位于所述MTJ器件中的两个相邻MTJ器件的所述保护层之间的空间中。在另一个实施例中，所述槽通孔的所述部分的底面是基本平坦的。

在另一实例方面中，本发明涉及一种方法，包括提供具有第一金属层和设置在所述第一金属层上方的第二金属层的结构，其中，所述第二金属层包括位于存储器件区中的多个磁隧道结(MTJ)器件和位于逻辑器件区中的第一导电部件，其中，所述MTJ器件中的每个包括底电极、设置在所述底电极上方的MTJ堆叠件、以及设置在所述MTJ堆叠件上方的顶电极。所述方法还包括：在所述第二金属层上方形成一个或多个介电层；在所述一个或多个介电层上方形成第一蚀刻掩模，其中，所述第一蚀刻掩模限定位于所述第一导电部件之上的第一孔和位于所述MTJ器件之上的第二孔，并从所述MTJ器件中的第一个连续延伸至所述MTJ器件中的最后一个；以及穿过所述第一孔和所述第二孔蚀刻所述一个或多个介电层，以在所述一个或多个介电层中分别形成第一沟槽和第二沟槽，其中，所述第一沟槽暴露所述第一导电部件，并且所述第二沟槽暴露所述MTJ器件中的每个的一部分。所述方法还包括：将第一金属材料沉积至所述第一沟槽和所述第二沟槽中以及所述一个或多个介电层之上；以及对所述第一金属材料执行化学机械平坦化工艺，使得所述第一金属材料的第一部分保留在所述第一沟槽中，所述第一金属材料的第二部分保留在所述第二沟槽中，并且所述第一金属材料从所述一个或多个介电层的顶面去除。

在实施例中，所述方法还包括：在所述一个或多个介电层上方以及在所述第一金属材料的所述第一部分和所述第二部分上方形成第二介电层；在所述第二介电层上方形成第二蚀刻掩模，其中，所述第二蚀刻掩模限定位于所述第一金属材料的所述第一部分之上的第三孔和位于所述第一金属材料的所述第二部分之上的第四孔；穿过所述第三孔和所述第四孔蚀刻所述第二介电层，以在所述第二介电层中分别形成第三沟槽与第四沟槽，其中，所述第三沟槽和所述第四沟槽暴露所述第一金属材料的所述第一部分和所述第二部分；以及将第二金属材料沉积至所述第三沟槽和所述第四沟槽中以及所述第二介电层之上。在另一个实施例中，所述方法还包括：对所述第二金属材料执行另一化学机械平坦化工艺，使得所述第二金属材料的第一部分保留在所述第三沟槽中，所述第二金属材料的第二部分保留在所述第四沟槽中，并且所述第二金属材料从所述第二介电层的顶面去除。

在所述方法的实施例中，所述第二金属层还包括横向地位于所述MTJ器件中的相邻MTJ器件之间的介电部件，并且所述蚀刻所述一个或多个介电层部分地去除所述介电部件。在所述方法的另一实施例中，所述蚀刻所述一个或多个介电层部分地去除所述MTJ器件中的至少一个的所述顶电极。在所述方法的又一实施例中，所述一个或多个介电层的所述蚀刻完全地去除所述MTJ器件中的至少一个的所述顶电极。

在又一实例方面中，本发明涉及一种方法，包括：提供具有第一金属层和设置在所述第一金属层上方的第二金属层的结构，其中，所述第二金属层包括位于存储器件区中的多个磁隧道结(MTJ)器件和位于逻辑器件区中的第一导电部件，其中，所述MTJ器件中的每个包括底电极、设置在所述底电极上方的MTJ堆叠件、以及设置在所述MTJ堆叠件上方的顶电极。所述方法还包括：在所述第二金属层上方形成第一介电层，并在所述第一介电层上方形成第二介电层；在所述第一介电层中形成第一沟槽和第二沟槽，其中，所述第一沟槽暴露所述第一导电部件，并且所述第二沟槽暴露所述MTJ器件中的每个的一部分；在所述第二介电层中形成第三沟槽和第四沟槽，其中，所述第三沟槽位于所述第一导电部件正上方并且所述第四沟槽位于所述MTJ器件正上方；将第一金属材料沉积至所述第一沟槽、所述第二沟槽、所述第三沟槽和所述第四沟槽中以及所述第二介电层之上；以及对所述第一金属材料执行化学机械平坦化工艺，使得所述第一金属材料的第一部分保留在所述第一沟槽和所述第三沟槽中，所述第一金属材料的第二部分保留在所述第二沟槽和所述第四沟槽中，并且所述第一金属材料从所述第二介电层的顶面去除。

在所述方法的实施例中，所述第二金属层还包括横向地位于所述MTJ器件中的相邻MTJ器件之间的介电部件，并且所述形成所述第一沟槽和所述第二沟槽部分地去除所述介电部件。在所述方法的另一实施例中，在所述形成所述第三沟槽和所述第四沟槽之后执行所述形成所述第一沟槽和所述第二沟槽。在所述方法的另一实施例中，所述形成所述第一沟槽和所述第二沟槽部分地去除所述MTJ器件中的至少一个的所述顶电极。在所述方法的又一实施例中，所述形成所述第一沟槽和所述第二沟槽完全地去除所述MTJ器件中的至少一个的所述顶电极。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。