具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且本身并不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。除了图中所示的方向之外，空间相关术语还旨在涵盖器件在使用或操作中的不同方向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。

本文讨论的实施例将提供示例，以使得能够进行或使用本公开的主题，并且本领域的普通技术人员将容易理解能够进行的、同时保持在不同实施例的预期范围内的修改。贯穿各种视图和说明性实施例，相同的参考标号用于指示相同的元件。虽然方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。

本公开涉及具有逻辑电路的半导体器件，该逻辑电路具有高密度嵌入式存储器阵列。本公开的半导体器件包括布置在FEOL部分之上的线前端 (front-end-of-line，FEOL)部分和线后端(back-end-of-line，BEOL)部分。在半导体器件的BEOL部分中形成包括存储器阵列和晶体管阵列的存储器单元。每个存储器单元包括电阻式随机存取存储器(RRAM)单元、相变随机存取存储器(PCRAM)单元、磁阻式随机存取存储器(MRAM) 单元或与纳米级逻辑电路兼容的任何类型的存储器。每个存储器单元可以存储单个位，该单个位可以被从其中读取或被写入到其中。逻辑电路、输入/输出(I/O)电路、静电放电(ESD)电路以及任何其他电路可以形成在半导体器件的FEOL部分中。

图1A至图1Q示出了根据本公开的实施例的处于中间阶段的半导体器件100的部分的示例性截面图和平面图。例如，图1Q示出了半导体器件 100的部分的平面图。图1A至图1O中的截面图对应于图1Q中标记为A- A的横截面的部分。图1P中的截面图对应于图1Q中标记为B-B的横截面。应当理解，针对该方法的另外的实施例，可以在附图所示的工艺之前、期间和之后提供另外的制造步骤，并且可以替换或取消一些制造步骤。这些操作/工艺的顺序可以是可互换的。

参考图1A，示出了半导体器件100的FEOL部分100F。FEOL部分 100F包括衬底102。衬底102可以是半导体衬底，例如掺杂或未掺杂的硅、或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗(SiGe)、 GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层或梯度衬底。

根据一些实施例，晶体管阵列被形成在衬底102之上并且被绝缘层106 覆盖。晶体管阵列可以由晶体管104形成。在一些实施例中，晶体管104 被包括在逻辑电路、I/O电路、ESD电路、任何其他电路或其组合中。晶体管104可以包括n型场效应晶体管(n-FET)和p型场效应晶体管(p- FET)。在一些实施例中，晶体管104是鳍式FET(FinFET)、环绕栅 FET(GAAFET)、平面FET或其组合。晶体管104中的至少一个可以具有横向地插入沟道层的源极电极和漏极电极。例如，当晶体管104是 FinFET时，晶体管104可以包括设置在鳍的相应侧之上的源极和漏极特征。

根据一些实施例，FEOL部分100F还可以包括形成在衬底102之上的绝缘层106。在一些实施例中，绝缘层106包括一个或多个子层。绝缘层 106可以包括氧化硅、氮氧化硅、氮化硅、旋涂电介质材料或低k电介质，例如多孔氧化硅或介电常数低于约3.9的其他合适的电介质材料。绝缘层 106可以通过以下方式形成：可流动CVD(FCVD)(例如，基于CVD的材料，其可以在沉积期间流动以高纵横比填充间隙和空间并通过固化转换为氧化物)、高密度等离子体化学气相沉积(HDP-CVD)、次大气压 CVD(SACVD)、其他合适的CVD技术、原子层沉积(ALD)、旋涂或其组合。在一些实施例中，晶体管104通过绝缘层106彼此电隔离。

在形成FEOL部分100F之后，继续进行制造半导体器件100的BEOL 部分100B(参见图1O)的步骤。例如，参考图1B，导线110形成在绝缘层106之上并且沿着第一方向(例如，图1Q中所示的X方向)延伸。导线110可以包括在阻挡层之上的导电层、在胶层(例如，Ti/TiN/TaN)之上的导电层、或所有项的组合。在一个实施例中，导线110的导电层可以包括诸如Ru、Ta、Ti、Al、TiN、W、Cu等之类的金属材料、其合金或其组合。在一些实施例中，阻挡层包括Ta、Ti、Pt、其他贵金属、其他难熔金属、它们的氮化物或其组合。在一个实施例中，导线110形成在电介质层(或称为层间电介质(ILD)层，图中未示出)中。ILD层可以由包括Si、 O、C和/或H的材料制成，例如氧化硅、SiCOH、SiOC和SiOCN、低k材料、有机材料、任何其他合适的电介质材料或其组合。在一些实施例中，导线110提供随后形成的存储器单元的源极线。

在一些实施例中，通过以下方式来形成导线110：首先沉积ILD层并且对该ILD层进行图案化以形成开口(例如，使用适当的光刻和蚀刻工艺)，以及用阻挡层和导电层来填充ILD层中的开口。在其他实施例中，通过以下方式来形成导线110：首先沉积阻挡层和导电层；将阻挡层和导电层图案化为导线110；以及用ILD层来填充相邻导线110之间的空间。在以上任何实施例中，在沉积导电层和ILD层之后，执行诸如化学机械平坦化(CMP)之类的平坦化工艺以去除电介质层之上的导电层的多余部分或从ILD层暴露导电线110。可以通过物理气相沉积(PVD)、CVD、 ALD、电子束蒸发或其他合适的工艺来沉积导电层或阻挡层。可以通过任何CVD技术、旋涂或其组合来形成ILD层。

参考1C，在导线110之上沉积电介质层114、栅极电极层118和电介质层120。在一个实施例中，电介质层114和120包括包含Si、O、C、N 和/或H的材料，例如氧化硅、SiCOH、SiOC、SiOCN、SiON、SiN、低k 材料、有机材料、任何其他合适的电介质材料或其组合。在一些实施例中，电介质层114和电介质层120可以各自具有约0.2nm至约5nm的厚度。可以通过任何CVD技术、PVD、旋涂或其组合来沉积电介质层114和120。

在一些实施例中，栅极电极层118可以由诸如Ru、Ta、Ti、Al、TiN、 W、其合金等或其组合之类的导电材料形成。可以通过PVD、任何CVD 技术、ALD、电子束蒸发、其他合适的工艺或其组合来沉积栅极电极层 118。在一些实施例中，栅极电极层118具有约0.1nm至约10nm的厚度T。

参考图1D，根据一些实施例，在电介质层120、栅极电极层118和电介质层114中形成开口124。可以通过一种或多种光刻和蚀刻工艺来形成开口124。例如，在一个实施例中，光致抗蚀剂层被施加在电介质层120之上并且通过光刻被图案化。电介质层120、栅极电极层118和电介质层114 的未被经图案化的光致抗蚀剂层覆盖的部分通过一种或多种各向异性蚀刻工艺(例如，反应离子蚀刻(RIE)或离子束蚀刻(IBE))来蚀刻。各向异性蚀刻工艺可以包括使用各种合适的气体来蚀刻不同的层。在一些实施例中，开口124被至少部分地对准导线110并暴露导线110。开口124可以具有近似圆形的形状或者可以具有长方形的形状，例如椭圆形、圆角矩形等。在一些实施例中，开口124具有约10nm至约100nm的直径或长轴。

参考图1E，根据一些实施例，在开口124中和在电介质层120之上共形地形成栅极电介质层128。在一些实施例中，栅极电介质层128包括高k 电介质层，例如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝(HfO₂-Al₂O₃)合金、Ta₂O₃、La₂O₃、 HfO₂-La₂O₃、Y₂O₃、其他合适的高k电介质材料或其组合。栅极电介质层 128可以通过ALD或任何合适的CVD技术来形成。在一些实施例中，栅极电介质层128具有约0.5nm至约20nm的厚度。

参考图1F，根据一些实施例，通过蚀刻工艺来去除栅极电介质层128 的底部，并且暴露导线110。在一些实施例中，蚀刻工艺是各向异性的，并且包括反应离子蚀刻(RIE)或离子束蚀刻(IBE)，并且被配置为以最小的横向蚀刻来垂直地蚀刻栅极电介质层128。在蚀刻工艺中，可以部分或完全去除电介质层120之上的栅极电介质层128。

参考图1G，根据一些实施例，沟道层132被形成在栅极电介质层128 之上并填充开口124。在一些实施例中，沟道层132包括带隙高于硅的带隙的氧化物半导体。例如，沟道层132可以具有约2eV至约4eV的带隙。在一些实施例中，沟道层132包括氧化铟(In₂O₃)、氧化铟锌(IZO)、氧化锌锡(ZTO)、氧化铟镓(IGO)、氧化铟钨(IWO)、氧化铟镓锌 (IGZO)、氧化锡(SnO₂)、氧化镍(NiO)、氧化铜(Cu₂O)、氧化锌(ZnO)等或其组合。可以通过任何合适的CVD技术、PVD或其组合来形成沟道层132。

参考图1H，根据一些实施例，通过平坦化工艺(例如，通过CMP) 来去除栅极电介质层128和沟道层132的多余部分。例如，可以去除栅极电介质层128和沟道层132的在电介质层120之上的部分。根据一些实施例，在平坦化工艺之后，在平面图中所得栅极电介质层128在每个开口124 中具有环形形状，并且所得沟道层132在每个开口124中具有柱状形状。

在图1I和图1J中，根据一些实施例，在沟道层132和电介质层120之上沉积存储器堆叠层。在一个实施例中，存储器堆叠层包括底部电极层 136、存储器层140和顶部电极层144。参考图1I，沉积存储器堆叠层的底部电极层136。在一个实施例中，使用诸如CVD、ALD、PVD、溅射、电镀等或其组合之类的一种或多种合适的技术将底部电极层136沉积在电介质层120和沟道层132之上。在一些实施例中，底部电极层136由多层材料形成。底部电极层136可以包括Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、 Co、Co_xFe_yB_zW_w、TiN、TaN等、其组合或其多层。例如，底部电极层 136可以包括氮化钽层和形成在氮化钽层之上的氮化钛层。

接下来，在图1J中，使用诸如CVD、ALD、PVD、溅射、电镀等或其组合之类的一种或多种合适的技术将存储器堆叠层的存储器层140沉积在底部电极层136之上。在一些实施例中，存储器层140包括电阻材料。电阻材料可以由金属氧化物制成，例如NiOx、WOx、HfOx、ZnOx、TiOx、 TaOx、FeOx、GeOx、AlOx、NbOx、GdOx、CeOx、ZrOx、CuOx、 CuSiOx、PrCaMnOx或其组合，其中x可以是对应于金属的最高氧化状态或金属的较低氧化状态的氧数。在其他实施例中，存储器层包括其他电阻材料，例如TiON、Ag-GeSe、Cu-GeSe或其组合。

在一些实施例中，存储器层140包括二进制相变材料，例如GeSb、 InSb、InSe、SbTe、GeTe和/或GaSb；三元体系(ternary system)，例如 GeSbTe、InSbTe、GaSeTe、SnSbTe、InSbGe和/或GaSbTe；或四元体系 (quaternary system)，例如GeSnSbTe、GeSbSeTe、TeGeSbS、GeSbTeO 和/或GeSbTeN。在某些实施例中，相变材料是具有或不具有氮掺杂和/或氧化硅的GeSbTe合金(例如，Ge₂Sb₂Te₅)。

在其他实施例中，存储器层140是多层结构，例如，包括磁性隧道结 (MJT)结构，其可以包括被自由层和参考层夹在中间的阻挡层的堆叠。存储器层140是处于高电阻状态还是低电阻状态取决于自由层和参考层的自旋极化的相对取向。自由层可以由一种或多种铁磁性材料形成，例如 CoFe、NiFe、CoFeB、CoFeBW、Ru、其合金等或其组合的一层或多层。在一些实施例中，阻挡层由诸如MgO、AlO、AlN等或其组合之类的一种或多种材料来形成。参考层可以由铁磁性材料形成，例如CoFe、NiFe、 CoFeB、CoFeBW、其合金等或其组合的一层或多层。

在一些实施例中，存储器层140还包括通过间隔件层耦合到MJT结构的合成反铁磁体(SAF)层。SAF层可以提供反铁磁性耦合以在固定方向上钉扎(pin)参考层的自旋极化方向，其中耦合强度可以由间隔件层的厚度来确定。钉扎该参考层的自旋极化方向允许通过改变自由层相对于参考层的自旋极化方向来使存储器层140在低电阻状态和高电阻状态之间切换。在一些实施例中，间隔件层由诸如W、Mo等或其组合之类的材料来形成。在一些实施例中，SAF层可以包括不同材料的多层。例如，SAF层可以包括一个或多个铁磁性层和一个或多个非磁性层的堆叠。例如，SAF层可以由夹在两个铁磁性层之间的非磁性层或交替的非磁性层和铁磁性层的堆叠来形成。铁磁性层可以由诸如Co、Fe、Ni、CoFe、NiFe、CoFeB、CoFeBW、其合金等或其组合之类的材料来形成。非磁性层可以由诸如Cu、 Ru、Ir、Pt、W、Ta、Mg等或其组合之类的材料来形成。

在一些实施例中，存储器层140还包括形成在MJT堆叠的自由层之上的自旋轨道扭矩(SOT)层。SOT层可以由重金属或金属合金来形成，例如W、Ta、Pt、Au、Pt、W₃Ta、B_ixSe_y、BiSeTe、其多层、其合金等或其组合。在一些实施例中，SOT层充当自旋极化电流的发生器。通过使电流流过SOT层，会在横向方向上产生自旋极化电流，并且这些自旋极化电流用于控制MJT结构的自由层的磁矩。

在沉积存储器层140之后，使用诸如CVD、ALD、PVD、溅射、电镀等或其组合之类的一种或多种合适的技术将存储器堆叠层的顶部电极层 144沉积在存储器层140之上。顶部电极层144可以包括一层或多层材料，例如Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、Co、Zr、TiN、TaN等、其组合或其多层。例如，顶部电极层144可以包括Ru层和形成在Ru层之上的Ta层。在一些情况下，顶部电极层144可以被认为是“帽盖层”，或者顶部电极层144内的一个或多个层可以被认为是“帽盖层”。

参考图1K，根据一些实施例，执行图案化工艺以对底部电极层136、存储器层140和顶部电极层144进行图案化以形成单独的存储器堆叠150 (例如，包括底部电极136a、存储器元件140a和顶部电极144a)。图案化工艺可以包括一种或多种合适的光刻和蚀刻工艺。例如，光致抗蚀剂被施加在顶部电极层144之上，并且然后通过一种或多种光刻工艺被图案化。可以通过一种或多种各向异性蚀刻工艺来蚀刻存储器堆叠的层的未被经图案化的光致抗蚀剂覆盖的部分。一种或多种各向异性蚀刻工艺可以包括 RIE工艺或IBE工艺，其使用各种合适的气体来蚀刻存储器堆叠的层中的不同层。存储器堆叠150可以各自具有近似圆形的形状或长方形的形状，例如椭圆形、圆角矩形等。在一些实施例中，存储器堆叠150具有比开口 124的尺寸更大的尺寸或与开口124的尺寸基本上相同的尺寸。例如，在一些实施例中，存储器堆叠150具有约10nm至约500nm的直径或长轴。存储器堆叠150可以具有约100nm²至约250000nm²的面积。在一些实施例中，存储器堆叠150形成存储器单元的存储器阵列。

参考图1L，根据一些实施例，在存储器堆叠150和电介质层120之上形成电介质层154。在一个实施例中，通过诸如CMP之类的平坦化工艺来去除电介质层154的在存储器堆叠150之上的部分，从而暴露存储器堆叠 150。电介质层154可以包括与以上针对绝缘层106描述的材料类似的材料，并且可以通过类似的方法来形成。

参考图1M，根据一些实施例，开口158形成在电介质层120、栅极电极层118和电介质层114中，并形成存储器单元的选择晶体管190。在一些实施例中，开口158形成在两个相邻的存储器堆叠150之间。例如，参考图1Q，开口设置在随后将沉积填充材料162(其稍后将填充开口158)的位置。在一些实施例中，开口158(即，填充材料162)沿着基本垂直于导线110的方向(例如，图1Q中的Y方向)延伸。例如，开口158(即，填充材料162)延伸穿过栅极电极层并将栅极电极层分离为离散的部分以限定栅极电极118a(例如，图1Q中所示的条带118a)。在平面图中，栅极电极118a可以围绕并环绕栅极电介质层128的侧壁和沟道层132的侧壁。在一些实施例中，开口158可以延伸穿过电介质层120和电介质层114以限定间隔件120a和114a。间隔件120a和114a在平面图中可以具有与栅极电极118a基本相同的形状。例如，间隔件120a和114a垂直地插入栅极电极118a并且横向地围绕栅极电介质材料128和沟道层132。

在一些实施例中，每个选择晶体管190包括沟道层132，该沟道层132 被栅极电介质层128和栅极电极118a环绕。沟道层132可以被导线110和底部电极136a(例如，用作源极/漏极电极)插入。底部电极136a可以用作存储器堆叠150的电极和选择晶体管190的漏极电极两者。在一些实施例中，选择晶体管190是具有垂直沟道的无结晶体管，其在第一源极/漏极电极(例如，导线110的部分)和第二源极/漏极电极(例如，底部电极 136a的部分)之间延伸。可以通过利用蚀刻工艺而蚀刻电介质层120、栅极电极层118和电介质层114来形成开口158。蚀刻工艺可以是各向异性的，并且可以包括RIE工艺或IBE工艺，其中使用各种合适的气体来蚀刻不同的层。

参考图1N，根据一些实施例，沉积填充材料162以填充开口158。例如，填充材料162可以包括与以上针对电介质层114、电介质层120或电介质层154描述的材料相似的材料，并且可以使用类似的方法来形成。在一些实施例中，填充材料162由与电介质层154相同的材料制成。在一些实施例中，在沉积之后，通过诸如CMP之类的平坦化工艺来去除填充材料162的多余部分，例如填充材料162的在电介质层154之上的部分，以暴露存储器堆叠150的顶表面。

参考图1O，根据一些实施例，导线166形成在电介质层154和填充材料162之上并且与存储器堆叠150接触。在一个实施例中，导线166形成在电介质层170中(例如，参考图1Q)。在一些实施例中，导线166通过镶嵌工艺来形成。导线166可以由与以上针对导线110描述的材料相似的材料形成，并且可以通过类似的方法来形成。在一个实施例中，导线166 在基本平行于导线110或基本垂直于栅极电极118a的方向上延伸(例如，沿着图1Q所示的X方向延伸)。在一些实施例中，导线166提供存储器单元的位线。

参考图1P(示出了沿着图1R中标记为B-B的截面的一部分的截面图)，根据一些实施例，形成了通孔174和导线178。通孔174可以与栅极电极118a接触，以在导线178和栅极电极118a之间进行电连接。在一些实施例中，导线178和导线166(见图1O)形成在相同的电介质层中，例如图1P中所示的电介质层170。例如，在这样的实施例中，通孔174形成在间隔件120a和电介质层154中，并且导线166和178形成在电介质层 170中。然而，在其他实施例中，导线178和导线166形成在不同的电介质层中。例如，在这样的实施例中，导线178形成在电介质层170上方的上层电介质层中，并且通孔174延伸穿过间隔件120、电介质层154和电介质层170，以在导线178和栅极电极118a之间进行电连接。导线178可以由与以上针对导线110描述的材料相似的材料来形成。可以通过PVD、CVD、 ALD或其他合适的方法来形成通孔174和导线178。在一个实施例中，导线178在基本垂直于导线110或基本平行于栅极电极118a的方向上延伸 (例如，沿着图1Q所示的Y方向)。此外，为了形成通孔174，可以通过例如合适的光刻和蚀刻工艺来穿过相关层限定开口，并且然后可以用导电材料来填充开口以形成通孔174。在一些实施例中，导线178提供存储器单元的字线。

在一些实施例中，通过单镶嵌工艺或双镶嵌工艺来形成通孔174和导线178。例如，当通过单镶嵌工艺来形成通孔174和导线178时，可以首先形成通孔174，并且然后以相同或不同的沉积工艺在电介质层170中形成导线166和178。当通过双镶嵌工艺来形成通孔174和导线178时，通孔 174和导线178可以一起形成(例如，以相同的沉积工艺)，并且可以在形成通孔174和导线178之前或之后形成导线166。

可以在导线178之上形成一组或多组附加通孔和导线(图中未示出)。可以以与通孔174和导线178类似的方式来形成另外的通孔和导线组。在一些实施例中，焊盘和凸块(bump)(图中未示出)也形成在另外的通孔和导线组之上，以完成BEOL部分100B。

本公开的实施例具有一些有利特征。例如，选择晶体管190与由存储器堆叠150形成的存储器阵列集成以在BEOL部分100B中形成存储器单元。存储阵列和选择晶体管190在BEOL部分100B中实现1T1R(一个晶体管和一个电阻)型存储器单元。例如，参考如图1R所示的1T1R存储器单元的等效电路，每个存储器堆叠150可操作地连接到晶体管190的一侧。1T1R存储器单元可以通过向源极线110、位线166和字线178施加各种电压来进行操作。因此，选择晶体管190可以形成在FEOL部分100A中的逻辑电路、I/O电路和ESD电路上方，而不是与它们形成在相同的水平面中。结果，可以减少存储器单元的占地面积。应该理解，尽管在上述实施例中仅示出了1T1R型存储器单元结构，但是在本公开的范围内也可以考虑其他类型的存储器单元结构，例如2T1R型存储器单元结构或其他变型。

图2A至图2E示出了根据本公开的一些实施例的处于中间阶段的半导体器件200的示例性截面图。在某些实施例中，除了以下描述的细节之外，半导体器件200与半导体器件100相同。

参考图2A，根据一些实施例，在栅极电介质层128形成在开口124的侧壁之上(例如，参考图1F)之后，在导线110和栅极电介质层128之上共形地沉积沟道层232。沟道层232可以包括与以上针对沟道层132描述的材料相似的材料。沟道层232可以通过ALD或其他合适的CVD技术来形成。沟道层232的厚度可以为约3nm至栅极电极118的厚度T的约三分之一。当沟道层232的厚度小于约3nm时，沟道层232中的载流子浓度将太低并且可能不会产生足够的驱动电流来满足RRAM、MRAM或PCRAM的要求。

参考图2B，根据一些实施例，通过各向异性蚀刻工艺来去除沟道层 232的底部，并且暴露导线110。在一个实施例中，各向异性蚀刻工艺包括 RIE工艺或IBE工艺，并且被配置为以最小的横向蚀刻来蚀刻沟道层232。参考图2C，根据一些实施例，形成绝缘层234以填充开口124。绝缘层234 可以包括氧化硅、氮氧化硅、碳氧化硅、低k电介质层或其组合。绝缘层234可以通过CVD、PVD或其他合适的方法来形成。

参考图2C，根据一些实施例，通过诸如CMP之类的平坦化工艺来去除栅极电介质层128、沟道层232和绝缘层234的在电介质层120之上的部分，从而留下栅极电介质层128、沟道层232、绝缘层234和电介质层120 的平坦顶表面。在一些实施例中，在平面图中，沟道层232和栅极电介质层128两者在每个开口124中具有环形形状。在平面图中，栅极电介质层128和沟道层232可以在开口124中同心。之后，进行类似于图1I至图1P 所示的那些步骤的步骤，如图2E所示，形成包括由存储器堆叠150形成的存储器阵列和由选择晶体管290形成的晶体管阵列的存储器单元。选择晶体管290与选择晶体管190相似，不同在于选择晶体管290具有薄的沟道层232，并且在平面图中沟道层232围绕并环绕绝缘层234的侧壁。因为沟道层232很薄，所以栅极电极118可以提供对选择晶体管290的I_off电流的有效控制。

图3A至图3E示出了根据本公开的一些实施例的处于中间阶段的半导体器件300的示例性截面图。在某些实施例中，除了以下描述的细节之外，半导体器件300与半导体器件100或200相同。

参考图3A，根据一些实施例，在开口124的侧壁之上形成栅极电介质层128(例如，参考图1F)之后，在导线110和栅极电介质层128之上形成电极材料330。在一些实施例中，电极材料330通过提供相对较差的侧壁覆盖率的方法(例如，PVD)来沉积。例如，电极材料330的底部厚度可以是其侧壁厚度的3-20倍。参考图3B，通过诸如RIE工艺或IBE工艺之类的各向异性蚀刻工艺来去除电极材料330的侧壁部分。各向异性蚀刻工艺可以被配置为例如通过采用适当的倾斜角来最小化侧壁再沉积并最大化底部再沉积。在一些实施例中，在去除侧壁部分之后，电极材料330的厚度为约0.1nm至约10nm。电极材料330的厚度可以是电介质层114的厚度的一半以上。在一些实施例中，电极材料330包括金属材料。例如，金属材料可以包括诸如TiN之类的富钛材料。

参考图3C，根据一些实施例，沟道层332被形成在电极材料330之上并填充开口124。在一些实施例中，沟道材料332包括氧化物半导体，例如氧化铟(In₂O₃)、氧化铟锌(IZO)、氧化锌锡(ZTO)、氧化铟镓 (IGO)、氧化铟钨(IWO)、氧化铟镓锌(IGZO)、氧化锡(SnO₂)、氧化镍(NiO)、氧化铜(Cu₂O)、氧化锌(ZnO)等或其组合。

参考图3D，根据一些实施例，去除沟道层332和电极材料330的部分。在一些实施例中，通过诸如CMP之类的平坦化工艺来去除沟道层332的部分和电极材料330的在电介质层120之上的部分。然后可以通过蚀刻工艺来蚀刻沟道层332，并形成开口334。开口334可以被电介质层120围绕。

在一些实施例中，开口334的高度基本上等于电极材料330的厚度。

参考图3E，根据一些实施例，电极材料338形成在沟道层332之上并填充开口334。在一个实施例中，电极材料338过度填充开口334，并且如图3F所示，可以通过诸如CMP之类的平坦化工艺来去除电极材料338的在电介质层120之上的部分。之后，进行类似于图1I至图1P所示的那些步骤的步骤，如图3G所示，形成包括由存储器堆叠150形成的存储器阵列和由选择晶体管390形成的晶体管阵列的存储器单元。选择晶体管390类似于选择晶体管190，不同在于选择晶体管390包括与导线110和底部电极 136a分离的源极/漏极电极330和338。沟道层332被源极/漏极电极330和 338垂直地插入以提供垂直沟道。在一些实施例中，沟道层332获取从源极/漏极电极330和338扩散并且被源极/漏极电极330和338吸收的氧，使得沟道材料与源极/漏极电极之间的接触电阻是最小的。

图4A至图4B示出了根据本公开的一些实施例的处于中间阶段的半导体器件400的示例性截面图。在某些实施例中，除了以下描述的细节之外，半导体器件400与半导体器件300相同。

参考图4A，根据一些实施例，在蚀刻沟道层332以形成开口334(例如，参考图3D)之后，电极材料438被形成在电介质层120之上并填充开口334。电极材料438可以包括与以上针对电极材料338描述的材料相似的材料，并且可以使用类似的方法来形成。在一些实施例中，诸如CMP之类的平坦化工艺被用于将电极材料438的厚度减小到期望值并且使电极材料438的顶表面变平坦。

参考图4B，根据一些实施例，在电极材料438之上形成存储器层140 和顶部电极层144。参考图4C，根据一些实施例，对顶部电极层144、存储器层140和电极材料438进行图案化以形成单独的存储器堆叠450。在一些实施例中，电极材料438在截面图中具有T形。例如，电极材料438可以具有宽度与沟道层332基本相同的第一部分和宽度与存储器元件140a基本相同的第二部分。之后，进行类似于图1L至图1P中所示的那些步骤的步骤，如图4D所示，形成包括由存储器堆叠450形成的存储器阵列和由选择晶体管490形成的晶体管阵列的存储器单元。除了电极材料438在截面图中具有T形之外，存储器堆叠450和选择晶体管490分别类似于存储器堆叠150和选择晶体管390。电极材料438可以用作存储器堆叠450的底部电极和选择晶体管490的漏极电极两者。因此可以省略制造用于存储器堆叠的单个底部电极的步骤。

图5A至图5E示出了根据本公开的一些实施例的处于中间阶段的半导体器件100的示例性截面图。在某些实施例中，除了以下描述的细节之外，半导体器件500与半导体器件100、200或300相同。

参考图5A，根据一些实施例，在栅极电介质层128形成在开口124的侧壁之上(例如，如图1F所示)之后，在导线110和栅极电介质层128之上沉积电极材料530。在一些实施例中，电极材料通过例如具有差的侧壁覆盖率的方法(例如，PVD/CV)来沉积。例如，电极材料530的底部厚度可以是其侧壁厚度的3-20倍。参考图5B，通过诸如RIE工艺或IBE工艺之类的各向异性蚀刻工艺来去除电极材料530的侧壁部分。各向异性蚀刻工艺可以被配置为最小化侧壁再沉积并最大化底部再沉积。在一些实施例中，在去除侧壁部分之后，电极材料530的厚度为约0.1nm至约10nm。例如，电极材料530的厚度可以是电介质层114的厚度的一半以上。在一些实施例中，电极材料530包括诸如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG)之类的掺杂材料。

参考图5C，根据一些实施例，沟道层532被形成在电极材料530之上并填充开口124。在一些实施例中，电极材料532包括多晶硅、Ge、SiGe 或其组合。电极材料532可以掺杂有与电极材料530相反的类型。

参考图5D，根据一些实施例，去除沟道层532和电极材料530的部分。在一些实施例中，通过诸如CMP之类的平坦化工艺来去除沟道层532的在电介质层120之上的部分和电极材料530的在电介质层120之上的部分。然后可以通过蚀刻工艺来蚀刻沟道层532，并形成开口534。开口534可以被电介质层120围绕。在一些实施例中，开口534的高度基本上等于电极材料530的厚度。

参考图5E，根据一些实施例，电极材料538被形成在沟道层532之上并且填充开口534。电极材料538可以包括与电极材料530相似或相同的材料。在一个实施例中，电极材料538过度填充开口534，并且如图5F所示，可以通过诸如CMP之类的平坦化工艺来去除电极材料538的在电介质层 120之上的部分。之后，进行类似于图1I至图1P所示的那些步骤的步骤，如图5G所示，形成包括由存储器堆叠150形成的存储阵列和由选择晶体管 590形成的晶体管阵列的存储器单元。选择晶体管590类似于选择晶体管 190，不同在于选择晶体管590包括与导线110和底部电极136分开的源极 /漏极电极530和538。沟道层532可以被源极/漏极电极530和538垂直地插入以提供垂直沟道。

图6A至图6B示出了根据本公开的一些实施例的处于中间阶段的半导体器件600的示例性截面图。在某些实施例中，除了以下描述的细节之外，半导体器件600与半导体器件500相同。

参考图6A，根据一些实施例，在蚀刻沟道层532以形成开口534(例如，参考图5D)之后，电极材料638被形成在电介质层120之上并填充开口534。电极材料638可以包括与以上针对电极材料538描述的材料相似的材料，并且可以使用类似的方法来形成。在一些实施例中，诸如CMP之类的平坦化工艺被用于将电极材料638的厚度减小到期望值并且使电极材料638的顶表面变平坦。

参考图6B，根据一些实施例，在电极材料638之上形成底部电极层 136、存储器层140和顶部电极层144。参考图6C，根据一些实施例，顶部电极层144、存储器层140、底部电极层136和电极材料638一起被图案化。在一些实施例中，电极材料638在截面图中具有T形，并且存储器堆叠150被形成在电极材料638之上。之后，进行类似于图1L至图1P所示的那些步骤的步骤，如图6C所示，形成包括由存储器堆叠150形成的存储器阵列和由选择晶体管690形成的晶体管阵列的存储器单元。选择晶体管 690类似于选择晶体管590，不同在于选择晶体管690的漏极电极638具有 T形。因为晶体管690的漏极电极638与存储器堆叠150一起被图案化，所以可以增加将存储器堆叠150对准选择器晶体管的公差窗口。

图7A至图7B示出了根据本公开的一些实施例的处于中间阶段的半导体器件700的示例性截面图。在某些实施例中，除了以下描述的细节之外，半导体器件700与半导体器件100相同。参考图7A，在形成导线110(例如，参考图1B)之后，在导线110之上形成导电通孔710。在一些实施例中，导电通孔710被形成在电介质层712中。导电通孔710可以包括与以上针对导线110描述的材料相似的材料，并且可以通过镶嵌工艺来形成。电介质层712可以包括与上面针对其中形成有导线110的ILD层描述的材料相似的材料，并且它可以通过任何合适的CVD技术来形成。导电通孔 710可以提供与导线110(例如，源极电极)相似的功能，从而提供更大的灵活性以匹配某些代工厂BEOL工艺所需的金属间电介质高度。之后，进行类似于图1C至图1P所示的那些步骤的步骤，如图7B所示，形成包括由存储器堆叠150形成的存储器阵列和由选择晶体管190形成的晶体管阵列的存储器单元。导电通孔710可以与导线110一起用作源极线。尽管使用半导体器件100的集成方案示出了半导体器件700，但是应当理解，导电通孔710可以用在本公开的各种实施例中的半导体器件中，包括上面说明的半导体器件200、300、400、500以及600。

图8示出了根据本公开的一些实施例的处于中间阶段的半导体器件800 的示例性截面图。在图8中，半导体器件800包括多层存储器单元。每个存储器单元被电介质层180插入。电介质层180可以包括与以上针对电介质层154描述的材料相似的材料，并且可以通过类似的方法来形成。在一些实施例中，半导体器件800包括单一类型的存储器结构。存储器阵列的不同层中的存储器堆叠150、150’、150”可以是相同类型的存储器，例如 RRAM、MRAM或PCRAM(例如，具有由电阻材料、相变材料或MJT结构形成的存储器元件)。在其他实施例中，半导体器件800包括混合型存储器结构。例如，在存储器阵列的不同层中的存储器堆叠150、150’、150”可以包括不同类型的存储器，例如选自RRAM、MRAM和PCRAM的组合。尽管使用半导体器件100的集成方案示出了半导体器件800，但是应当理解，半导体器件800的单一型或混合型存储器结构可以用在本公开的各种实施例中，包括上面说明的半导体器件200、300、400、500、600以及700。

在一个实施例中，一种半导体器件，包括：衬底；第一导线，在衬底之上并且沿着第一方向延伸；晶体管，布置在第一导线之上；以及存储器堆叠，布置在晶体管之上。该晶体管包括：沟道层；栅极电介质层，围绕沟道层的侧壁；以及栅极电极，围绕栅极电介质层的侧壁并且沿着第二方向延伸。

在一个实施例中，一种半导体器件，包括：衬底；第一晶体管阵列，在衬底之上；第一绝缘层，覆盖第一晶体管阵列；第二晶体管阵列，布置在第一绝缘层之上；以及第一存储器堆叠，布置在第二晶体管阵列之上并连接至第二晶体管阵列，其中，第二晶体管阵列的晶体管包括：第一沟道层；第一栅极电介质层，围绕第一沟道层的侧壁；以及第一栅极电极，围绕第一栅极电介质层的侧壁。

在一个实施例中，一种方法，包括：在衬底之上形成第一导线；在第一导线之上形成栅极电极层；在栅极电极层中形成开口；在开口的侧壁之上形成栅极电介质层；在开口中的栅极电介质层的侧壁之上形成沟道层；形成布置在沟道层之上的存储器堆叠；以及将栅极电极层与栅极电极分开，其中，栅极电极围绕沟道层的侧壁。

上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。

示例1.一种半导体器件，包括：第一晶体管，布置在衬底之上；第二晶体管，布置在所述第一晶体管之上，其中，所述第二晶体管包括：沟道层；栅极电介质层，围绕所述沟道层的侧壁；以及栅极电极，围绕所述栅极电介质层的侧壁；以及存储器元件，布置在所述第二晶体管之上。

示例2.根据示例1所述的半导体器件，其中，所述沟道层具有柱状形状。

示例3.根据示例1所述的半导体器件，其中，所述沟道层在平面图中具有环形形状。

示例4.根据示例3所述的半导体器件，其中，所述沟道层在平面图中围绕绝缘层的侧壁。

示例5.根据示例1所述的半导体器件，其中，所述第二晶体管还包括被所述沟道层隔开的第一电极和第二电极。

示例6.根据示例5所述的半导体器件，其中，所述第一电极布置在所述沟道层的下方，并且包括沿着第一方向延伸的导线。

示例7.根据示例5所述的半导体器件，其中，所述第一电极布置在所述沟道层的下方，并且具有与所述沟道层的侧壁对准的侧壁。

示例8.根据示例7所述的半导体器件，其中，所述第一电极和所述第二电极中的每一个包括金属材料或掺杂的半导体材料。

示例9.根据示例5所述的半导体器件，其中，所述第二电极具有在所述栅极电介质层之上的部分，并且具有与所述存储器元件的侧壁对准的侧壁。

示例10.根据示例1所述的半导体器件，其中，所述沟道层包括IGO、 ZnO、IGZO、IWO或其组合。

示例11.根据示例1所述的半导体器件，其中，所述沟道层包括多晶硅、Ge、SiGe或其组合。

示例12.根据示例1所述的半导体器件，其中，所述第二晶体管还包括围绕所述栅极电极的间隔件，并且其中，所述间隔件在平面图中具有环形形状。

示例13.根据示例1所述的半导体器件，其中，所述存储器元件包括电阻材料、相变材料或磁性隧道结结构。

示例14.一种半导体器件，包括：衬底；第一晶体管阵列，在所述衬底之上；第一绝缘层，覆盖所述第一晶体管阵列；第二晶体管阵列，布置在所述第一绝缘层之上，其中，所述第二晶体管阵列的晶体管包括：第一沟道层；第一栅极电介质层，围绕所述第一沟道层的侧壁；以及第一栅极电极，围绕所述第一栅极电介质层的侧壁；以及第一存储器元件，布置在所述第二晶体管阵列之上并且电连接至所述第二晶体管阵列。

示例15.根据示例14所述的半导体器件，其中，所述第一晶体管阵列包括FinFET、环绕栅FET或平面FET。

示例16.根据示例14所述的半导体器件，还包括：第三晶体管阵列和布置在所述第一存储器元件之上的第二存储器元件，其中，所述第二存储器元件电连接至所述第三晶体管阵列。

示例17.根据示例16所述的半导体器件，其中，所述第一存储器元件和所述第二存储器元件包括不同类型的存储器。

示例18.一种制造半导体器件的方法，包括：形成第一导线；在所述第一导线之上形成栅极电极层；在所述栅极电极层中图案化开口；在所述开口的侧壁上形成栅极电介质层；在所述开口中的所述栅极电介质层的侧壁上形成沟道层；形成布置在所述沟道层之上的存储器元件；以及图案化所述栅极电极层以限定栅极电极，其中，所述栅极电极中的每一个围绕所述沟道层的相应侧壁。

示例19.根据示例18所述的方法，其中，所述栅极电介质层和所述沟道层完全填充所述开口。

示例20.根据示例18所述的方法，还包括：在形成所述沟道层之后形成绝缘层以填充所述开口的剩余部分。