硅的背侧上的磁性隧道结(mtj)集成
阅读说明：本技术 硅的背侧上的磁性隧道结(mtj)集成 (Magnetic Tunnel Junction (MTJ) integration on the backside of silicon ) 是由 S·马尼帕特鲁尼 T·戈萨维 I·扬 D·尼科诺夫 于 2019-05-28 设计创作，主要内容包括：本发明公开了一种存储器件,其包括具有正侧和背侧的衬底,其中,第一导线在所述背侧上,并且第二导线位于所述正侧上。晶体管在所述正侧上处于所述第二导线与衬底之间。磁性隧道结(MTJ)在背侧上处于第一导线和衬底之间,其中,所述MTJ的一端通过所述衬底耦合至所述晶体管,并且所述MTJ的相对端连接至所述第一导线,并且其中,所述晶体管进一步连接至所述正侧上的第二导线。(A memory device includes a substrate having a front side and a back side, wherein first conductive lines are on the back side and second conductive lines are on the front side. A transistor is between the second conductive line and a substrate on the front side. A Magnetic Tunnel Junction (MTJ) is between a first conductive line and a substrate on a backside, wherein one end of the MTJ is coupled to the transistor through the substrate and an opposite end of the MTJ is connected to the first conductive line, and wherein the transistor is further connected to a second conductive line on the front side.)
技术领域
本公开的实施例涉及集成电路结构的领域，并且具体而言，涉及硅的背侧上的磁性隧道结(MTJ)集成的领域。
背景技术
对于过去的几十年而言，集成电路中的特征的缩放已经成为持续增长的半导体工业背后的推动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上实现最大密度的功能单元。例如，缩小晶体管尺寸允许将增大数量的存储器件结合到芯片上，从而制造出具有提高的功能的产品。然而，对越来越多的功能的驱动并非不存在问题。优化每个器件的性能的必要性变得越来越重要。
非易失性嵌入式存储器(例如，具有非易失性的片上嵌入式存储器)能够实现能量和计算效率。然而，前沿的嵌入式存储器选项(例如，自旋转移矩磁阻随机存取存储器(STT-MRAM))可能在对单元的编程(写入)期间遭受高电压和高电流密度问题。STT-MRAM的密度限制可能归因于大的写入切换电流和选择晶体管要求。具体而言，由于驱动晶体管需要提供充足的自旋电流，传统STT-MRAM具有单元尺寸限制。此外，这样的存储器与常规的基于磁性隧道结(MTJ)的器件的大写入电流(>100μA)和电压(>0.7V)要求相关联。具体而言，这表现为，i)基于磁性隧道结(MTJ)的MRAM中的高写入误差率或低速切换(超过20ns)，以及因磁性隧道结中的隧道电流而引起的可靠性问题。
因而，在基于MTJ的非易失性存储阵列中仍然需要显著的改进。
具体实施方式
描述了用于硅的背侧上的磁性隧道结(MTJ)集成的滤波器层的实施例。在以下描述中，阐述了许多具体细节，例如，具体的材料和加工方案，以便提供对本公开的实施例的透彻理解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，没有详细描述众所周知的特征，例如，单镶嵌或双镶嵌处理，以避免不必要地使本公开的实施例难以理解。此外，应当理解，图中示出的各种实施例是例示性表示并且未必是按比例绘制的。在一些情况下，将按照对理解本公开最有帮助的方式将各种操作依次描述为多个分立的操作，然而，不应将描述的顺序理解为暗示这些操作必然是顺序相关的。具体而言，未必按照所给出的顺序执行这些操作。
以下描述中还仅出于参考的目的使用了某些术语，并且因此这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“上方”、“下方”、“底部”、“顶部”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等术语描述部件的部分在一致但任意的参照系内的取向和/或位置，通过参考描述所讨论部件的文字和相关联的附图可以清楚地了解这些取向和/或位置。这种术语可以包括上面具体提及的词语、它们的衍生词以及类似意义的词语。
本文描述的实施例可以涉及前端工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中，在半导体衬底或半导体层中对个体器件(例如，晶体管、电容器、电阻器等)进行图案化。FEOL一般涵盖直至(但不包括)金属互连层的沉积的所有处理。紧随在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何导线)的晶片。
本文描述的实施例可以涉及后端工艺(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中，利用晶片上的布线(例如，一个或多个金属化层)对个体器件(例如，晶体管、电容器、电阻器等)进行互连。BEOL包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代化IC工艺，可以在BEOL中添加10个以上的金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者既适用于FEOL处理和结构又适用于BEOL处理和结构。具体而言，尽管示例性处理方案可以是使用FEOL处理情境例示的，但是这样的方案同样可以适用于BEOL处理。具体而言，尽管示例性处理方案可以是使用BEOL处理情境例示的，但是这样的方案同样可以适用于FEOL处理。
本发明的一个或多个实施例涉及硅的背侧上的磁性隧道结(MTJ)集成。这种阵列的一般应用包括但不限于嵌入式存储器、磁性隧道结架构、MRAM、非易失性存储器、自旋霍尔效应、自旋转矩存储器以及使用磁性存储器件的嵌入式存储器。
更具体而言，描述了具有两侧上的金属化(MOBS)的MTJ(磁性隧道结)MRAM(磁性随机存取存储器)位单元的一个或多个实施例。在一个实施例中，位单元被制造在具有正侧和背侧的衬底的两侧上，其中，第一导线位于背侧上，并且第二导线位于正侧上。晶体管在正侧上处于第二导线与衬底之间。磁性隧道结(MTJ)在背侧上处于第一导线和衬底之间，其中，MTJ的一端通过衬底耦合至晶体管，并且MTJ的相对端连接至第一导线，并且其中，晶体管进一步连接至正侧上的第二导线。在一个实施例中，位线是具有两侧上的金属(MOBS)的1T(一个晶体管)-1MTJ位单元。实施例还描述了具有MOBS的1T-1MTJ位单元的布局。
为了提供上下文，图1示出了用于STT-MRAM的两端子1T-1MTJ(磁性隧道结)位单元100。示出的所有部件处于衬底的同一侧上。位单元100的读取和写入电流路径是等同的，从而产生了很多设计折衷。例如，希望MTJ器件在读操作期间的电阻比在写入操作期间的电阻高。然而，用于传递读取电流和写入电流的相同电流路径妨碍了对读取操作和写入操作具有不同电阻。为了向位单元100写入逻辑高，并且相对于源极线(或选择线)提升位线，并且为了向位单元100写入逻辑低，相对于源极线降低位线。为了从位单元100进行读取，将源极线设置为逻辑低，并且使用弱电流(例如，写入电流的1/8)感测MTJ电阻。
1T-1MTJ位单元100可能具有MTJ的大写入电流(例如，大于100μA)和大电压(例如，大于0.7V)要求。在基于MTJ的MRAM中，1T-1MTJ位单元100可能具有高写入误差率或低速切换(例如，超过20ns)。1T-1MTJ位单元100还可能具有由于磁性隧道结中的隧道电流所引起的可靠性问题。例如，MTJ器件中的绝缘体层是阻挡大电流流动的势垒(例如，1KΩ到10KΩ)，并且较低的电流流动可能引起更高的写入误差。
根据一个或多个实施例，提供了针对MTJ(磁性隧道结)MRAM(磁性随机存取存储器)的改进的实施方式，其涉及具有两侧上的金属(MOBS)的1T-1MTJ MRAM位单元，如图2A所示。
图2A示出了根据本公开的一个实施例的包括具有MOBS的1T-1MTJ MRAM位单元200的集成电路。位单元200包括具有金属化的正侧204和金属化的背侧206的衬底202，其中，第一导线212(例如，位线)在背侧上，并且第二导线208(例如，源极线)在正侧上。晶体管210在正侧204上位于第二导线208与衬底202之间。MTJ器件214在背侧206上处于第一导线212和衬底202之间，其中，MTJ器件214的一端通过衬底202耦合至晶体管210，并且MTJ器件214的相对端连接至背侧206中的第一导线212。在正侧上，晶体管210进一步连接至第二导线208。
具有MOBS的1T-1MTJ位单元200经由产生高自旋注入效率的巨自旋霍尔效应(GSHE)而提供了高度紧凑的RAM。实施例的一些非限制性技术效果在于：通过GSHE实现了低编程电压(或者对于等同电压而言的较高电流)；实现了较低的写入误差率，以实现较快的MRAM(例如，低于10ns)；使写入路径和读取路径解耦，以实现较快的读取延迟；并且实现了低电阻写入操作，其允许注入较高的电流，以获得MTJ的超快速切换行为。
图2B示出了根据本公开的一个实施例的用于基于GSHE自旋轨道矩(SOT)切换的1T-1MTJ位单元200的典型材料堆叠体220。示例性MTJ堆叠体包括自由磁层(FM1)、隧穿势垒、固定磁层(FM2)、耦合层、合成反铁磁体(SAF)/钉扎层、以及包括三个帽盖金属层的顶部电极。
MTJ实质上起着电阻器的作用，其中，通过MTJ的电路径的电阻可以按照两种电阻状态存在，要么为“高”，要么为“低”，具体取决于自由磁层以及固定磁层中的磁化的方向或取向。在自由磁层和与之最接近的固定磁层中的磁化的方向基本相反或者相互反平行的情况下，存在高电阻状态。在耦合的自由磁层和与之最接近的固定磁层中的磁化的方向基本对齐或者相互平行的情况下，存在低电阻状态。应当理解，关于MTJ的电阻状态，术语“低”和“高”是彼此相对的。换言之，高电阻状态只是可检测出来的比低电阻状态的电阻更高，反之亦然。因而，借助于可检测的电阻差，低电阻状态和高电阻状态能够表示信息的不同位(即，“0”或“1”)。
在某些方面中，并且在本发明的至少一些实施例中，某些术语保持某些可定义的含义。例如，“自由”层磁层是存储可计算变量的磁层。“固定”磁层是具有固定磁化(在磁性上比自由磁层硬)的磁层。自由层和固定层可以是铁磁层。在一个实施例中，自由层可以是复杂的，并且由两个单独的磁层连同位于其间的耦合层制成。在一个实施例中，固定层是复杂的，并且由两个磁体连同位于其间的耦合层制成。在又一实施例中，自由层和固定层两者可以是复杂的。隧穿势垒材料是位于自由磁层和固定磁层之间的材料。SAF/钉扎层允许抵消自由磁层周围的偶极子场。耦合层辅助SAF/钉扎层对固定层进行钉扎，并且通过克服固定磁层和自由磁层之间的偶极子场而使磁滞回线居中。在一个实施例中，耦合层可以包括Ru、Ir、W或Ta。
宽泛的材料组合可以用于1T-1MTJ位单元200的材料堆叠。例如，在一个实施例中，自由磁层和固定磁层可以包括CoxFeyBz(钴、铁、硼)，其中，x、y和z为整数。隧穿势垒层可以包括氧化物层，例如，氧化镁(MgO)。自由磁层与SOT电极222直接接触，SOT电极222可以包括GSHE金属或者由具有高自旋轨道耦合的重金属制成的重金属掺杂剂，例如，掺杂有诸如铱、铋和/或周期表中的3d、4d、5d和4f、5f周期族中的任何元素之类的元素的β-钽(β-Ta)、β-钨(β-W)、Pt、Hf、Ir、Bi和Cu。在另一个实施例中，SOT电极222和任选的SAF/钉扎层可以包括Co/反铁磁体、Fe/反铁磁体、Ni/反铁磁体、MnGa/反铁磁体、MnGeGa/反铁磁体、Bct-Ru/反铁磁体以及它们的合金。在又一实施例中，SOT电极222和任选的SAF/钉扎层可以包括：包括Ni1-xMxGa2S4(其中，M＝Mn、Fe、Co和Zn)和过渡金属二硫属化物/拓扑绝缘体(例如，BiSe2、WTe2、WSe2、MoSe2等)的准二维三角形反铁磁体、IrMn、PtMn、NiMn或其它三角形、Kagomi、手性或六边形反铁磁体及其单晶形式、或者它们的各种组分的非晶合金。在一个实施例中，SOT电极222转换为正常的高导电性金属(例如，Cu)，以使SOT电极电阻最小化。在替代实施例中，可以使用其它材料以形成1T-1MTJ位单元200。
图2C是图2B的器件的顶视图230。在图2C中，磁体被定向为沿SOT电极222的宽度，以进行适当的自旋注入。通过经由SOT电极222施加电荷电流而对磁性单元进行写入。磁性写入的方向由所施加的电荷电流的方向决定。正电流(例如，沿+y)产生具有运送方向(沿+z)的自旋注入电流以及指向(+x)方向的自旋。SOT可以对垂直磁性自由层和平面内磁性自由层都造成影响，本公开适用于两者。由于所谓的自旋霍尔效应可能是造成MTJ器件中的电流诱发磁化切换的原因，因而SOT-MRAM也可以被称为巨自旋霍尔效应(GSPHE)MRAM。
图2D是示出了由金属中的SOT决定的自旋电流和电荷电流的方向的SOT电极222的截面图。注入的自旋电流接着产生自旋转矩，以使磁体在+x或-x方向上对准。通过公式(1)给出了对于SOT电极222中的电荷电流
其中，
图3以更多细节示出了根据本公开的一个实施例的包括具有MOBS的1T-1MTJ MRAM位单元300的存储器件，其中，与图2A类似的部件具有类似的附图标记，但不限于此。MRAM位单元300被制造在衬底202的正侧204和背侧206两者上，并且与二端子位单元100相比，被配置为三端子器件。背侧206包括位线312和MTJ器件214，其中，位线312的读取位线312a和写入位线312b被相互解耦，从而形成了第一端子和第二端子。正侧204包括源极线308和晶体管210，源极线308形成了第三端子，晶体管210可被字线(WL)224控制并且耦合至源极线。
根据所公开的实施例，背侧206上的MTJ器件214包括包含SHE材料的SOT电极222以及与SOT电极222直接接触的自由磁层(例如，CoFeB)，其中，SOT电极222限定了MTJ器件214的一端并且直接耦合至写入位线312b；并且顶部电极限定了MTJ器件214的相对端并且耦合至读取位线312a。在一个实施例中，SOT电极222是MTJ器件独享的，即，不与其它MTJ器件共享该SOT电极。
在一个实施例中，正侧204上的晶体管210的漏极/源极端子之一通过衬底202中的过孔226耦合至背侧206上的SOT电极222，并且漏极/源极端子中的另一个耦合至正侧204上的源极线308。在一个实施例中，字线224耦合至晶体管210的栅极端子。在一个实施例中，晶体管210是n型晶体管(例如，NMOS)或者p型晶体管(例如，PMOS)。在一个实施例中，晶体管210可以被置于饱和模式中，以克服高度缩放的MRAM阵列中的现有限制。
在一个实施例中，为了向位单元200写入数据，将自旋电流注入MTJ器件的与由SHE材料形成的SOT电极222直接接触的自由磁层中。在一个实施例中，为了从位单元200读取数据，感测放大器(未示出)感测读取位线312a和写入位线312b。
位单元200相对于位单元100具有若干优点。例如，位单元200的写入操作和读取操作相互解耦，以允许高度优化的写入操作，例如，短于10ns并具有非常低的BER(误码率)。例如，其它优点包括：现在能够针对读取感测放大器要求优化读取路径电阻；因自旋霍尔增强而实现大约100％或者更高的自旋注入效率的可行性；与现有1T-1MTJ设计的密度相同的密度。
图4是根据本公开的一个实施例的具有MOBS的1T-1MTJ MRAM位单元的截面图的布局的顶视图。位单元布局400示出了包括源极404、栅极406和漏极408的晶体管区域402。源极线410在晶体管区域402之上延伸，并且MTJ 412位于漏极408的一部分之下。如所示，1T-1MTJ位单元布局400具有1.5x晶体管间距和1.0x金属0(金属0)间距。1.5P、1.0M0布局比常规1T-1R布局的1.5P、1.5M0布局要紧密33％。位单元布局400的另一个优点在于，该布局允许对MTJ堆叠体进行高温处理，因为MTJ堆叠体在衬底上的与逻辑单元不同的一侧上。
图5是具有MOBS的1T-1MTJ MRAM位单元的沿图4的线截面线AA的截面图，其中，图4的类似部件具有类似的附图标记。位单元布局400的截面图示出了制造在衬底500的正侧502上的晶体管区域402以及制造在衬底500的背侧504上的MTJ 412。在一个实施例中，晶体管的源极404和漏极408耦合至金属层TCN，并且接着分别耦合至M0C线和M0B线，其中，M0C和M0B是M0层中的金属的区段。在一个实施例中，M0C是用于阵列中的位单元的一行的连续线。在一个实施例中，源极线耦合至M0C。漏极408使用衬底500中的穿通过孔506耦合至背侧504上的MTJ 412。穿通过孔506连接至与MTJ 412的一端接触的过孔基座508。MTJ 412的相对端耦合至位线510。
图6是根据一个实施例的与传统MTJ相比的1T-1MTJ MRAM位单元的写入能量-延迟状况的曲线图600。x轴是能量(fJ/写入)，并且y轴是以纳秒为单位的延迟。曲线图700示出了五个波形。曲线图700在所施加的写入电压变化时针对平面内磁体切换比较了GSHE和MTJ(GSHE-MTJ)器件的能量-延迟轨迹。能量-延迟轨迹(针对平面内切换)可以被写作：
其中，Rwrite是器件的写入电阻(RGSHE或者RMTJ-P、RMTJ-AP)，“P”是自旋电流极化(PGSHE或PMTJ)，μ0是真空磁导率，并且“e”是电子电荷。给定延迟处的能量与Gilbert阻尼的平方成正比。对于各种GSHE金属电极而言，在自旋极化变化时，τ0＝MsVe/IcPμB也发生变化。在曲线图600中绘出了自旋霍尔电极的自旋霍尔极化、阻尼和电阻率的组合效应。
曲线图600中考虑的所有情况假定了具有40kT热能势垒和3.5nm的GSHE电极厚度的30×60nm磁体。假定根据缩放的CMOS的电压限制的电压扫描是0V-0.7V，获得了器件的能量-延迟轨迹。GSHE-MTJ器件的能量-延迟轨迹概括地展现出两个操作区。在区域1中，能量延迟乘积大约为常数，其被表达为：
(τd<MsVe/IcPμB) (4)
在区域2中，能量与延迟成比例，其被表达为：
τd>MsVe/IcPμB (5)
这两个区域在下述位置处被能量最小值分开：
τopt＝MsVe/IcPμB (6)
其中，最小切换能量是针对自旋转矩器件获得的。
STT-MTJ器件的能量-延迟轨迹(曲线图604和605)被限制为，在0.7V最大施加电压处针对平面内器件具有1ns的最小延迟，P-AP和AP-P的切换能量处于1pJ/写入的范围内。相形之下，GSHE-MTJ(平面内各向异性)器件701、702和703的能量-延迟轨迹能够实现低至20ps的切换时间(具有0.7V的β-W，20fJ/位)或者小到2fJ的切换能量(具有0.1V的β-W，1.5ns的切换时间)。曲线图700表明，利用相同能量的1T-1SHE MTJ器件表现出了更低的写入操作延迟。
图7是根据一个实施例的具有MOBS的1T-1MTJ MRAM位单元和传统MTJ的可靠写入时间的曲线图700。曲线图700示出了使用与Landau-Lifshitz-Gilbert纳米磁体动力学耦合的位单元电路模拟的1T-1 SHE MTJ器件的写入时间。自旋霍尔MTJ与垂直MTJ和平面内MTJ相比表现出了显著的写入时间改善。
图8是表示根据本文公开的实施例的制造具有MOBS的1T-1MTJ存储器件的方法中的各种操作的流程图。如前所述，将在MOBS方案的上下文中实施1T-1MTJ存储器件的制造技术。在一些这种实施例中，可以通过形成第一多层衬底和第二多层衬底(包括体块晶片(例如，体块硅)或者绝缘体上半导体晶片(例如，绝缘体上硅或SOI晶片))而实现MOBS方案(块800)。
之后，可以对第一衬底执行标准的前端处理，以形成和预期一样多的半导体器件(例如，晶体管)(块802)。
之后，可以在晶体管之上执行标准后端处理，以在第一衬底上形成接触部以及和预期一样多的金属(或者以其它方式导电的)后端层(块804)。在一些实施例中，可以将正侧过孔或接触部处理得非常深，例如，进入到衬底的处于器件层下方的至少部分中，因为深处理过孔可以用于在晶体管的漏极与MTJ之间进行贯穿晶片的接触。
之后，可以对第二衬底执行标准的前端处理，与形成和预期一样多的半导体器件(例如，MTJ)(块806)。在实施例中，通过本领域公知的镶嵌或双重镶嵌工艺在电介质层中形成MTJ的SOI电极。在实施例中，SOI电极可以包括巨自旋霍尔效应(GSHE)金属，所述金属由掺杂有诸如铱、铋和周期表中的3d、4d、5d和4f、5f周期族中的任何元素之类的元素的β-钽(β-Ta)、β-钨(β-W)、Pt、铜(Cu)制成。
在一个实施例中，在SOI电极上形成MTJ材料堆叠体。在一个实施例中，MTJ材料堆叠体和材料层堆叠体是均厚沉积的。MTJ堆叠体的层可以是通过溅射沉积技术形成的，其沉积速率处于
沉积工艺可以被配置为控制磁层的磁特性。例如，可以在层沉积期间通过跨越衬底施加磁场而设置铁磁材料的磁各向异性的方向。所得到的单轴各向异性被观测为该层的磁化中的磁易向和磁难向。由于各向异性轴影响材料的切换行为，因而沉积系统必须能够在沉积期间跨越衬底投射均匀的磁场，所述磁场典型地处于20-100Oe的范围内。沉积工艺能够通过选择磁合金和沉积条件而控制其它磁特性，例如，矫顽力和磁致伸缩。由于图案化位的切换场直接取决于自由层磁体的厚度，因而厚度均匀性和可重复性必须满足严格的要求。
之后，可以在MTJ之上执行标准后端处理，以在第二衬底上形成接触部以及和预期一样多的金属(或者以其它方式导电的)后端层(块808)。例如，可以在MTJ的顶部电极的最上表面上图案化出位线，以完成存储单元的形成。在实施例中，位线可以包括诸如W、TiN、TaN或Ru的导电材料。在实施例中，位线是通过使用双重镶嵌工艺(未示出)形成的并且包括诸如Ru、Ta或Ti的势垒层以及诸如W或Cu的填充金属。
之后，使来自第二衬底的MTJ附接至第一衬底(块810)。在一种示例性工艺流中，这可以被如下实现。将MTJ堆叠体形成在第二衬底上的转移层之上。而后，在第二衬底的顶部形成临时衬底。之后，在转移层处使第二衬底与MTJ堆叠体分开。之后，将MTJ堆叠体与其上的临时衬底附接到具有形成于其上的包括晶体管的器件层的第一衬底上。之后，通过(例如)蚀刻去除临时晶片的转移层。
在一个实施例中，可以在后端处理之前将来自第二衬底的MTJ附接到第一衬底(块808)。在另一实施例中，可以将MTJ制造在第一衬底上，并且将晶体管制造在第二衬底上。在衬底是晶片的实施例中，可以将来自第一晶片和第二晶片的相应管芯接合到一起。可以使用本领域普通技术人员已知的任何适当的晶片接合工艺对管芯进行接合。
每个具有MOBS的1T-1MTJ位单元中的晶体管均按照本领域技术人员将理解的方式与字线和源极线连接。具有MOBS的1T-1MTJ位单元还可以包括附加的读取和写入电路(未示出)、感测放大器(未示出)、位线参考(未示出)等，以用于具有MOBS的1T-1MTJ位单元的操作，如本领域技术人员将理解的。应当理解，多个具有MOBS的1T-1MTJ位单元可操作地彼此连接，以形成存储阵列(未示出)，其中，存储阵列可以被并入到非易失性存储器件中。
适当的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)以及由其它半导体材料形成的类似衬底。取决于制造阶段，半导体衬底往往包括晶体管、集成电路等。衬底还可以包括半导体材料、金属、电介质、掺杂剂以及半导体衬底中常见的其它材料。此外，尽管未示出，但是可以将本文描述的结构制造在下层的较低层级的后端工艺(BEOL)互连层上。例如，在一个实施例中，嵌入式非易失性存储结构形成在由电介质材料构成的材料上，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或者掺碳氮化硅。
参考图9A和图9B，晶片900可以由半导体材料构成，并且可以包括具有形成于晶片900的表面上的集成电路(IC)结构的一个或多个管芯902。管芯902中的每者可以是包括任何适当IC的半导体产品的重复单元，例如，IC包括一个或多个嵌入式非易失性存储结构，所述存储结构具有例如上文所述的具有MOBS的1T-1MTJ存储器件。在半导体产品的制造完成之后，晶片900可能经历单一化工艺，其中，将管芯902中的每者相互分开，以提供半导体产品的分立“芯片”。具体而言，包括具有本文公开的具有MOBS的1T-1MTJ存储器件的嵌入式非易失性存储结构的结构可以具有晶片900(例如，未被单一化)的形式或者管芯902(例如，经单一化)的形式。管芯902可以包括具有带有MOBS的1T-1MTJ存储器件的一个或多个嵌入式非易失性存储结构和/或用以对电信号进行路由的支持电路、以及任何其它IC部件。在一些实施例中，晶片900或管芯902可以包括附加的存储器件(例如，静态随机存取存储器(SRAM)器件)、逻辑器件(例如，与门、或门、与非门或者或非门)、或者任何其它适当的电路元件。可以在单个管芯902上结合这些器件中的多个器件。例如，可以将通过多个存储器件形成的存储阵列与被配置为将信息存储在存储器件中或者执行存储阵列中存储的指令的处理器件或者其它逻辑单元形成在同一管芯902上。
本文公开的实施例可以用于制造宽范围的各种各样不同类型的集成电路和/或微电子器件。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器和微控制器等。在其它实施例中，可以制造半导体存储器。此外，集成电路或者其它微电子器件可以用于宽范围的各种各样的本领域已知的电子装置中。例如，在计算机系统(例如，台式机、膝上型电脑、服务器)、蜂窝电话、个人电子产品中。集成电路可以与总线以及系统中的其它部件耦合。例如，处理器可以通过一条或多条总线耦合至存储器、芯片组等。有可能使用本文公开的方案来制造处理器、存储器和芯片组中的每者。
图10是根据本文公开的实施例中的一者或多者的可以包括具有带有MOBS的1T-1MTJ存储器件的一个或多个嵌入式非易失性存储结构的集成电路(IC)器件组件的截面侧视图。
参考图10，IC器件组件1000包括具有本文描述的一个或多个集成电路结构的部件。IC器件组件1000包括设置在电路板1002(其可以是例如母板)上的若干部件。IC器件组件1000包括设置在电路板1002的第一面1040以及电路板1002的相对的第二面1042上的部件。一般而言，部件可以设置在面1040和1042之一或两者上。具体而言，IC器件组件1000的部件中的任何适当部件可以包括具有带有MOBS的1T-1MTJ存储器件的嵌入式非易失性存储结构，例如，如本文所公开的。
在一些实施例中，电路板1002可以是印刷电路板(PCB)，其包括通过电介质材料层相互隔开并且通过导电过孔互连的多个金属层。金属层中的任何一者或多者可以是按照预期电路图案形成的，以(任选地结合其它金属层)在耦合至电路板1002的部件之间对电信号进行路由。在其它实施例中，电路板1002可以是非PCB衬底。
图10所示的IC器件组件1000包括通过耦合部件1016耦合至电路板1002的第一面1040的内插器上封装结构1036。耦合部件1016可以将内插器上封装结构1036电气和机械耦合至电路板1002，并且可以包括焊球(如图8所示)、插座的公母部分、粘合剂、底部填充材料和/或任何其它适当电气和/或机械耦合结构。
内插器上封装结构1036可以包括通过耦合部件1018耦合至内插器1004的IC封装1020。耦合部件1018可以针对应用采取任何适当形式，例如，上文参考耦合部件1016讨论的形式。尽管图10示出了单个IC封装1020，但是可以将多个IC封装耦合至内插器1004。应当认识到，可以将附加的内插器耦合至内插器1004。内插器1004可以提供用于桥接电路板1002和IC封装1020的居间衬底。IC封装1020可以是或者可以包括(例如)管芯(图9B的管芯902)或者任何其它适当部件。一般而言，内插器1004可以将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，内插器1004可以将IC封装1020(例如，管芯)耦合至耦合部件1016的球栅阵列(BGA)，以用于耦合至电路板1002。在图10所示的实施例中，IC封装1020和电路板1002附接至内插器1004的相对侧。在其它实施例中，IC封装1020和电路板1002可以附接至内插器1004的同一侧。在一些实施例中，三个或更多部件可以通过内插器1004互连。
内插器1004可以由环氧树脂、玻璃纤维强化的环氧树脂、陶瓷材料或者诸如聚酰亚胺的聚合物材料形成。在一些实施方式中，内插器1004可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在半导体衬底中的材料相同的材料，例如，硅、锗、以及其它III-V族和IV族材料。内插器1004可以包括金属互连1010和过孔1008，过孔1008包括但不限于穿硅过孔(TSV)1006。内插器1004还可以包括嵌入式器件，其包括无源器件和有源器件两者。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件以及存储器。也可以在内插器1004上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机械系统(MEMS)器件的更为复杂的器件。内插器上封装结构1036可以具有本领域已知的内插器上封装结构中的任一者的形式。
IC器件组件1000可以包括通过耦合部件1022耦合至电路板1002的第一面1040的IC封装1024。耦合部件1022可以采取上文参考耦合部件1016讨论的实施例中的任何实施例的形式，并且IC封装1024可以采取上文参考IC封装1020讨论的实施例中的任何实施例的形式。
图10所示的IC器件组件1000包括通过耦合部件1028耦合至电路板1002的第二面1042的封装上封装结构1034。封装上封装结构1034可以包括IC封装1026和IC封装1032，它们通过耦合部件1030耦合到一起，使得IC封装1026设置在电路板1002和IC封装1032之间。耦合部件1028和1030可以采取上文讨论的耦合部件1016的实施例中的任何实施例的形式，并且IC封装1026和1032可以采取上文讨论的IC封装1020的实施例中的任何实施例的形式。封装上封装结构1034可以是根据本领域已知的任何封装上封装结构配置的。
图11示出了根据本公开的一种实施方式的计算装置1100。计算装置1100容纳板1102。板1102可以包括若干部件，其包括但不限于处理器1104以及至少一个通信芯片1106。处理器1104物理和电耦合到板1102。在一些实施方式中，至少一个通信芯片1106也物理和电耦合至板1102。在其它实施方式中，通信芯片1106是处理器1104的部分。
取决于其应用，计算装置1100可以包括可以或可以不物理和电耦合到板1102的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(CD)、数字通用盘(DVD)等)。
通信芯片1106能够实现向和从计算装置1100传输数据的无线通信。术语“无线”及其派生词可以用来描述通过使用经调制的电磁辐射通过非固态介质传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关联的装置不包含任何导线，但是在一些实施例中它们可能不包含。通信芯片1106可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被称为3G、4G、5G和更高代的任何其它无线协议。计算装置1100可以包括多个通信芯片1106。例如，第一通信芯片1106可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1106可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
计算装置1100的处理器1104包括封装于处理器1104内的集成电路管芯。在本公开的一些实施方式中，处理器的集成电路管芯包括根据本公开的实施例的实施方式的具有带有MOBS的1T-1MTJ存储器件的一个或多个嵌入式非易失性存储结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片1106还包括封装在通信芯片1106内的集成电路管芯。根据本公开的实施例的另一种实施方式，通信芯片的集成电路管芯包括根据本公开的实施例的实施方式的具有带有MOBS的1T-1MTJ存储器件的一个或多个嵌入式非易失性存储结构。
在其它实施方式中，计算装置1100内容纳的另一部件可以包含集成电路管芯，其包括根据本公开的实施例的实施方式的具有带有MOBS的1T-1MTJ存储器件的一个或多个嵌入式非易失性存储结构。
在各种实施方式中，计算装置1100可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算装置1100可以是处理数据的任何其它电子装置。
因而，本文描述的实施例包括具有带有MOBS的1T-1MTJ存储器件元件的嵌入式非易失性存储结构
上文对所例示的本公开的实施例的实施方式的描述(包括摘要中描述的内容)并非旨在穷举或者使本公开局限于所公开的确切形式。尽管文中出于举例说明的目的描述了本公开的具体实施方式和示例，但是在本公开的范围内可能存在各种等价修改，如相关领域技术人员将认识到的。
根据上文的详细描述可以对本公开做出这些修改。不应将下述权利要求中使用的术语解释为使本公开局限于说明书和权利要求书中所公开的具体实施方式。相反，本公开的范围将完全由下述权利要求确定，应当根据权利要求解释所确立的原则对权利要求加以解释。
下面的示例涉及其它实施例。可以通过各种方式对不同实施例的各种特征进行组合，其中包括一些特征并且排除其它特征，以适应各种各样的不同应用。
示例性实施例1：一种存储器件包括具有正侧和背侧的衬底，其中，第一导线位于背侧上并且第二导线位于正侧上。晶体管在所述正侧上处于所述第二导线与衬底之间。磁性隧道结(MTJ)在背侧上处于第一导线和衬底之间，其中，所述MTJ的一端通过所述衬底耦合至所述晶体管，并且所述MTJ的相对端连接至所述第一导线，并且其中，所述晶体管进一步连接至所述正侧上的第二导线。
示例性实施例2：根据示例性实施例1所述的存储器件，其中，MTJ连接至所述晶体管的漏极，并且所述晶体管的源极耦合至所述第二导线。
示例性实施例3：根据权利要求1或2所述的存储器件，其中，MTJ使用从正侧穿过所述衬底延伸至所述背侧的穿通过孔连接至所述晶体管的漏极。
示例性实施例4：根据权利要求3所述的存储器件，其中，所述晶体管的栅极耦合至字线。
示例性实施例5根据权利要求1、2或3所述的存储器件，其中，所述第一导线包括位线，并且所述第二导线包括源极线。
示例性实施例6：根据权利要求5所述的存储器件，其中，所述位线包括读取位线和写入位线。
示例性实施例7：根据权利要求1、2、3、4、5或6所述的存储器件，其中，所述存储器件包括1T-1MTJ磁性随机存取存储器(MRAM)。
示例性实施例8：根据权利要求1、2、3、4、5、6或7所述的存储器件，其中，所述MTJ器件包括包含GSHE材料的SOT电极。
示例性实施例9：根据权利要求8所述的存储器件，其中，所述GSHE材料包括β-钽(β-Ta)、β-钨(β-W)、Pt、Hf、Ir、Bi和掺杂Cu的至少其中之一。
示例性实施例10：根据权利要求1、2、3、4、5、6、7、8或9所述的存储器件，其中，所述MTJ器件包括与所述SOT电极耦合的自由磁层，其中，所述SOT电极耦合至写入位线；并且所述MTJ器件的相对端耦合至读取位线。
示例性实施例11：根据权利要求1、2、3、4、5、6、7、8、9或10所述的存储器件，其中，包括所述MTJ器件的材料堆叠体还包括：隧穿势垒、固定磁层、耦合层、合成反铁磁体(SAF)/钉扎层、以及顶部电极。
示例性实施例12：一种存储器件包括衬底。所述衬底的背侧包括读取位线和写入位线以及磁性隧道结(MTJ)器件。所述衬底的正侧包括源极线、以及可由字线控制并耦合至所述源极线的晶体管。
示例性实施例13：根据权利要求12所述的存储器件，其中，所述背侧上的所述MTJ器件包括包含自旋霍尔效应材料的写入电极以及与SOT电极直接接触的自由磁层，其中，所述SOT电极限定了所述MTJ器件的一端并且耦合至所述写入位线；并且顶部电极限定了所述MTJ器件的相对端并且耦合至所述读取位线。
示例性实施例14：根据权利要求12或13所述的存储器件，其中，所述正侧上的所述晶体管的漏极/源极端子之一通过所述衬底中的过孔耦合至所述背侧上的SOT电极。
示例性实施例15：根据权利要求14所述的存储器件，其中，所述穿通过孔连接至与MTJ器件的一端接触的过孔基座。
示例性实施例16：根据权利要求12、13、14或15所述的存储器件，其中，所述存储器件包括三端子器件，其中，处于所述背侧上的读取位线和写入位线形成了第一端子和第二端子，并且所述源极线形成了第三端子。
示例性实施例17：根据权利要求12、13、14、15或16所述的存储器件，其中，处于所述正侧上的晶体管的漏极/源极端子之一通过所述衬底耦合至处于所述背侧上的SOT电极，并且所述源极/漏极端子中的另一个耦合至处于所述正侧上的所述源极线。
示例性实施例18：根据权利要求12、13、14、15、16或17所述的存储器件，其中，所述字线耦合至晶体管的栅极端子。
示例性实施例19：根据权利要求12、13、14、15、16、17或18所述的存储器件，其中，所述存储器件包括1T-1MTJ磁性随机存取存储器(MRAM)。
示例性实施例20：根据权利要求12、13、14、15、16、17、18或19所述的存储器件，其中，所述MTJ器件包括包含GSHE材料的SOT电极。
示例性实施例21：根据权利要求20所述的存储器件，其中，所述GSHE材料包括β-钽(β-Ta)、β-钨(β-W)、Pt、Hf、Ir、Bi和掺杂Cu的至少其中之一。
示例性实施例22：根据权利要求19或20所述的存储器件，其中，所述MTJ器件包括与所述SOT电极耦合的自由磁层，其中，所述SOT电极耦合至写入位线；并且所述MTJ器件的相对端耦合至读取位线。
示例性实施例23：根据权利要求22所述的存储器件，其中，包括所述MTJ器件的材料堆叠体还包括：隧穿势垒、固定磁层、耦合层、合成反铁磁体(SAF)/钉扎层、以及顶部电极。
示例性实施例24：一种制造集成电路器件的方法包括形成第一衬底和第二衬底。对所述第一衬底执行前端处理以形成晶体管。在所述晶体管之上执行后端处理以在所述第一衬底上形成第一接触部和导电后端层。对所述第二衬底执行前端处理，以形成磁性隧道结(MTJ)，在所述MTJ之上执行后端处理以在所述第二衬底上形成第二接触部和导电后端层。之后，使来自所述第二衬底的MTJ附接至所述第一衬底。
示例性实施例25：根据权利要求24所述的方法，还包括：使用所述第一衬底中的穿通过孔将所述第一衬底的正侧上的晶体管的漏极/源极端子之一耦合至所述第一衬底的背侧上的MTJ。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：可变电阻存储器装置