具体实施方式

下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本发明实施方式的说明旨在对本发明的总体发明构思进行解释，而不应当理解为对本发明的一种限制。

如背景技术部分所论述的，可以用于制造化合物半导体材料膜的材料GaAs、InSb以及InAs等在室温下具有较高的电子迁移率，其中InSb材料在室温下的电子迁移率最高，可达到78000cm²/Vs，因而认为是最适合用于制造霍尔元件的磁感应部的材料。

本发明的发明人根据长期的研究发现提出了一种可以将霍尔元件和信号处理电路板集成在一起的单片集成霍尔电路，其中的磁感应部不但具有高的迁移率而且还具有高的方块电阻(即低的功耗)。

在本发明的一个实施例中，InSb等化合物半导体材料膜的制备方式有两种，一种是采用蒸镀的方式将InSb材料蒸镀于云母片或氧化硅衬底上来获得多晶InSb膜。这种方法制备的InSb膜虽然制造成本比较低，但是质量比较差，迁移率一般仅为15000cm²/Vs到30000cm²/Vs，达不到霍尔元件对于迁移率较高的预期要求。另一种制备方式是在半绝缘InSb单晶衬底上采用同质外延生长的方式进行制备，可以获得高质量的InSb单晶膜，这样制备的InSb单晶膜的迁移率非常高。但是由于半绝缘InSb单晶衬底比较昂贵，目前还没有办法用于大规模的生产制造。

因此，在霍尔元件的制造中，通常选用其它半导体单晶衬底，例如GaAs衬底或Si衬底。这些替代性的半导体单晶衬底虽然成本相对便宜，但是由于与InSb存在较大的晶格失配，因此会导致在这样的替代性半导体单晶衬底上生长出来的InSb单晶膜的质量下降，迁移率与在InSb单晶衬底上获得的InSb单晶膜相比下降很多，一般在30000cm²/Vs到50000cm²/Vs之间。

因为InSb膜与半导体单晶衬底之间存在较大的晶格失配，所以一开始生长出来的InSb膜质量很差，迁移率非常低。随着InSb膜材料厚度增加，晶格质量会不断变好，迁移率增加。

为了达到高于50000cm²/Vs的迁移率，一般要求InSb膜的生长厚度超过1-2μm，但是此时由于InSb膜厚度很厚，将导致InSb膜的方块电阻降低，这对于最终制造出的霍尔元件是不利的。方块电阻下降，将会导致整个霍尔元件的功耗增加。

参见文献Oh等人著，“Journal of Applied Physics”，66卷，1989年10月， 3618-3621，这证明上述认知的正确性。

其记载了如果在GaAs、InP衬底上形成InSb膜，则在衬底和InSb膜之间存在大的晶格失配，因此所形成的InSb膜中存在大量的失配位错，这些位错、缺陷产生剩余电子，显著地降低了电子迁移率。

通常，与衬底失配引起的薄膜的晶体缺陷在衬底的界面附近是明显的。虽然伴随着薄膜的生长，晶体缺陷的密度逐步减少，但晶体缺陷浓度高且电子迁移率降低。若形成几微米量级的薄膜，则界面附近的缺陷产生的影响变得很微小，但在制作器件时，这样的方案不仅不切实际，而且还产生膜厚度引起的电阻减小、功耗增加等问题。

为了解决这一问题，提出了以下方法：在GaAs基板先生长一层缓和晶格失配的缓冲层，用高电阻的Al_xIn_1-xSb(x≥0.07)来制造上述的缓冲层，但是这导致整体的膜厚度增加并且InSb膜的迁移率仍然不够高等缺陷(参见Liu等人著，“Journal of VaccumScience&Technology B”14卷，1996年5月，2339-2342页)。

本发明的下述实施例提供了一种单片集成霍尔电路和制造该单片集成霍尔电路的方法，其中化合物半导体霍尔元件与信号处理电路板集成在一起，化合物半导体霍尔元件的磁感应部与现有技术制备的磁感应部相比具有高迁移率并且同时具有较大的方块电阻，并且形成的磁感应部和整个单片集成霍尔电路的厚度相对较小。

如图1A和图2F所示，本发明的一个实施例所述的单片集成霍尔电路200 包括化合物半导体霍尔元件100、包含有IC的基板210和粘结层20。所述化合物半导体霍尔元件100包括磁感应部30和电极部40。可选地，所述化合物半导体霍尔元件100还可以包括保护层50。

所述基板210包括可以适用于霍尔元件的各种用途的IC电路的硅基晶圆，从而在基板210上形成霍尔元件并与霍尔元件电连接之后可以形成混合IC。在一个实施例中，基板210是含有IC(集成电路)的硅基晶圆。在本发明中对于基板210所包含的集成电路的形式不做任何限制。该基板210可以是柔性电路板，从而可以对不规则形状的物体进行检测。可替代地，该基板210还可以是刚性电路板，从而可以对规则形状的物体进行检测。

所述粘结层20位于基板210的一个表面上，可以包括聚酰亚胺或环氧树脂等任何合适的粘结剂材料，或者包括任何适合的光刻胶。

所述磁感应部30通过粘结层20键合到基板210上，并且包括InSb、GaAs、InAs、InGaAs或InGaP等任何合适的半导体薄膜材料。可选地，磁感应部30 一般与基板210处于互不导通的电绝缘状态。磁感应部30的横截面还可以是台阶形，或者其俯视图为矩形或十字形状。

在本发明的一个示例中，通过以下方式来获得磁感应部30以实现制造的化合物半导体霍尔元件具有迁移率高、方块电阻大以及厚度合适的优点。

结合图2A所示，在半导体单晶衬底60上外延生长化合物半导体材料膜70，其中所述化合物半导体材料膜70包括最先生长出来的质量较差的第一部分71 和随后生长的质量较好的第二部分72。此处，需要说明的第一部分71和第二部分72没有如图所示的清晰的界面，仅是为了后续的描述便利，才将它们人为地区分成两部分。

结合图2B，在化合物半导体材料膜70的第二部分72上涂覆粘结层20并且通过粘结层20与基板210键合在一起。

结合图2C、图2D和图2E，移除半导体单晶衬底60和化合物半导体材料膜70的第一部分71，并且采用图形化工艺来形成所述磁感应部30。具体的工艺步骤可以参见下述的图2A-2G所示的流程图，在此不再累述。

因此，通过上述工艺制备的仅移除半导体单晶衬底60的磁感应部30的迁移率大于40000cm²/Vs，并且厚度为500nm-10微米。优选地，同时移除半导体单晶衬底60和一部分化合物半导体材料膜71的所述磁感应部30的迁移率大于 50000cm²/Vs并且小于78000cm²/Vs，并且通过蚀刻磁感应部的厚度至10nm-9 微米，可选择性增大方块电阻至目标值。

如前所述，本发明中通过蚀刻掉在半导体单晶衬底60上生长出来的质量较差的化合物半导体材料膜70的第一部分71，因此可以使得化合物半导体材料膜70的迁移率至少大于50000cm²/Vs，优选地大于60000cm²/Vs。综上，本发明的方法可以兼顾化合物半导体材料膜70的厚度和方块电阻来选择具有合适迁移率和厚度的化合物半导体材料膜70，因此不但工艺简单、成本低而且提供了解决迁移率和方块电阻之间的相对矛盾的方案。

磁感应部30的两端上设置有电极部40，如图1A所示，在形成电极部40 的同时形成互连引线端211和电极部40的互连线212。在图1B所示的结构中，粘结层20的左侧通过光刻工艺或合适的其他方式暴露出基板210中的IC电路的引线端211，并且通过打线12把该引线端211与电极部40电连接，从而形成混合IC电路。具体地，图1A示出了通过光刻图形化工艺实现互连的方法，而图1B示出的是通过打线连接实现电连接的方案。

在一个可选的实施例中，所述保护层50覆盖所述磁感应部30和粘结层20 的全部，但电极部40与引线端211电连接。所述保护层50包括氮化硅膜、氧化硅膜、氧化铝膜、氮氧化硅膜、环氧树脂、硅胶、二氧化硅和聚酰亚胺膜中的任一种。

在本发明中，通过采用粘结层20的设置把磁感应部30和含有IC电路的基板210集成在一起，并且通过光刻工艺蚀刻和图形化工艺以及金属化工艺来形成互连线以与引线端211电连接。这样，不但提高了磁感应部30的迁移率和厚度等性能，而且还消除了对支撑磁感应部30的衬底的使用需要，从而节省了占据的空间，使得该单片集成霍尔电路尺寸紧凑。最终，通过互连线212或引线把IC电路和磁感应部30电连接，增加了电连接的固定牢固度。

另外，通过形成互连线212的方式不但能够提高连接的可靠性和固定的牢固度，而且还可以简化制备的工艺，使得在形成电极部40的同时形成该互连线 212。

当然，通过打线方式电连接IC电路和磁感应部30也是可行的，其能起到与互连线212类似的作用。

参见图2A-2G，示出了根据本发明实施例所述的单片集成霍尔电路的制造流程图。

具体地，如图2A所示，在半导体单晶衬底60上采用外延方式(例如MOCVD 或MBE)生长化合物半导体材料膜70，该化合物半导体材料膜70包括质量较差的第一部分71和质量较好的第二部分72。在一个示例中，半导体单晶衬底可以采用GaAs、InP、GaN、Si等任何合适的单晶衬底。化合物半导体材料膜可以包括由In、Sb、As、Ga和P等构成的二元、三元、四元材料，例如GaAs、InAs、InSb、InGaAs、InGaP、InGaAsP等材料，优选地InSb膜。

以下将以InSb为例进行示例说明。在一个示例中，化合物半导体材料膜70 的厚度在10nm-10微米之间，优选地500nm-3微米之间，更优选地800nm-2微米。以InSb膜为例，其迁移率大于40000cm²/Vs，优选地大于50000cm²/Vs，更优选地大于60000cm²/Vs。

如图2B所示，在化合物半导体材料膜70和/或基板上涂覆一层粘结剂以形成一层粘结层20。在一个示例中，采用涂覆或刮胶的方式将聚酰亚胺或环氧树脂等粘结剂涂覆到化合物半导体材料膜70上。随后，通过该粘结层20将化合物半导体材料膜70与基板210面对面键合在一起，所述基板210包括任何一种适合于霍尔元件的具体应用的集成电路，例如可以是包含适当的集成电路的硅基晶圆。当然，也可以将粘结剂涂覆到基板210上或将粘结剂同时涂覆到化合物半导体材料膜70和基板210上，本领域技术人员可以根据需要选择所述基板 210的材料，而不限于此处所述的示例。

如图2C所示，选择性移除半导体单晶衬底60以暴露出化合物半导体材料膜70的背面，即暴露出化合物半导体材料膜70的第一部分71。在一个示例中，可以采用机械研磨或化学腐蚀的方式。此处所述的机械研磨可以是传统的半导体研磨设备，化学腐蚀的溶液可以采用磷酸和双氧水混合溶液，或者盐酸溶液。本领域技术人员可以理解，此处的机械研磨或化学腐蚀可以采用本领域中已知的其它可替代方式。

如图2D所示，去除掉暴露出的化合物半导体材料膜70的第一部分71，以留下高质量的化合物半导体材料膜70的第二部分72。在一个示例中，可以采用干法或湿法刻蚀的方式将暴露出的化合物半导体材料膜70的第一部分71去除掉，即将之前在半导体单晶衬底60上先生长出的第一部分71移除掉，该第一部分71由于晶格失配而导致质量较差，因此可以保留住高质量(例如高迁移率) 的化合物半导体材料膜70的第二部分72。此处所述的干法刻蚀可以是离子束刻蚀等，而湿法刻蚀可以是采用任何合适的溶液进行刻蚀。

本领域技术人员应当理解，采用本发明所述的方式可以根据器件的设计要求来选择化合物半导体材料膜70的迁移率和厚度，从而对于化合物半导体材料膜70的迁移率和厚度提供了很大的选择柔性，从而可以同时获得迁移率较高并且厚度较薄(较高的方块电阻)的化合物半导体材料膜70。

如图2E所示，图形化蚀刻后的化合物半导体材料膜70的第二部分72，从而形成磁感应部30。在一个示例中，可以采用光刻的方式制备出化合物半导体霍尔元件的磁感应部30的台面图形，具体地，采用干法或湿法刻蚀的方式去除未被光刻胶防护的区域，从而形成化合物半导体霍尔元件的台面图形。此处所述的化合物半导体霍尔元件的台面图形可以是台阶形状，或者其俯视图是矩形或十字形状。

在一个示例中，以光刻工艺来形成磁感应部。首先采用光刻工艺，通过涂覆光致抗蚀剂材料以及曝光和显影，形成覆盖化合物半导体材料膜70的第二部分72的光致抗蚀剂图案。然后，以该图案作为掩模，采用湿法或干法工艺，去除化合物半导体材料膜70的第二部分72未被光致抗蚀剂图案遮蔽的区域。最后，去除光致抗蚀剂图案。由此，形成例如十字形状的磁感应部30。

如图2F所示，在磁感应部30的四个角处制备电极部40和互连线212。在一个示例中，首先采用电子束蒸发或磁控溅射等沉积方式形成金属电极层，金属电极层的材料可以包括Au、Ge、Ni、Ti、Cr、Cu或它们的合金等；然后采用剥离或蚀刻的方式由金属电极层来形成电极部40和互连线212；可选地对所述电极部40进行退火工艺，从而在电极部40和磁感应部30之间形成更好的欧姆接触。

可以采用金属lift off(剥离)方式或者蚀刻的方式在磁感应部30的四周形成形成欧姆接触的电极部40以及互连线212。以热蒸发、电子束蒸发、溅射电镀或者化学镀等方式制备，从而形成四个电极部40和相应的互连线212。

在一些示例中，首先采用光刻工艺，通过涂覆光致抗蚀剂材料及曝光和显影工艺，形成暴露磁感应部端部的光致抗蚀剂图案。然后，以该图案为掩模，沉积金属电极材料层，采用金属剥离工艺剥离光致抗蚀剂图案以及其上的金属电极材料层，得到覆盖磁感应部30端部的电极部40和互连线212。

在另一些示例中，首先沉积金属电极层，然后采用光刻工艺，通过涂覆光致抗蚀剂材料以及曝光和显影工艺，形成覆盖磁感应部30端部的光致抗蚀剂图案，然后以该图案作为掩模，采用蚀刻工艺剥离光致抗蚀剂材料，去除通过该抗蚀剂图案暴露的金属电极层部分，得到覆盖磁感应部30端部的电极部40和互连线212。

当然，本领域技术人员可以根据期望设置电极部的形状和高度，而不限于图示的情形，例如可以将电极部的形状设置成方形、圆形、椭圆形、台阶形或梯形等。

可替代地，如图2G所示，通过光刻工艺蚀刻掉和图形化、金属化工艺来形成电连接引线端211的引线或互连线212。

并且，在单片集成霍尔电路中的化合物半导体霍尔元件的磁感应部30和电极部40的至少一部分表面(例如整个表面)上制备一层保护层50。

保护层50可以防止化合物半导体霍尔元件100的磁感应部30在后续制程工艺中受损，同时阻止水汽、杂质粒子等进入化合物半导体霍尔元件100的磁感应部30。所述保护层50包括氮化硅膜、氧化硅膜、氧化铝膜、氮氧化硅膜、环氧树脂、硅胶、二氧化硅和聚酰亚胺膜中的任一种。可以通过PECVD、溅射或其他常规成膜方式，利用光致抗蚀剂图案作为掩模，形成在磁感应部30和电极部40的至少部分上，从而获得了图1A和图1B所示的高灵敏度且功耗低的化合物半导体霍尔元件100。

采用本发明图2A-2G的实施例制备单片集成霍尔电路200，如果磁感应部 30的所述化合物半导体材料膜是由InSb材料制成时，该化合物半导体材料膜的迁移率可以超过60000cm²/Vs，同时，该化合物半导体材料膜的方块电阻可以设计成想要的数值，从而最终能够获得高灵敏度、低功耗的InSb化合物半导体霍尔元件100。

参见表1，示出了本发明的实施例(如图2A-2G)所示的工艺制备的单片集成霍尔电路200中的InSb霍尔元件与对比例和商用InSb霍尔元件的性能对比。对比例与本发明的实施例的差别仅在于没有去除掉化合物半导体材料膜70的第一部分71，但是两者最终用于形成磁感应部的化合物半导体材料膜70的厚度一致(例如厚度为600nm左右)时，本发明的实施例化合物半导体霍尔元件的迁移率达到65000cm²/Vs，在同等方块电阻的条件下，超过商用InSb霍尔元件的 2倍，体现出显著优异的磁感应灵敏度性能。

表1本发明的实施例与对比例制备的InSb化合物半导体霍尔元件与商用InSb霍尔元件的性能对比

综上，本发明实施例提供的单片集成霍尔电路中的化合物半导体霍尔元件与化合物半导体霍尔元件的制造方法解决了背景技术部分所提出的技术问题，具体地获得的用于制造磁感应部的化合物半导体材料膜与现有技术制造的相比晶格质量较好，迁移率较高，并且整体的膜厚减小，从而使得单片集成霍尔电路200的灵敏度高、功耗低。

再者，通过采用粘结层20的设置把磁感应部30和含有IC电路的基板集成在一起，并且通过光刻工艺蚀刻和图形化粘结层20以及金属化工艺来形成引线或互连线212。这样，不但提高了磁感应部30的迁移率和厚度等性能，而且还消除了支撑磁感应部30的衬底的使用，从而节省了占据的空间，使得该单片集成霍尔电路200尺寸紧凑。最终，通过互连线或引线把IC电路和磁感应部电连接，增加了电连接的固定牢固度。

虽然本总体发明构思的一些实施例已被显示和说明，本领域技术人员将理解，在不背离本总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本发明的范围以权利要求和它们的等同物限定。