具体实施方式

如背景技术所述，半导体结构的性能仍然较差。现结合具体的实施例进行分析说明。

需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。

图1至图2是一种半导体结构的形成过程各步骤的结构示意图。

请参考图1，提供衬底10，所述衬底10内具有逻辑电路，以及与所述逻辑电路电互连的互连结构(未图示)；在所述衬底10表面形成下层电极材料层20；在所述下层电极材料层20表面形成磁隧道结材料层30；在所述磁隧道结材料层30表面形成相互分立的掩膜结构50，以及位于所述掩膜结构50与磁隧道结材料层30之间的上层电极层40。

请参考图2，以所述掩膜结构50和上层电极层40为掩膜，刻蚀所述磁隧道结材料层30和下层电极材料层20，直至暴露出所述衬底10表面，以形成下层电极层21，以及位于下层电极层21与上层电极层40之间的磁隧道结31，所述上层电极层40、磁隧道结31以及下层电极层21构成存储器件，并且所述下层电极层21与所述互连结构电互连，从而，实现存储器件在逻辑电路中的嵌入。

然而，在上述方法中，在刻蚀下层电极材料层40的过程中，容易产生残留在磁隧道结31以及第二电极层40侧壁面的刻蚀副产物，所述残留的刻蚀副产物，容易引起各磁隧道结31之间、以及磁隧道结31与衬底10之间的短路，从而使得半导体结构的性能较差。不仅如此，所述残留的刻蚀副产物，尤其是残留在第二电极层40侧壁面的刻蚀副产物，还会增加存储器件的寄生电容，使得半导体结构的性能进一步变差。

为解决所述技术问题，本发明实施例提供了一种半导体结构的形成方法，由于在所述磁隧道结以及所述第二电极层侧壁面形成侧墙，并且，在形成所述侧墙后，去除所述衬底表面暴露的第一电极材料层，以形成第一电极层，因此，提高了半导体结构的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图10是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。

请参考图3，提供衬底100。

所述衬底100的材料为半导体材料。

在本实施例中，所述衬底100的材料为硅。

在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。

在本实施例中，所述衬底100内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。

在本实施例中，所述衬底100包括存储区A和逻辑区B。

在其他实施例中，所述衬底不包括存储区或逻辑区。

在本实施例中，所述逻辑区B的衬底100内具有逻辑电路(未图示)、与所述逻辑电路电互连的第一逻辑互连结构110以及包围所述逻辑电路、第一逻辑互连结构110的衬底介质结构(未图示)。

请参考图4，在所述衬底100表面形成第一电极材料层200；在所述第一电极材料层200表面形成若干相互分立的磁隧道结210，并且在每个所述磁隧道结210顶面形成第二电极层220。

所述第一电极材料层200为后续在磁隧道结210和衬底100之间形成第一电极层提供材料。

在本实施例中，所述第一电极材料层200的材料包括钛、氮化钛、钽和氮化钽中的至少一种。相应的，所述第一电极层的材料包括钛、氮化钛、钽和氮化钽中的至少一种。

在本实施例中，所述磁隧道结210包括：位于所述第一电极材料层200表面的第一电磁层211、位于所述第一电磁层211表面的隧穿层212、位于所述隧穿层212表面的第二电磁层213。

在本实施例中，所述第一电磁层211作为磁隧道结210的固定层，并且，所述第二电磁层213作为磁隧道结210的自由层。

在其他实施例中，所述第一电磁层作为磁隧道结的自由层，并且，所述第二电磁层作为磁隧道结的固定层。

在本实施例中，所述第二电极层220的厚度D1范围为45纳米～70纳米。

所述第二电极层220的厚度D1过小，在后续刻蚀所述第一电极材料层200以形成第一电极层的过程中，会增加第二电极层220由于被损耗而刻穿的风险，不利于提高半导体结构的可靠性。所述第二电极层220的厚度D1过大，一方面，会导致第二电极层220具有较高的寄生电阻，不利于提高半导体结构的性能，另一方面，不仅会增加形成第二电极层220的材料层的时间，还会造成对第二电极层220的材料的浪费，导致提高了制造成本。因此，选择适合的所述第二电极层220的厚度D1，即所述第二电极层220的厚度D1范围为45纳米～70纳米时，一方面，减少了后续由于刻蚀损耗而被刻穿的风险，提高了半导体结构的可靠性，另一方面，不仅能减少第二电极层220的寄生电阻，以提高半导体结构的性能，同时，还能够降低半导体结构的制造时间和成本。

在本实施例中，形成所述磁隧道结210的方法包括：在所述第一电极材料层200表面形成磁隧道结材料层(未图示)；在所述磁隧道结材料层上形成若干相互分立的第一掩膜结构230；以所述第一掩膜结构230为掩膜，刻蚀所述磁隧道结材料层，直至暴露出所述第一电极材料层200表面。

在本实施例中，形成所述第二电极层220的方法包括：在形成所述磁隧道结材料层后，在形成所述第一掩膜结构230前，在所述磁隧道结材料层表面形成第二电极材料层(未图示)；以所述第一掩膜结构230为掩膜，刻蚀所述第二电极材料层，直至暴露出所述磁隧道结材料层表面。

由于在刻蚀磁隧道结材料层之前，单独刻蚀第二电极材料层以形成第二电极层220，因此，减少了刻蚀第二电极材料层过程中，残留在磁隧道结210侧壁面的副产物，从而，减少了由于该副产物引起的短路缺陷，提高了半导体结构的性能。

在本实施例中，刻蚀所述第二电极材料层的工艺包括反应离子刻蚀工艺(RIE，Reactive Ion Etching)或离子束刻蚀工艺(IBE，Ion Beam Etching)。

在本实施例中，所述第二电极材料层的材料包括钛、氮化钛、钽和氮化钽中的至少一种。相应的，所述第二电极层220的材料包括钛、氮化钛、钽和氮化钽中的至少一种。

在本实施例中，所述磁隧道结材料层包括：位于所述第一电极材料层200表面的第一电磁材料层(未图示)、位于所述第一电磁材料层表面的隧穿材料层(未图示)以及位于所述隧穿材料层表面的第二电磁材料层(未图示)。

在本实施例中，形成所述第一电磁材料层、隧穿材料层以及第二电磁层以及参考材料层的工艺包括：化学气相沉积工艺或者原子层沉积工艺。

在其他实施例中，形成所述隧穿材料层的方法包括：采用沉积工艺在所述第一材料层表面形成初始隧穿材料层(未图示)；对所述初始隧穿材料层进行氧化工艺，以形成隧穿材料层。

在本实施例中，刻蚀所述磁隧道结材料层的工艺包括离子束刻蚀工艺。

由于采用了离子束刻蚀工艺，刻蚀所述磁隧道结材料层时，主要以物理刻蚀为主，减少了该刻蚀过程中的化学反应，因此，减少了该刻蚀过程中由于化学反应所产生的副产物，使得能够减少第一电极材料层200、第二电极层220以及磁隧道结210表面所残留的副产物，从而，减少了由于该副产物引起的短路缺陷，提高了半导体结构的性能。

在本实施例中，所述离子束刻蚀工艺的工艺参数包括：采用的气体包括氩气、氪气和氙气中的至少一种；离子能量范围为100eV至800eV；离子入射角度范围为20度至45度，所述离子入射角度为离子入射方向与衬底法线方向之间的夹角。

由于采用的气体包括氩气、氪气和氙气中的至少一种，而氩气、氪气和氙气为惰性气体，因此，在所述离子束刻蚀的过程中，刻蚀气体不易与磁隧道结材料层发生化学反应，从而，能够减小所述离子束刻蚀过程中，所述产生的副产物。

由于离子能量范围为100eV至800eV，并且离子入射角度范围为20度至45度，即采用了较高的能量以及较小的离子入射角度，因此，有利于提高所述磁隧道结210侧壁面的垂直度，从而，能够提高磁隧道结210的图形精度，以提高半导体结构的性能。

在本实施例中，在形成所述磁隧道结210后，继续采用离子束刻蚀工艺清除所述第二电极层220以及磁隧道结210侧壁面残留的副产物，以进一步减少半导体结构的短路风险。所述离子束刻蚀工艺的工艺参数包括：采用的气体包括氩气、氪气和氙气中的至少一种；离子能量范围为10eV至200eV；离子入射角度范围为50度至80度。

由于离子能量范围为10eV至200eV，即，采用了较小的离子能量，因此，在清除所述第二电极层220以及磁隧道结210侧壁面残留的副产物的同时，能够减少所述刻蚀过程对第二电极层220以及磁隧道结210表面的损伤。由于离子入射角度范围为50度至80度，即，采用了较大的离子入射角度，因此，能够更易清除所述第二电极层220以及磁隧道结210侧壁面残留的副产物，从而，更好的减少了半导体结构短路的风险。

在本实施例中，所述第一掩膜结构230的厚度范围为50纳米～80纳米。

在本实施例中，所述第一掩膜结构230的材料包括氧化硅或者氮化硅。

在本实施例中，在形成所述磁隧道结210后，去除所述第一掩膜结构230。

后续，在所述磁隧道结210以及所述第二电极层220侧壁面形成侧墙，具体形成所述侧墙的过程请参考图5至图6。

请参考图5，在所述磁隧道结210、第二电极层220以及第一电极材料层200表面形成侧墙材料层300。

所述侧墙材料层300为后续形成侧墙提供材料。

在本实施例中，形成所述侧墙材料层300的工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述侧墙材料层300的材料包括氮化硅、氮氧化硅、碳氮化硅和碳氮硼化硅中的至少一种。相应的，所述侧墙的材料包括氮化硅、氮氧化硅、碳氮化硅和碳氮硼化硅中的至少一种。

请参考图6，回刻蚀所述侧墙材料层300，直至暴露出所述第二电极层220顶面以及第一电极材料层200表面，以在所述磁隧道结210以及所述第二电极层220侧壁面形成侧墙310。

由于形成所述侧墙310的方法包括：在所述磁隧道结210、第二电极层220以及第一电极材料层200表面形成侧墙材料层300；回刻蚀所述侧墙材料层300，直至暴露出所述第二电极层220顶面以及第一电极材料层200表面，因此，第一方面，第一电极材料层200能够在回刻蚀侧墙材料层的过程中，作为刻蚀停止层，从而增大了该刻蚀工艺的工艺窗口，并且，减少了所述回刻蚀过程对衬底100表面的损伤，使得提高了半导体结构的图形精度，进而半导体结构的性能得到提高。第二方面，由于针对形成侧墙310具有单独的刻蚀过程，因此，不仅提高了该刻蚀工艺的针对性，使得刻蚀工艺的精度能够得到提高，并且，在该回刻蚀过程中，还能够减小所述刻蚀工艺对其他结构的损伤，从而，使得侧墙310和半导体结构的其他结构的图形精度同时得到了提高。第三方面，当后续形成第一介电层，并在第一介电层内形成与第二电极层220电互连的互连结构(第一互连结构或第三互连结构)，或者形成与衬底100电互连的互连结构(第二互连结构)时，由于形成侧墙310的过程中，采用单独的刻蚀过程去除了第二电极层220以及第一电极材料层200表面的侧墙材料层300，因此，能够减小刻蚀所述第一介电层时，还需要刻蚀穿第二电极层220以及衬底100表面的侧墙材料层300，所增加的负载效应(loading effect)，从而，能够在减少后续形成的第一介电层的同时，减少所述刻蚀过程对第二电极层220和衬底100的损伤，使得半导体结构的性能得到提高。

在本实施例中，回刻蚀所述侧墙材料层300的工艺包括：反应离子刻蚀工艺或者离子束刻蚀工艺。

在本实施例中，刻蚀所述侧墙材料层300的反应离子刻蚀工艺或者离子束刻蚀工艺的工艺参数包括：离子入射角度范围为20度至45度，所述离子入射角度为离子入射方向与衬底法线方向之间的夹角。

由于所述离子入射角度范围为20度至45度，即，采用了较小角度的离子入射角度，因此，有利于提高所述侧墙310侧壁面的垂直度，从而，能够提高侧墙310的图形精度，以提高半导体结构的性能。

在本实施例中，在垂直于所述磁隧道结210侧壁面的方向上，所述侧墙310的厚度D2在10纳米以上。

由于侧墙310的厚度D2在10纳米以上，因此，较厚的侧墙310，不仅能够减少磁隧道结210中的材料向外扩散，以提高半导体结构的性能，还能够更好的保护磁隧道结210以及第二电极层220侧壁，进一步确保后续刻蚀第一电极材料层200的刻蚀工艺，对磁隧道结210以及第二电极层220侧壁产生较小或者不产生影响，从而，有利于更好的防止各磁隧道结210之间的短路，使得半导体结构的性能得到提高。

请参考图7，在形成所述侧墙310后，去除所述衬底100表面暴露的第一电极材料层200，以形成第一电极层201。

由于在形成侧墙310后，去除衬底100表面暴露的第一电极材料层200，以形成第一电极层201，因此，通过所述侧墙310能够保护磁隧道结210的侧壁面和第二电极层220的侧壁面，减少去除第一电极材料层200的刻蚀过程中，刻蚀副产物在磁隧道结210和第二电极层220侧壁面的残留，从而，减少了各磁隧道结210之间的短路问题以及各磁隧道结210与衬底100之间的短路问题。不仅如此，还能在刻蚀第一电极材料层200过程中，同时通过该刻蚀过程减薄第二电极层220的厚度，从而，减少第二电极层220的寄生电阻。综上，使得半导体结构的性能得到提高。

在本实施例中，所述形成第一电极层201的方法包括：在形成所述侧墙310后，以所述第二电极层220以及所述侧墙310为掩膜，刻蚀所述第一电极材料层200，直至暴露出所述衬底100表面。

在本实施例中，所述第一电极层201的厚度D3的厚度范围为15纳米至25纳米。

所述第一电极层201的厚度D3过小，会导致增加磁隧道结210的材料在所述衬底100中扩散的风险，不利于改善半导体结构的性能。所述第一电极层201的厚度D3过大，一方面，会导致第一电极层201具有较高的寄生电阻，不利于提高半导体结构的性能，另一方面，不仅会增加形成第一电极层201的材料层的时间，还会造成对第一电极层201的材料的浪费，导致提高了制造成本。因此，选择适合的所述第一电极层201的厚度D3，即所述第一电极层201的厚度D3范围为15纳米至25纳米时，一方面，减少了磁隧道结210的材料在所述衬底100中扩散的风险，另一方面，还能减少第二电极层220的寄生电阻，从而，提高了半导体结构的性能。同时，还能够降低半导体结构的制造时间和成本。

在本实施例中，刻蚀所述第一电极材料层200的工艺包括离子束刻蚀工艺。

所述离子束刻蚀工艺的工艺参数包括：离子能量范围为100eV至800eV；离子入射角度范围为20度至45度，所述离子入射角度为离子入射方向与衬底法线方向之间的夹角。

由于离子能量范围为100eV至800eV，并且离子入射角度范围为20度至45度，即采用了较高的能量以及较小的离子入射角度，因此，有利于提高所述第一电极层201侧壁面的垂直度，从而，能够提高第一电极层201的图形精度，以提高半导体结构的性能。

所述离子束刻蚀工艺所采用的气体包括氩气、氪气和氙气。

在其他实施例中，刻蚀所述第一电极材料层的工艺包括反应离子刻蚀工艺。

后续，在形成所述第一电极层201后，在所述衬底100、第二电极层220和侧墙310表面形成第一介电层，所述第一介电层包括第一下层介电层，以及位于第一下层介电层表面的第一上层介电层，所述第一下层介电层表面高于或齐平于所述第二电极层220表面，具体形成所述第一介电层的过程请参考图8至图9。

请参考图8，在形成所述第一电极层201后，在所述衬底100、第二电极层220和侧墙310表面形成初始第一下层介电层(未图示)；平坦化所述初始第一下层介电层，直至暴露出所述第二电极层220表面，以形成第一下层介电层410。

通过平坦化所述初始第一下层介电层，能够提高半导体结构的表面平整度，从而，有利于提高半导体结构的图形精度，并且有利于增大后续形成半导体结构的工艺窗口大小，以提高半导体结构的性能。

所述第一下层介电层410的材料包括低介电常数材料(介电常数在3.9以下)、或者低介电常数材料与低温氧化物的组合。

在本实施例中，所述第一下层介电层410的材料包括低介电常数材料与低温氧化物的组合。

由于所述第一下层介电层410的材料包括低介电常数材料与低温氧化物的组合，因此，所述第一下层介电层410的材料具有较好的流动性，从而，通过第一下层介电层410能更好的填充相邻的第一电极层201、磁隧道结210以及第二电极层220之间的间隙。

在本实施例中，形成所述初始第一下层介电层的工艺包括：旋涂工艺或者沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。

在本实施例中，平坦化所述初始第一下层介电层的工艺包括化学机械研磨工艺。

在本实施例中，所述初始第一下层介电层的厚度范围为2000埃至3000埃。

所述初始第一下层介电层的厚度过小，可能会导致所述初始第一下层介电层无法填充满相邻的第一电极层201、磁隧道结210以及第二电极层220之间的间隙，不利于提高半导体结构的可靠性和性能；所述初始第一下层介电层的厚度过大，则会导致增加形成初始第一下层介电层的时间和成本。从而，选择合适的初始第一下层介电层的厚度，即所述初始第一下层介电层的厚度范围为2000埃至3000埃时，一方面能够使形成初始第一下层介电层的时间和成本较为合适，另一方面，还有利于填充满相邻的第一电极层201、磁隧道结210以及第二电极层220之间的间隙，以提高半导体结构的性能和可靠性。

在本实施例中，在后续形成第一上层介电层前，在所述逻辑区B的第一下层介电层410以及衬底100内形成第二互连结构510，所述第二互连结构510与所述第一逻辑互连结构110电互连。

在本实施例中，所述第二互连结构510的材料为导电材料，例如为铜、钨、铝、氮化钛、氮化钽和钴等。

在本实施例中，形成所述第二互连结构510的方法包括：在所述初始第一下层介电层内形成第二互连开口(未图示)，所述第二互连开口还延伸至所述逻辑区B的衬底100内，并且，所述第二互连开口暴露出所述第一逻辑互连结构110表面；在所述第二互连开口内以及初始第一下层介电层表面形成第二互连材料层(未图示)；在平坦化所述初始第一下层介电层的同时，平坦化所述第二互连材料层，直至暴露出所述第二电极层220表面。

在本实施例中，形成所述第二互连开口的方法包括：在所述初始第一下层介电层表面形成第二互连开口掩膜层(未图示)，所述第二互连开口掩膜层暴露出部分逻辑区B上的初始第一下层介电层表面；以所述第二互连开口掩膜层为掩膜，刻蚀所述初始第一下层介电层和衬底100，直至暴露出所述第一逻辑互连结构110表面。

在本实施例中，刻蚀所述初始第一下层介电层和衬底100的工艺包括反应离子刻蚀工艺。

在本实施例中，在形成所述第二互连开口后，去除所述第二互连开口掩膜层。

在本实施例中，形成所述第二互连材料层的工艺包括：金属电镀工艺或沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。

请参考图9，在形成所述第一下层介电层410后，在所述第一下层介电层410表面形成第一上层介电层420，以在所述衬底100、第二电极层220和侧墙310表面形成第一介电层400。

所述第一介电层400包括：第一下层介电层410，以及位于第一下层介电层410表面的第一上层介电层420，所述第一下层介电层410表面高于或齐平于所述第二电极层220表面。

在本实施例中，形成所述第一上层介电层420的工艺包括：旋涂工艺或者沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。

在本实施例中，所述第一上层介电层420的材料包括低介电常数材料。

在本实施例中，至少1个以上所述磁隧道结210、位于该磁隧道结210顶面的第二电极层220、位于该磁隧道结210和衬底100之间的第一电极层201、位于该磁隧道结220侧壁面的侧墙310、以及至少部分所述第一介电层400位于所述存储区A上。

在本实施例中，至少1个以上所述磁隧道结210、位于该磁隧道结210顶面的第二电极层220、位于该磁隧道结210和衬底100之间的第一电极层201、位于该磁隧道结220侧壁面的侧墙310、以及至少部分所述第一介电层400位于所述逻辑区B上。

请参考图10，在所述存储区A的第一上层介电层420内形成第一互连结构520，所述第一互连结构520与所述存储区A的第二电极层220电互连。

在本实施例中，所述第一互连结构520的材料为导电材料，例如为铜、钨、铝、氮化钛、氮化钽和钴等。

在本实施例中，形成所述第一互连结构520的方法包括：在形成所述第一上层介电层420后，在所述存储区A的第一上层介电层420内形成第一互连开口(未图示)，所述第一互连开口暴露出存储区A的第二电极层220表面；在所述第一互连开口内形成所述第一互连结构520。

在本实施例中，形成所述第一互连开口的方法包括：在所述第一上层介电层420表面形成第一互连开口掩膜层(未图示)，所述第一互连开口掩膜层暴露出部分存储区A上的第一上层介电层420表面；以所述第一互连开口掩膜层为掩膜，刻蚀所述第一上层介电层420，直至暴露出所述存储区A上的的第二电极层220表面。

在本实施例中，刻蚀所述第一上层介电层420的工艺包括反应离子刻蚀工艺。

在本实施例中，在形成所述第一互连开口后，去除所述第一互连开口掩膜层。

在本实施例中，在所述第一互连开口内形成所述第一互连结构520的方法包括：在所述第一互连开口内以及所述第一上层介电层420表面形成第一互连材料层(未图示)；平坦化所述第一互连材料层，直至暴露出所述第一上层介电层420表面。

在本实施例中，形成所述第一互连材料层的工艺包括：金属电镀工艺或沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。

在本实施例中，平坦化所述第一互连材料层的工艺包括化学机械研磨工艺。

在本实施例中，在形成所述第一上层介电层420后，还在所述逻辑区B的第一上层介电层420内形成第三互连结构530，所述第三互连结构530与所述第二互连结构510电互连。

在本实施例中，所述第三互连结构530的材料为导电材料，例如为铜、钨、铝、氮化钛、氮化钽和钴等。

形成所述第三互连结构530的方法包括：在形成所述第二互连结构510之后，在所述逻辑区B的第一上层介电层420内形成第三互连开口(未图示)，所述第三互连开口暴露出所述第二互连结构510顶面；在所述第三互连开口内形成所述第三互连结构530。

在本实施例中，所述第一互连开口掩膜层还暴露出部分所述逻辑区B的第一上层介电层420表面。

在本实施例中，形成所述第三互连开口的方法包括：在形成所述第一互连开口的同时，以所述第一互连开口掩膜层为掩膜，刻蚀所述第一上层介电层420，直至暴露出所述第二互连结构510顶面，以形成所述第三互连开口。

在其他实施例中，单独形成所述第三互连开口。

在本实施例中，在所述第三互连开口内形成所述第三互连结构530的方法包括：在所述第一互连开口内以及所述第一上层介电层420表面形成第一互连材料层的同时，所述第一互连材料层还形成于所述第三互连开口内；平坦化所述第一互连材料层，直至暴露出所述第一上层介电层420表面。即：在形成所述第一互连结构520的同时，形成所述第三互连结构530。

在其他实施例中，单独形成所述第三互连结构。

相应的，本发明实施例还提供一种上述方法所形成的半导体结构，请继续参考图10，包括：衬底100；位于所述衬底100上的若干相互分立的磁隧道结210；位于所述磁隧道结210顶面的第二电极层220；位于所述磁隧道结210以及第二电极层220侧壁面的侧墙310；位于所述磁隧道结210底面与衬底100表面之间，以及侧墙310底面与衬底100表面之间的第一电极层201。

所述衬底100的材料为半导体材料。

在本实施例中，所述衬底100的材料为硅。

在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。

在本实施例中，所述衬底100内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。

在本实施例中，所述衬底100包括存储区A和逻辑区B。

在其他实施例中，所述衬底不包括存储区或逻辑区。

在本实施例中，所述逻辑区B的衬底100内具有逻辑电路(未图示)、与所述逻辑电路电互连的第一逻辑互连结构110以及包围所述逻辑电路、第一逻辑互连结构110的衬底介质结构(未图示)。

在本实施例中，所述第一电极层201的材料包括钛、氮化钛、钽和氮化钽中的至少一种。

在本实施例中，所述第一电极层201的厚度D3的厚度范围为15纳米至25纳米。

在本实施例中，所述第二电极层220的材料包括钛、氮化钛、钽和氮化钽中的至少一种。

在本实施例中，所述磁隧道结210包括：位于所述第一电极层201表面的第一电磁层211、位于所述第一电磁层211表面的隧穿层212、位于所述隧穿层212表面的第二电磁层213。

在本实施例中，所述第一电磁层211作为磁隧道结210的固定层，并且，所述第二电磁层213作为磁隧道结210的自由层。

在其他实施例中，所述第一电磁层作为磁隧道结的自由层，并且，所述第二电磁层作为磁隧道结的固定层。

在本实施例中，所述侧墙310的材料包括氮化硅、氮氧化硅、碳氮化硅和碳氮硼化硅中的至少一种。

在本实施例中，在垂直于所述磁隧道结210侧壁面的方向上，所述侧墙310的厚度D2在10纳米以上。

在本实施例中，所述半导体结构还包括：位于所述衬底100、第二电极层220和侧墙310表面的第一介电层400，所述第一介电层400包括第一下层介电层410，以及位于第一下层介电层410表面的第一上层介电层420。

所述第一下层介电层410的材料包括低介电常数材料(介电常数在3.9以下)、或者低介电常数材料与低温氧化物的组合。

在本实施例中，所述第一下层介电层410的材料包括低介电常数材料与低温氧化物的组合。

在本实施例中，所述第一上层介电层420的材料包括低介电常数材料。

在本实施例中，至少1个以上所述磁隧道结210、位于该磁隧道结210顶面的第二电极层220、位于该磁隧道结210和衬底100之间的第一电极层201、位于该磁隧道结220侧壁面的侧墙310、以及至少部分所述第一介电层400位于所述存储区A上。

在本实施例中，至少1个以上所述磁隧道结210、位于该磁隧道结210顶面的第二电极层220、位于该磁隧道结210和衬底100之间的第一电极层201、位于该磁隧道结220侧壁面的侧墙310、以及至少部分所述第一介电层400位于所述逻辑区B上。

在本实施例中，所述半导体结构还包括：位于所述存储区A的第一上层介电层420内的第一互连结构520，所述第一互连结构520与所述存储区A的第二电极层220电互连。

在本实施例中，所述第一互连结构520的材料为导电材料，例如为铜、钨、铝、氮化钛、氮化钽和钴等。

在本实施例中，所述半导体结构还包括：位于所述逻辑区B的第一下层介电层410以及衬底100内的第二互连结构510，所述第二互连结构510与所述第一逻辑互连结构110电互连；位于所述第一上层介电层420内的第三互连结构530，所述第三互连结构530与所述第二互连结构510电互连。

在本实施例中，所述第二互连结构510的材料为导电材料，例如为铜、钨、铝、氮化钛、氮化钽和钴等。

在本实施例中，所述第三互连结构530的材料为导电材料，例如为铜、钨、铝、氮化钛、氮化钽和钴等。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。