具体实施方式

下面描述本公开的各种示例性实施例。为了清楚起见，在本说明书中未描述实际实施的全部特征。当然，将理解，在任何这样的实际实施例的开发中，必须进行大量的实施特定的决定以实现开发者的特定目标，例如遵循系统相关和业务相关的限制，这些限制将从一个实施到另一个实施而变化。此外，将理解，这样的开发努力可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将仍是常规的任务。

现在将参考附图描述本主题内容。为了说明的目的，仅在附图中示意性地描绘出各种结构、系统和器件，以便不使本领域的技术人员公知的细节混淆本公开。然而，包括附图是为了描述和解释本公开的示例性的例子。本文使用的词和短语应被理解和解释为具有与相关领域的技术人员对这些词和短语的理解一致的含义。没有特定的术语或短语的定义(即，不同于本领域的技术人员所理解的普通和常用意义的定义)旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义(即，本领域的技术人员所理解的含义以外的含义)而言，这种特殊定义将以为术语或短语直接且明确地提供特殊定义的定义性方式在说明书中明确地阐述。

对于本领域技术人员在完整阅读本申请后将是显而易见的，本文中所公开的MRAM器件的各种实施例可被并入到任何类型的集成电路产品中，例如，其可为独立存储器产品、当存储器电路被嵌入逻辑电路时的产品等。本文中所描述的各种组件、结构以及材料层可使用各种不同材料且通过执行各种已知工艺操作(例如，化学气相沉积(CVD)、原子层沉积(ALD)、热生长工艺、旋涂技术等)来形成。这些各种材料层的厚度也可以根据特定应用而变化。参考附图，现在将更详细地描述本文所公开的方法和器件的各种示例性实施例。

图1-7描绘了MRAM(磁随机存取存储器)基元的各种新颖的实施例和在IC产品10上制造这种MRAM基元的各种新颖的方法。如本领域技术人员在完整阅读本申请之后还将理解的，本文公开的发明可用于任何形式或类型的MRAM器件，例如自旋轨道矩(SOT)MRAM、压控磁各向异性(VCMA)MRAM等。因此，当前公开的发明不应被认为限于任何特定类型或形式的MRAM器件。

IC产品10将被形成在半导体衬底(未示出)上和上方。半导体衬底可以具有各种配置，诸如体硅配置。衬底还可以具有绝缘体上半导体(SOI)配置，该配置包括基底半导体层、掩埋绝缘层和位于掩埋绝缘层上方的有源半导体层，其中在衬底上形成的晶体管器件(未示出)形成在有源半导体层中和上方。衬底可以由硅制成，或者它可以由不同于硅的材料制成。因此，术语“衬底”或“半导体衬底”应被理解为覆盖所有半导体材料和这此类材料的所有形式。

在执行图1所示的处理操作之前，在半导体衬底中和上方形成各种晶体管器件(图1中未示出)以及耦接到这些晶体管器件的各种导电接触结构(图1中未示出)。例如，在工艺流程中的这一点处，将使用传统的制造技术形成用于产品10的用作MRAM基元的读取切换元件的晶体管(未示出)以及可能的用于其他非存储器电路(诸如外围逻辑电路)的其他基于CMOS的晶体管(未示出)。图1描绘了在衬底上方的某个位置处形成绝缘材料层12(例如，二氧化硅、低k(k值小于3.3))之后的产品10。图1中还描绘了在绝缘材料层12中形成的多个导电结构14(例如，导电过孔)。导电结构14可以由任何导电材料组成，它们可以具有任何期望的配置，并且它们可以被使用各种不同的已知制造技术(例如，单镶嵌(damascene)或双镶嵌)中的任何一种来制造出。如本领域技术人员在完整阅读本申请之后将理解的，导电结构14中的每一个将被导电地耦接到本文中所公开的新颖MRAM基元的底部电极。

图2描绘了在将各种材料层依次毯式沉积在绝缘材料层12上方之后的IC产品10。更具体地，底部电极材料层16、用于MTJ(磁隧道结)元件18的多个材料层和顶部电极材料层26依次沉积在绝缘材料层12上方。底部电极材料层16可被形成为任何所需厚度，且其可由任何导电材料(例如，含金属的材料、金属化合物等)形成。在一个示例性实施例中，底部电极材料层16可由氮化钽组成。顶部电极材料层26可被形成为任何所需厚度，且其可由任何导电材料(例如，含金属的材料、金属化合物等)形成。在一个示例性实施例中，顶部电极材料层26可由氮化钽组成。底部电极材料层16和顶部电极材料层26不需要由相同的导电材料(也不是相同的厚度)形成，但是在一些应用中可能发生这种情况。

本文中描述的MTJ元件18旨在表示为被形成用于MRAM基元的任何类型的MTJ元件18。本文中所描述的MTJ元件18可由以各种不同配置布置的具有各种不同厚度的各种不同材料组成。在一个示例性实施例中，MTJ元件18可由钉扎的(或参考)铁磁材料层18A、自由铁磁材料层18B和复合绝缘体-铁磁材料-绝缘体(IFI)结构19组成。

钉扎的铁磁材料层18A可以被形成为任何所需厚度，例如1-5nm，并且其可以由多种铁磁材料中的任何铁磁材料组成，例如，Co/Pt或Co/Ni多层、Co、Fe、Ni、CoFeB合金等。虽然钉扎的铁磁材料层18A在附图中被简化地描绘为单个材料层，但是在真实世界的器件中，钉扎的铁磁材料层18A可以包括以各种不同的堆叠配置(从上到下)布置的多个材料层。

自由铁磁材料层18B可以被形成为任何所需厚度，例如，1-3nm，并且它可以由多种铁磁材料中的任何铁磁材料组成，例如Co/Pt或Co/Ni多层、Co、Fe、Ni、CoFeB合金等。虽然自由铁磁材料层18B在附图中被简化地描绘为单个材料层，但是在真实世界的器件中，自由铁磁材料层18B可以包括以各种不同的堆叠配置(从上到下)布置的多个材料层。钉扎的铁磁材料层18A和自由铁磁材料层18B不需要由相同的铁磁材料(也不形成具有相同厚度)形成，但是在一些应用中可能发生这种情况。

继续参考图2，IFI结构19包括底部绝缘层20、位于底部绝缘层20上方的铁磁材料层22和位于铁磁材料层22上方的顶部绝缘层24。在一个示例性实施例中，底部绝缘层20位于底部电极材料层16上并与底部电极材料层16物理接触，铁磁材料层22位于底部绝缘层20上并与底部绝缘层20物理接触，以及顶部绝缘层24位于铁磁材料层22上并与铁磁材料层22物理接触。

顶部绝缘层24可以被形成为任何所需厚度，例如0.5-1.5nm，并且它可以由任何绝缘材料形成。在一个示例性实施例中，顶部绝缘层24可以包括基于氧化物的绝缘材料，例如MgO、Al₂O₃、TiO_x、AlTiO、MgZnO、ZnO、Ga₂O₃等。底部绝缘层20和顶部绝缘层24不需要由相同的材料(或材料的堆叠)形成，也不需要被形成为具有相同的厚度，但是在一些应用中可能发生这种情况。

IFI结构19中的铁磁材料层22可由任何铁磁材料形成，例如Fe、Co、FeB、Co/Pt或Co/Ni多层、CoFeB合金等。如下文将更充分描述的，在一个示例性实施例中，铁磁材料层22非常薄是非常重要的。在一个示例性实施例中，铁磁材料层22被形成为小于10埃的厚度。在一个示例性实例中，可通过执行PVD工艺或CVD工艺来形成铁磁材料层22。

图3描绘了通过执行传统制造技术在产品10上形成例如光致抗蚀剂/BARC的图案化的层28之后的IC产品。

图4描绘了在通过图案化的蚀刻掩模28执行例如各向异性蚀刻工艺的一个或多个蚀刻工艺来蚀刻层26、18B、24、22、20、18A和16的暴露部分以导致形成多个MRAM基元30之后的产品10。在本文中所描述的示例性示例中，蚀刻工艺在底部电极材料层16内停止。结果，底部电极材料层16的第一部分16A用作存储器基元中的每一个的底部电极，而底部电极材料层16的剩余部分16B用作导电字线。当然，其他工艺流程和配置也是可能的。例如，底部电极材料层16可在其整个垂直厚度上被完全蚀刻，即，使得绝缘材料层12被暴露，在此情况下，存储器基元30的底部电极将为离散元件。在完成蚀刻工艺之后去除图案化的蚀刻掩模28。当从上方观看时，MRAM基元30可具有各种不同的配置或形状。在本文中描述的示例中，当从上方观看时，MRAM基元30将被图案化以便具有大体上圆形的配置，如图4的左上部分所示。在所描述的示例中，MRAM基元30具有外周边30P。

图5描绘了在执行若干工艺操作之后的IC产品10。首先，执行共形沉积工艺以在产品10上形成共形的封装层31。共形的封装层31可以具有任何所需厚度，并且其可以由各种不同材料中的任何材料组成，例如，SiN、SiC、SiCN、SiOCN、Al₂O₃、HfO_x等。如最初所形成的，共形的封装层31覆盖每一个存储器基元30的顶部电极26的上表面26S。之后，在共形的封装层31上方形成代表性的绝缘材料层32。绝缘材料层32旨在本质上是代表性的，因为它实际上可以包括多个材料层，例如绝缘材料和蚀刻停止层。绝缘材料层32可具有任何所需厚度，且其可由各种不同材料中的任何材料组成，例如，SiO₂、低k材料等。接着，执行CMP工艺以去除共形的封装层31中的位于存储器基元30的顶部电极26的上表面26S上方的部分。

图6描绘了在执行若干工艺操作之后的产品10。首先，绝缘材料层34(例如，二氧化硅、低k材料(k值小于3.3))被形成在存储器基元30上方。接着，示例性的分开的导电接触结构36(例如，导电过孔)被形成在绝缘材料层34中，以便导电地接触每个存储器基元30的顶部电极26。导电接触结构36可以由任何导电材料组成，它们可以具有任何所需配置，并且它们可以被使用各种不同的已知制造技术(例如，单镶嵌或双镶嵌)中的任何一种来制造出。作为这些工艺操作的一部分，接触开口将被形成在顶部电极26上方的绝缘材料层34中。如果先前未去除共形的封装层31中的位于顶部电极26的上表面26S上方的部分，如上文关于图5所描述的，位于顶部电极26的上表面26S上方的共形的封装层31也可在工艺流程中的此点处被去除。

图7描绘了本文公开的示例性存储器基元30的替代实施例。在该实施例中，存储器基元30包括位于顶部电极26与自由铁磁材料层18B之间的可选的绝缘材料层38。绝缘材料层38可以由各种不同材料组成，例如MgO，并且其可以被形成为任何所需厚度，例如，0.5-1.5nm。在一个示例性工艺流程中，绝缘材料层38可以在图2所示的处理点处被形成在自由铁磁材料层18B的上方。之后，绝缘材料层38可以与用于存储器基元30的其他材料层一起被图案化。如果存在绝缘材料层38，则该绝缘材料层38可以增加存储器基元30的PMA(垂直磁各向异性)。

如本领域技术人员在完整阅读本申请之后将理解的，本文中所公开的新颖的MRAM基元30相对于现有技术的MRAM基元提供了显著的益处。通常，对于使用PVD工艺形成的现有技术的MRAM基元，在MTJ结构包括位于自由铁磁层与钉扎的铁磁层之间的不间断的连续的MgO层的情况下，针对小于10Ω-μm²的RA乘积(RA product)实现的最佳TMR值通常小于约200％。这样的相对低的TMR值降低了现有技术的MRAM基元的感测裕度，从而限制了将这种现有技术的MRAM基元并入到IC产品中的高密度存储器阵列中的能力。

相对的，由于在本文中所公开的新颖的IFI结构19被并入到新颖的存储器基元30中，本文中所公开的用于新颖的存储器基元30的TMR值和感测裕度可大于使用PVD工艺所形成的典型现有技术MRAM基元的TMR值和感测裕度。例如，与包括连续的绝缘层(例如，MgO)(没有铁磁性材料位于连续的MgO层内)的典型MRAM基元的约1200％的理论TMR值相比，本文中所公开的新颖的存储器基元30可具有约1574％的理论TMR值。然而，对于使用PVD工艺制造的本文所公开的真实世界的MRAM基元30，TMR值落在约230-250％的范围内。这表示新颖的存储器基元30的TMR值相对于具有连续的绝缘层(例如，MgO)(没有铁磁性材料位于连续的MgO层内)的现有技术MRAM基元(使用PVD工艺制造)的TMR值的大约近似31％的改进。

本文中公开的新颖的存储器基元30的非常重要的方面是在底部绝缘层20与顶部绝缘层24之间放置了超薄铁磁材料层22。如果铁磁材料层22太厚，例如，如果其被制成大于约12埃的厚度，则铁磁材料层22将基本上用作另一自由铁磁材料层，并且这种MRAM基元的整体功能将是有问题的并难以读取这种MRAM基元(具有厚铁磁材料层)上的任何被存储的值。

然而，通过将超薄铁磁材料层22并入本文公开的新颖的IFI结构19中，相对于典型的现有技术MRAM基元，用于新颖的存储器基元30的TMR值和感测裕度是改进了的。这种情况发生是因为超薄铁磁材料层22仅使新颖的存储器基元30的“自旋滤波”方面更有效，并且由于缺乏磁矩和界面各向异性，该超薄铁磁材料层22不会主动参与新颖的存储器基元30的STT切换机制。在一个示例性示例中，可以通过执行各种CVD工艺来形成超薄铁磁材料层22。在这样的示例性示例中，由于PVD工艺导致的超薄铁磁材料层22的预期非晶(amorphous)性质确保了在超薄铁磁材料层22内并且沿着垂直(+z)方向存在弱耦合。因此，超薄铁磁层22不充当伪(pseudo)自由层并且不干扰STT切换过程。当然，如本领域技术人员在完整阅读本申请之后将理解的，本文中公开的发明不限于其中铁磁材料层22性质上是非晶的情况。更具体地，本文公开的发明可以在铁磁材料层22具有基本晶体结构的情况下采用。

作为结果，超薄铁磁材料层22表现出朝向STT切换机制的基本上非磁性的行为。然而，如本领域技术人员在完整阅读本申请之后将理解的，在本文所公开的新颖的存储器基元30的设计中，应当确保在钉扎的铁磁材料层18A与自由铁磁材料层18B之间不存在偶极(dipolar)耦合。另外，本文所公开的新颖的存储器基元30中反映的技术可在宽范围的MTJ再复制(recopy)和RA乘积之上传递。

上面公开的特定实施例仅是示例性的，因为本发明可以通过对于获益于此处的教导的本领域的技术人员显而易见的不同但等效的方式进行变型和实践。例如，上面提出的工艺步骤可以以不同的顺序执行。此外，除了以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或变型，并且所有这些变化都被认为在本发明的范围和精神内。需要指出，本说明书和所附权利要求中使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述各种工艺或结构只是用作对这些步骤/结构的简略参考，并不一定暗示以该有序的顺序执行/形成这样的步骤/结构。当然，取决于准确的权利要求语言，可能需要也可能不需要这些工艺的有序的顺序。因此，本文寻求的保护在下面的权利要求中提出。