具体实施方式

以下描述目前考虑用于执行本发明的最优实施例。所述描述是出于图解说明本发明的一般原理目的而进行且并不打算限制本文中所公开的发明性概念。

现参考图1，磁性存储器元件100可呈垂直磁性隧道结(pMTJ)存储器元件的形式。磁性存储器元件可包含MTJ 101，所述MTJ可包含磁性参考层102、磁性自由层104及位于磁性参考层102与磁性自由层104之间的薄的非磁性电绝缘势垒层106。势垒层106可以是例如MgO等的氧化物。磁性参考层具有固定在优选地垂直于层的平面的方向上的磁化108，如由箭头108所指示。磁性自由层104具有可处于垂直于层104的平面的两个方向中的任一方向上的磁化110。虽然自由层104的磁化110在静止状态中保持在垂直于层104的平面的两个方向中的任一方向上，但所述磁化可在这两个方向之间移动，如本文中下文将更详细描述。当磁性自由层104的磁化110处于与参考层102的磁化108相同的方向上时，跨越层102、106、104的电阻处于低电阻状态下。相反地，当自由层104的磁化110与参考层102的磁化108相反时，跨越层102、106、104的电阻处于高电阻状态下。

磁性参考层102可以是反平行磁性钉扎结构(例如合成反铁磁体(SAF)112)的一部分，所述反平行磁性钉扎结构可包含磁性平衡底层114以及位于底部SAF层114与参考层102之间的非磁性反平行耦合层(例如Ru)116。将在本文中下文更详细描述的反平行耦合层116可构造成具有将以反平行配置来耦合层114、102的组成及厚度。层114、102之间的反平行耦合确保参考层102的磁化108处于与底部SAF层114的磁化118的方向相反的方向上。

可在存储器元件100的底部附近提供种子层120以在上文沉积层中开始所期望晶体结构。可在存储器元件100的顶部附近提供封盖层121以在制造期间(例如在高温退火期间)保护下伏层并使其免于暴露于环境大气。封盖层121可由例如Ta构造。另外，Ru硬掩模层122形成于存储器元件100的封盖层121之上的顶部处。任选地，Ru层122可充当硬掩模层及封盖层121两者，从而消除对单独封盖层122的需要。Ru的使用提供胜过其它硬掩模材料层材料的数个优点。举例来说，Ru硬掩模层122并不形成电绝缘氧化物，且因此甚至在将使其它硬掩模材料氧化的各种处理步骤之后仍保持良好电导体。因此，Ru硬掩模122可保持在成品存储器元件100中而不会赋予任何寄生电阻。另外，Ru具有通过离子束蚀刻(也称为离子铣削)来进行移除的高电阻。这有利地允许硬掩模层变得更薄，这又允许存储器元件间隔更低且数据密度增加。关于制造磁性存储器元件的各种方法，此种Ru封盖层122的这些优点将更易于了解，如本文中下文所更详细描述。

另外，可在存储器元件100的底部及顶部处提供电极124、126。可由非磁性导电材料(例如Ta、W、Cu及Al中的一或多者)构造的电极124、126可提供与电路系统128的电连接，所述电路系统可包含电流源且进一步包含电路系统，例如用于读取跨越存储器元件100的电阻的CMOS电路系统。

磁性自由层104具有致使自由层104的磁化110在垂直于自由层104的平面的两个方向中的一个方向上保持稳定的垂直磁性各向异性。在写入模式中，通过从电路系统128施加通过存储器元件100的电流，自由层104的磁化110的定向可在这两个方向之间切换。一个方向上的电流将致使存储器元件翻转到第一定向，且相反方向上的电流将致使磁化翻转到第二相反方向。举例来说，如果磁化110最初定向在图1中的向下方向上，那么在向下方向上施加通过元件100的电流将致使电子在相反方向上向上流动通过元件100。行进通过参考层的电子将由于参考层102的磁化108而变得自旋极化。这些自旋极化电子在自由层104的磁化110上引起自旋扭矩，这致使磁化翻转方向。

另一方面，如果自由层104的磁化110最初处于图1中的向上方向上，那么在向上方向上施加通过元件100的电流将致使电子在相反方向上向下流动通过元件100。然而，由于自由层104的磁化110与参考层102的磁化108相反，因此具有相反自旋的电子将不能够高效地传送通过势垒层106到达参考层102。因此，具有相反自旋的电子将在势垒层106处被反射并返回到具有与参考层102的自旋极化相反的自旋极化的自由层104。这些自旋极化电子引起致使自由层104的磁化110从向上方向翻转到向下方向的自旋扭矩。

图2是展示通过电接触件206与二维平面化源极线204连接的磁性存储器元件202阵列的透视图。字线208通过竖直晶体管沟道选择器(图2中未展示)将存储器元件202及接触件206与源极平面204选择性地连接。多个导电位线210在与竖直晶体管沟道选择器及源极平面204相对的端处与存储器元件202电连接。

源极平面204形成于衬底212上，所述衬底可以是半导体衬底，例如硅(Si)。源极平面204可包含第一层214，所述第一层可以是半导体衬底212的掺杂(例如n掺杂)层。源极平面204也可包含任选第二层216，所述第二层可以是搭接到n掺杂层204的导电金属。虽然是任选的，但第二导电金属层216提供额外导电性以将写入电流提供到存储器元件202。

对甚至更大数据容量的争取已导致对增加阵列中的存储器元件202的密度的争取。在此些阵列中，源极线先前已形成为与存储器元件202的行或列连接的二维线。此些源极线已通过在衬底中将掺杂区(例如n掺杂)形成为多个线来构造。然而，已通过制造限制且也通过导电性及分离限制来限制此些线性源极线的密度。

然而，本发明通过并入有二维源极平面204而无需形成单独经图案化线性一维源极线极大幅增加了数据密度增加的可能性。图3展示如从图2的线3-3看到的侧视横截面图，以便更详细地描述存储器元件202、连接器206、字线208及源极线204。

图3展示衬底212，如上文所提及的所述衬底可以是半导体衬底(例如Si衬底)。掺杂层214形成于衬底212的上部表面中，且任选(但优选)导电层216可形成于掺杂层214之上(与掺杂层214搭接)。导电金属层216可通过例如溅镀沉积等的工艺而沉积。竖直半导体沟道结构形成于源极平面层304之上。垂直沟道结构包含竖直半导体列308，所述竖直半导体列优选地是在半导体列308的上部端及下部端处具有源极区及漏极区的Si。半导体列308在其外部侧处由栅极电介质层302环绕，所述栅极电介质层可以是例如SiCh或NiOx等的氧化物层或氮化物层。栅极线208形成于邻近半导体列308及栅极电介质302处，使得栅极电介质层302将栅极线208与半导体列308分离。栅极线208可以是n掺杂半导体层(例如n掺杂Si)或者也可以是例如金属等的导电材料。形成于栅极线208的底部处的电介质层304将栅极线与下伏源极线层204分离。电介质层304可以是例如SiCh或NiOx等的氧化物或氮化物。另一电介质层306可形成于栅极线208的顶部处，以便将栅极线208与环绕结构电隔离。上部电介质层可以是例如SiCh或SiNx等的氧化物或氮化物。半导体列308可通过外延生长形成或者可通过多晶半导体(例如多晶Si)的沉积后续接着退火工艺而形成。半导体列308的上部部分及下部部分可经掺杂以形成半导体列308的源极区及漏极区。

磁性存储器元件202可形成于半导体列308之上。底部电极312可形成于存储器元件202的底部处以在存储器元件202与半导体列308之间提供电连接。底部电极312可由例如TaN等的导电金属形成。可在存储器元件202与半导体列308之间(例如在底部电极312与半导体列308之间)提供额外导电接触结构(未展示)。上部电极314可形成于存储器元件202的顶部处以在先前参考图2所描述的存储器元件202与位线210之间提供电连接。上部电极314可由例如TaN等的材料形成且可充当上部电极及用于构造存储器元件202的硬掩模两者。位线210可以是导电非磁性金属。电介质隔离层310可形成于存储器元件202的侧部处以环绕存储器元件202，以便在存储器元件202与阵列中的其它邻近存储器元件之间提供电隔离。电介质隔离层310可由例如SiOx或SiNx等的一或多个氧化物层或氮化物层构造。

磁性存储器元件202可以是磁性隧道结(MTJ)。磁性存储器元件202可具有例如上文参考图1所描述的MTJ结构100等的结构或者可具有一些其它适合结构。为了将数据写入到磁性存储器元件202，将电流施加到介于源极平面204与位线210之间的存储器元件。电流流动通过存储器元件202的方向确定存储器元件将切换到高电阻反平行磁性状态还是切换到低电阻平行磁性状态。为了从存储器元件读取数据位，跨越介于位线210与源极平面204之间的存储器元件202而施加读取电流(小于写入电流)。将栅极电介质302及栅极线208环绕在一起的半导体列308提供用于将写入电流选择性地施加到存储器元件的晶体管选择器。当将电压施加到栅极层208时，晶体管被接通，从而允许电流流动通过半导体沟道308。栅极层208可以是存储器阵列的字线的一部分或者可以与其连接。

图4展示并入有源极平面的存储器阵列400的电示意图。阵列400包含布置成行R0、R1、…、Rx及列C0、C1、C2、…、Cx的多个磁性存储器元件402。磁性存储器元件202中的每一者在一个端(例如底部端)处与沟道选择器204连接，所述沟道选择器的构造可类似于先前所描述的图3的构造。每一沟道选择器204将其相关联磁性存储器元件与源极平面VSP 206选择性地连接。沟道选择器充当用以将源极平面电压施加到存储器元件202或者将存储器元件202与源极平面206断开连接的开关。沟道选择器204中的每一者与字线连接，所述字线用于将栅极电压施加到沟道选择器以将沟道选择器转为“接通”状态或者移除栅极电压以将沟道选择器204转为“断开”状态。

继续参考图4，一或多个位线I/O多路复用器210与存储器元件的一或多个列连接。将位线电压施加到其相应存储器元件202的端处，所述端与连接源极平面电压的端相对。多个位线沟道选择器(晶体管)212可经提供以选择将位线电压施加到存储器元件202的哪一列(C0、…、Cx)。

值得重申的是，源极平面206示意性地表示连接到阵列中的所有存储器元件/沟道选择器组合202、204的二维源极平面，所述二维源极平面可呈上文参考图2及3所描述的平面化结构204的形式。特定存储器元件202的选择是通过受控制地施加经由通过来自相关联字线208的电压激活的相关联沟道选择器的源极平面电压以及通过施加通过激活相关联位线沟道选择器212的位线电压而提供。

也应指出，源极平面206可与源极平面电压源214连接或者另一选择是可与接地连接。通过存储器元件202提供足以切换存储器元件的存储器状态的电流所需的电压被称为切换电压Vsw。源极平面电压应等于或大于Vsw。参考图5，到位线的供应电压VDD应大于或等于2×Vsw。VSP可经调整以提供较高切换电压，以便根据需要写入“1”或“0”。因此，当写入到个别存储器元件202时，施加到存储器元件202的净电压的量必须至少等于切换电压Vsw。如果源极平面206与电压源214连接，那么电压源提供至少等于Vsw的所述电压VSP。为了在一个方向上写入，相关联沟道选择器204打开且源极电压施加电压VSP，其中位线提供零电压。因此，在那种情形中，电压VSP(例如在向上方向上通过存储器元件202)足以切换存储器元件的存储器状态。为了将存储器元件切换到相反状态，位线经配置以提供至少2(Vsw)或两倍源极电压的电压。然后，在这种情形中，通过存储器元件的净电压在相反方向上将是VSP，由此在相反方向上提供切换。

另一方面，如果源极平面206连接到接地，那么所述源极平面将不提供有效电压。在那种情形中，位线及相关联电路系统经配置以取决于所期望磁性状态而提供正或负的位线电压。位线将经配置以提供+VSP或-VSP的电压，其中VSP的绝对值等于或大于切换电压Vsw。

图5展示例如上文所描述的存储器阵列中的存储器元件的切换特性的图表，并且也展示个别存储器元件的示意图，所述示意图展示与在“1”存储器状态与“0”存储器状态之间的切换相关联的电流。线502指示经施加以打开图2、3及4中所展示的沟道选择器206以便允许电流流动通过磁性传感器202的字线电压。线504是位线电压，且线506是当写入“0”存储器状态(将存储器元件从平行磁性状态切换到反平行磁性状态)时的列地址选择0(CS0)。在这种情形中，源极平面维持在VSP电压下，且位线具有低电压。这允许电流在如由箭头505指示的向上方向上流动通过存储器元件202，由此致使存储器元件202从低电阻反平行状态切换到高电阻反平行状态。

另一方面，图表中的线508展示返回到VSP电压的BLO(504)，且线510指示当从反平行状态切换到平行磁性状态(“1”切换到“0”)时的位线1(BL1)电压。这些电压曲线对应于邻近示意图上的箭头512，其中向下方向上的电流将存储器元件从反平行高电阻(“1”)状态切换到平行低电阻(“0”)状态。

字线WL在负电压VNWL(大约﹣0.2V到﹣0.7V)下开始。负栅极电压的目的是为了减少存取晶体管的亚阈值泄漏电流。WL被驱动到VPP电压，所述电压大于VDD加上大于存取晶体管的VT的一倍或两倍的电压，以对存储器单元进行存取。所有位线最初被预充电到VSP电压。源极平面是电源平面，用于取决于所选择位线电压而供应或汇集电流。VSP是大约为VDD电压的一半下的恒定电源。如果位线电压被驱动到VDD，那么电流将从位线流动通过MTJ202及存取晶体管513到达源极平面，如由箭头512所指示。如果位线被驱动到VSS，那么电流将从源极平面流动通过存取晶体管513及MTJ 202到达位线，如由箭头505所指示。图5中的波形展示位线0(BLO，504)被驱动为LOW以在列地址选择0(CS0)中写入逻辑“1”(平行到反平行)。接下来，位线1(BL1，510)被驱动为HIGH以在列地址选择1(CS1，508)中写入逻辑“0”(反平行到平行)。在写入之后，位线被预充电到VSP。列地址线未被选择并被驱动到VSS。然后，WL被关断以驱动到VNWL。

虽然上文已描述各种实施例，但应理解，所述实施例仅以实例方式而非限制方式呈现。归属于本发明的范围的其它实施例对所属领域的技术人员来说也可以是显而易见的。因此，本发明的广度及范围不应由上文所描述的示范性实施例中的任一者限制，而是应仅根据以下权利要求书及其等效物而定义。