具体实施方式

以下详细描述本质上是示例性的，并非旨在限制器件或者器件的应用和用途。此外，不旨在受到这些器件的先前背景或以下详细描述中提出的任何理论的束缚。

图1A是根据本公开的实施例的存储器器件阵列108的截面图。在实施例中，存储器器件阵列108可以是MRAM阵列。参考图1A，存储器器件阵列108可以包括具有第一部分128a和紧邻第一部分128a的第二部分128b的电介质层128。可以在电介质层的第二部分128b中形成第一接触柱132和第二接触柱136。可以在第一接触柱132上方形成第一磁隧道结148，并且可以在第二接触柱136上方形成第二磁隧道结158。可以在第一磁隧道结148和第二磁隧道结158的侧壁上形成阻挡层142。阻挡层142可以在电介质层的第二部分128b的水平表面上方延伸。间隔物138可以覆盖阻挡层142。覆盖阻挡层142的间隔物138可以位于第一磁隧道结148与第二磁隧道结158之间的间隙中。在实施例中，覆盖阻挡层142的间隔物138可以完全填充第一磁隧道结148与第二磁隧道结158之间的间隙。可以在间隔物138和阻挡层142上方形成低介电常数材料150。低介电常数材料150可以由包括硅、碳、氧和氢或SiCOH的碳掺杂的氧化物电介质或超低介电常数材料制成。术语“低介电常数材料”可以指介电常数小于3.9的电介质材料。术语“超低介电常数材料”可以指介电常数小于2.5且孔隙率大于5％的电介质材料。

阻挡层142可以在电介质层的第二部分128b的上部的侧壁上方延伸。电介质层的第二部分128b的上部可以位于阻挡层142与第一接触柱132之间以及位于阻挡层142与第二接触柱136之间。电介质层128可以由原硅酸四乙酯(TEOS)、SiCOH或氮化硅制成。在另外的实施例中，阻挡层142可以在第一接触柱132和第二接触柱136的上部上方延伸。间隔物138可以位于阻挡层142的上表面和侧壁上。阻挡层142的上表面可以在电介质层的第二部分128b的水平表面上方延伸。在实施例中，间隔物138可以完全覆盖阻挡层142的上表面。间隔物138和阻挡层142可以完全覆盖第一磁隧道结148和第二磁隧道结158的侧壁。阻挡层142可以由氮化硅、无氧电介质材料或任何其他合适的电介质材料制成。间隔物138可以由TEOS或氮化硅制成。

可以在第一磁隧道结148上方形成第一上部金属化层152，并且可以在第二磁隧道结158上方形成第二上部金属化层156。第一上部金属化层152和第二上部金属化层156可以在低介电常数材料150中形成。

NBloK层126可以围绕第一接触柱132的下部和第二接触柱136的下部。NBloK层126可以形成在电介质层128与低介电常数材料112之间。第一下部金属化层116和第二下部金属化层118可以形成在低介电常数材料112中并且分别与第一接触柱132和第二接触柱136的底部接触。

图1B是根据本公开的实施例的由虚线圈出的存储器器件阵列108的一部分的放大图。参考图1B，第一磁隧道结148可以包括位于第一接触柱132上方的底部电极层180。尽管未示出，但是可以在底部电极层180上方形成反铁磁层。可以在底部电极层180或反铁磁层上方形成铁磁固定层178。可以在铁磁固定层178上方形成绝缘层176。可以在绝缘层176上方形成铁磁自由层172。可以在铁磁自由层172上方形成帽盖层170。可以在帽盖层170上方形成顶部电极层168。

图1C是根据本公开的实施例的相应逻辑器件110中的金属化结构的截面图。可以在图1C中使用图1A和图1B中所用的相同参考标号来指示相同的特征。参考图1C，相应逻辑器件110中的金属化结构可以与存储器器件阵列108同时制造。参考图1C，相应逻辑器件110中的金属化结构可以包括接触柱162，接触柱162的下部被电介质层的第一部分128a围绕。接触柱162的上部和接触柱162上方的上部金属化层166可以被低介电常数材料150围绕。低介电常数材料150可以覆盖电介质层的第一部分128a的上表面。

下部金属化层122可以与接触柱162的底部接触。下部金属化层122可以形成在低介电常数材料112中。NBloK层126可以形成在低介电常数材料112和下部金属化层122上方以及电介质层的第一部分128a下方。NBloK层126可以在用于接触柱132、136和162的过孔(via)蚀刻期间用作蚀刻停止层。NBloK层126可以被氮化物层或硅碳氮化物(SiCN)代替。

图2A至图7A示出了根据本公开的实施例的图1A所示的存储器器件阵列108的制造工艺流程。图2B至图7B示出了根据本公开的实施例的图1C所示的相应逻辑器件110中的金属化结构的制造工艺流程。

图2A是根据本公开的实施例的部分完成的存储器器件阵列108的截面图。参考图2A，可以在低介电常数材料112中形成第一下部金属化层116和第二下部金属化层118。可以在低介电常数材料112、第一下部金属化层116和第二下部金属化层118上方形成NBLoK层126。可以在NBLoK层126上方形成电介质层128。可以在电介质层128和NBLoK层126中形成第一接触柱132和第二接触柱136。在实施例中，第一接触柱132和第二接触柱136可以具有与电介质层128的高度基本上相等的高度。第一接触柱132和第二接触柱136的底部可以分别位于第一下部金属化层116和第二下部金属化层118上方。

图2B是根据本公开的实施例的相应逻辑器件110中的部分完成的金属化结构的截面图。参考图2B，可以在低介电常数材料112中形成下部金属化层122。可以在下部金属化层122和低介电常数材料112上方形成NBLoK层126。可以在NBLoK层126上方形成电介质层128。

图3A是根据本公开的实施例的在形成磁隧道结之后的部分完成的存储器器件阵列的截面图。参考图3A，可以在第一接触柱132上方形成第一磁隧道结148，并且可以在第二接触柱136上方形成第二磁隧道结158。第一磁隧道结148和第二磁隧道结158的形成在本领域中是公知的，此处不再进一步详述。在实施例中，磁隧道结148和158可以具有分别大于或等于接触柱132和136的宽度y的宽度x。第一磁隧道结148和第二磁隧道结158可用作掩蔽层以去除电介质层128的上部。去除工艺可以是干法蚀刻或湿法蚀刻工艺。去除工艺可以在第一磁隧道结148和第二磁隧道结158下方并围绕第一接触柱132和第二接触柱136的上部留下电介质层128的上部的一部分。在另外的实施例中，去除工艺可以完全去除电介质层128的上部以暴露第一接触柱132和第二接触柱136的上部。在实施例中，去除工艺可以留下围绕第一接触柱132和第二接触柱136的下部并在NBLoK层126上方水平延伸的电介质层128的下部。

图3B是根据本公开的实施例的在去除电介质层128的上部之后的相应逻辑器件110中的部分完成的金属化结构的截面图。参考图3B，去除工艺可以留下在NBLoK层126上方水平延伸的电介质层128的下部。

图4A是根据本公开的实施例的在形成阻挡层142和电介质间隔物材料146之后的部分完成的存储器器件阵列108的截面图。参考图4A，阻挡层142可以沉积在第一磁隧道结148和第二磁隧道结158的侧壁和顶表面上方、电介质层128的上部的侧壁上方、以及电介质层128的下部的水平表面上方。在另外的实施例中，可以在第一接触柱132和第二接触柱136的上部上方沉积阻挡层142。可以在阻挡层142上方沉积电介质间隔物材料146的层。用于阻挡层142和电介质间隔物材料146的沉积工艺可以是化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或任何其他合适的沉积工艺。

图4B是根据本公开的实施例的在形成阻挡层142之后的相应逻辑器件110中的部分完成的金属化结构的截面图。可以在电介质层128的水平表面上方沉积阻挡层142。可以在阻挡层142上方沉积电介质间隔物材料146的层。

图5A是根据本公开的实施例的在形成间隔物138之后的部分完成的存储器器件阵列108的截面图。参考图5A，在阻挡层142上方形成间隔物138可以包括：从第一磁隧道结148的顶表面和第二磁隧道结158的顶表面以及电介质层的第一部分128a的水平表面去除电介质间隔物材料146的层的第一部分。去除工艺可以是各向异性蚀刻。术语“各向异性蚀刻”可以指沿特定方向去除材料的蚀刻工艺。去除工艺可以在第一磁隧道结148和第二磁隧道结158的侧壁上方以及电介质层的第二部分128b的水平表面上方留下电介质间隔物材料146的层的第二部分，从而形成间隔物138。

图5B是根据本公开的实施例的在去除电介质间隔物材料146的层的第一部分之后的相应逻辑器件110中的部分完成的金属化结构的截面图。参考图5B，去除工艺可以在电介质层的第一部分128a的水平表面上留下阻挡层142。

图6A是根据本公开的实施例的在从电介质层的第一部分128a的水平表面以及第一磁隧道结148和第二磁隧道结158的顶表面去除阻挡层142的第一部分之后的部分完成的存储器器件阵列108的截面图。去除工艺可以是湿法蚀刻或干法蚀刻，并且可以在第一磁隧道结148和第二磁隧道结158的侧壁上以及在电介质层的第二部分128b的水平表面和侧壁上方留下阻挡层142的第二部分。在另外的实施例中，去除工艺可以在第一接触柱132和第二接触柱136的上部上方留下阻挡层142的第二部分。

图6B是根据本公开的实施例的在从电介质层的第一部分128a的水平表面去除阻挡层142的第一部分之后的相应逻辑器件110中的部分完成的金属化结构的截面图。去除工艺可以在NBLoK层126上方留下电介质层的第一部分128a。

图7A是根据本公开的实施例的在形成低介电常数材料150的层之后的存储器器件阵列108的截面图。参考图7A，低介电常数材料150的层可以沉积在间隔物138、第一磁隧道结148、第二磁隧道结158和电介质层128上方。沉积工艺可以是CVD、ALD、PVD或任何其他合适的沉积工艺。可以在第一磁隧道结148上方形成第一上部金属化层152，并且可以在第二磁隧道结158上方形成第二上部金属化层156。第一上部金属化层152和第二上部金属化层156可以形成在低介电常数材料150中。第一上部金属化层152和第二上部金属化层156的形成在本领域中是公知的，此处不再进一步详述。

图7B是根据本公开的实施例的在形成低介电常数材料150的层之后的相应逻辑器件110中的金属化结构的截面图。参考图7B，低介电常数材料150的层可以沉积在电介质层的第一部分128a上方。可以在低介电常数材料150的层、电介质层的第一部分128a和NBLoK层126中形成接触柱162。接触柱162的底部可以位于下部金属化层122上。可以在接触柱162的顶表面上方形成上部金属化层166。接触柱162和上部金属化层166的形成在本领域中是公知的，此处不再进一步详述。

说明书和权利要求书中的术语“第一”、“第二”、“第三”等(如果有)用于区分相似的元素，而并不一定用于描述特定的次序或时间顺序。应当理解，如此使用的术语在适当的情况下是可互换的，以使得本文描述的器件的实施例例如能够以不同于本文示出或以其他方式描述的顺序操作。说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上方”、“下方”等(如果有)仅用于描述的目的，而不一定用于描述永久性的相对位置。应当理解，如此使用的术语在适当的情况下是可互换的，以使得本文描述的器件的实施例例如能够以不同于本文示出或以其他方式描述的取向操作。类似地，如果本文描述的方法包括一系列步骤，则本文中呈现的这些步骤的顺序不一定是可以执行这些步骤的唯一顺序，所述步骤的特定步骤可以被省略和/或另外一些在此未描述的特定步骤可以被添加到该方法中。此外，术语“包括”、“包含”、“具有”及其任何变体旨在涵盖非排他性的包含内容，使得包括一系列元素的过程、方法、物品或器件不一定限于这些元素，而是可以包括未明确列出的或并非这些过程、方法、物品或器件所固有的其他元素。

尽管上面对器件的详细描述中已经给出了若干示例性实施例，但是应当理解，存在许多变型。应当进一步理解，实施例仅是示例，并非旨在以任何方式限制器件的范围、适用性、尺寸或配置。而是，上面的详细描述将为本领域技术人员提供实现器件的示例性实施例的便利指南，将理解，在不偏离所附权利要求中陈述的本公开范围的情况下，可以对示例性实施例中描述的元素的功能和布置及其制造方法进行各种改变。