半导体基板及其形成方法
阅读说明：本技术 半导体基板及其形成方法 (Semiconductor substrate and method for forming the same ) 是由 李文中 廖翠芸 焦平海 于 2020-06-02 设计创作，主要内容包括：一种半导体基板及其形成方法,该半导体基板包括第一硅基板、氧化层、第二硅基板及外延层。氧化层设置于第一硅基板上。第二硅基板设置于氧化层上。第二硅基板具有介于10nm～10μm的厚度。外延层设置于第二硅基板上。由于第二硅基板的厚度较薄,因此外延层对第二硅基板所造成的应力也会较小,从而使外延层的品质较佳,因此,半导体基板具有不易翘曲的特性。(A semiconductor substrate and a forming method thereof are provided, the semiconductor substrate includes a first silicon substrate, an oxide layer, a second silicon substrate and an epitaxial layer. The oxide layer is disposed on the first silicon substrate. The second silicon substrate is disposed on the oxide layer. The second silicon substrate has a thickness of 10nm to 10 μm. The epitaxial layer is disposed on the second silicon substrate. Because the second silicon substrate is thin, the stress caused by the epitaxial layer on the second silicon substrate is small, so that the quality of the epitaxial layer is good, and the semiconductor substrate has the characteristic of being difficult to warp.)
技术领域
本公开涉及一种半导体基板及一种形成半导体基板的方法。
背景技术
随着半导体集成电路(Integrated Circuit,IC)产业的进步，制造者需要在制程上进行优化与改良，以生产尺寸更小且性能更好的产品。在半导体制程中，基板性能的优劣会影响后续的制造流程及IC产品的品质。举例来说，绝缘层上覆硅(Silicon onInsulator,SOI)基板具有减少漏电流、提高饱和电流及消耗功率低等优点，而被广泛研究与应用。
在使用硅基板生长外延层来形成半导体基板的制程技术中，可能会因为外延层的晶格缺陷，从而使应力集中于硅基板上，当应力释放时会使外延层产生差排，从而使硅基板变形或扭曲，甚至是断裂。另外，外延层与硅基板的晶格常数差异大，且外延层与硅基板的热膨胀系数亦差异大，因此容易造成半导体基板翘曲，且使外延层品质不佳。
鉴于上述，目前亟需一种可以解决上述问题的半导体基板及形成此半导体基板的方法。
发明内容
本公开提供了一种半导体基板，包括第一硅基板、氧化层、第二硅基板及外延层。氧化层设置于第一硅基板上。第二硅基板设置于氧化层上。第二硅基板具有介于10nm～10μm的厚度。外延层设置于第二硅基板上。
在一些实施方式中，第一硅基板具有第一阻值，第二硅基板具有第二阻值，第一阻值小于第二阻值。
在一些实施方式中，第一硅基板具有介于0.0001～1Ohm-cm的第一阻值。
在一些实施方式中，第二硅基板具有介于1～10000 Ohm-cm的第二阻值。
在一些实施方式中，第一硅基板具有介于0.0001～1Ohm-cm的第一阻值，且第二硅基板具有介于1～10000 Ohm-cm的第二阻值。
在一些实施方式中，第一硅基板为超重掺芯片。
在一些实施方式中，外延层包括氮化镓、磷化镓、砷化镓、磷化铟、磷化铟镓、锑化铟镓或其组合。
本公开提供了一种形成半导体基板的方法，其包含以下步骤。接收复合基板。复合基板包括第一硅基板、氧化层及第二硅基板。氧化层设置于第一硅基板上。第二硅基板设置于氧化层上，其中第二硅基板具有介于10nm～10μm的厚度。形成外延层于第二硅基板上。
在一些实施方式中，接收复合基板包括以下步骤。形成氧化层于第一硅基板上或第二硅基板上。当氧化层形成于第一硅基板上，将第二硅基板与氧化层接合，或当氧化层形成于第二硅基板上，将第一硅基板与氧化层接合。薄化第二硅基板。
在一些实施方式中，接收复合基板包括以下步骤。形成第一氧化层于第一硅基板上。形成第二氧化层于第二硅基板上。将第一氧化层与第二氧化层接合。薄化第二硅基板。
应该理解的是，前述的一般性描述和下列具体说明仅仅是示例性和解释性的，并旨在提供所要求的本发明的进一步说明。
附图说明
当结合附图进行阅读时，本公开的详细描述将能被充分地理解。应注意，根据业界标准实务，各特征并非按比例绘制且仅用于图示目的。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。
图1是根据本公开一些实施方式所示出的一种形成半导体基板的方法。
图2至图4是根据本公开一些实施方式所示出的半导体基板在不同形成阶段中的剖面示意图。
其中，附图标记说明如下：
100：方法
110：操作
120：操作
210：第一硅基板
220：氧化层
230：第二硅基板
230a：第二硅基板
240：复合基板
340：复合基板
400：半导体基板
410：外延层
具体实施方式
为了使本公开的叙述更加详尽与完备，可参照附图及以下所述各种实施例，附图中相同的号码代表相同或相似的元件。
以下将以附图说明本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式示出。
虽然下文中利用一系列的操作或步骤来说明在此公开的方法，但是这些操作或步骤所示的顺序不应被解释为本发明的限制。例如，某些操作或步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有示出的操作、步骤及/或特征才能实现本发明的实施方式。此外，在此所述的每一个操作或步骤可以包含数个子步骤或动作。
在半导体制程中，半导体基板的形成可由操作晶圆(handle wafer)与元件晶圆(device wafer)直接接合而得，再对元件晶圆进行加工，形成元件层(device layer)，再于元件层上形成外延层。
本公开提供了一种形成半导体基板的方法，请参照图1至图4。图1是根据本公开一些实施方式所示出的一种形成半导体基板的方法100。方法100包含操作110和操作120。图2至图4是根据本公开一些实施方式所示出的半导体基板在不同形成阶段中的剖面示意图。
请参照图1至图3。在一些实施方式中，在操作110中，如图2所示，接收复合基板240，复合基板240包括第一硅基板210、氧化层220及第二硅基板230。氧化层220设置于第一硅基板上210。第二硅基板230设置于氧化层上220。薄化第二硅基板230，从而形成如图3所示的复合基板340。图2所示的第二硅基板230经薄化后，会形成如图3所示的第二硅基板230a。在一些实施方式中，接收复合基板240包括以下步骤：形成氧化层220于第一硅基板210上，将第二硅基板230与氧化层220接合。在另一些实施方式中，接收复合基板240包括以下步骤：形成氧化层220于第二硅基板230上，将第一硅基板210与氧化层220接合。在另一些实施方式中，接收复合基板240包括以下步骤：形成第一氧化层(未示出)于第一硅基板210上。形成第二氧化层(未示出)于第二硅基板230上。将第一氧化层与第二氧化层接合。第一氧化层与第二氧化层共同形成氧化层220。
在一些实施方式中，如图3所示的第二硅基板230a具有介于10nm～10μm的厚度。厚度例如是0.5μm、0.8μm、1μm、1.2μm、1.5μm、1.8μm、2μm、2.5μm或3μm。
在一些实施方式中，第一硅基板210具有第一阻值，第二硅基板230具有第二阻值，第一阻值小于第二阻值。类似地，在一些实施方式中，第一硅基板210具有第一阻值，第二硅基板230a具有第二阻值，第一阻值小于该第二阻值。
在一些实施方式中，第一硅基板210具有介于0.0001～1 Ohm-cm的第一阻值。第一阻值例如是0.0001、0.0002、0.0003、0.0004、0.0005、0.0006、0.0007、0.0008、0.0009、0.001、0.01、0.02、0.03、0.04、或0.05 Ohm-cm。在一些实施方式中，第二硅基板230及第二硅基板230a具有介于1～10000Ohm-cm的第二阻值。第二阻值例如是1000、3000、5000、7000、8000、9000或10000 Ohm-cm。在一些实施方式中，第一硅基板210具有介于0.0001～1Ohm-cm的第一阻值，且第二硅基板230具有介于1～10000 Ohm-cm的第二阻值。类似地，在一些实施方式中，第一硅基板210具有介于0.0001～1Ohm-cm的第一阻值，且第二硅基板230a具有介于1～10000 Ohm-cm的第二阻值。
请参照图1及图3。在另一些实施方式中，在操作110中，如图3所示，接收复合基板340，复合基板340包括第一硅基板210、氧化层220及第二硅基板230a。氧化层220设置于第一硅基板210上。第二硅基板230a设置于氧化层220上。
请参照图1及图4。在操作120中，形成外延层410于第二硅基板230a上。换句话说，形成外延层410于复合基板340上。在一些实施方式中，形成外延层410的方法包括但不限于化学气相沉积(chemical vapor deposition,CVD)外延制程或分子束外延制程(molecularbeam epitaxy,MBE)。在一些实施方式中，外延层410包括但不限于氮化镓、磷化镓、砷化镓、磷化铟、磷化铟镓、锑化铟镓或其组合。
请继续参照图4。本公开提供一种半导体基板400，其包含复合基板340以及外延层410。复合基板340包含第一硅基板210、氧化层220以及第二硅基板230a。氧化层220设置于第一硅基板210上。第二硅基板230a设置于氧化层220上。在一些实施方式中，第二硅基板230a具有介于10nm～10μm的厚度。厚度例如是0.5μm、0.8μm、1μm、1.2μm、1.5μm、1.8μm、2μm、2.5μm或3μm。外延层410设置于第二硅基板230a上。
值得注意的是，当第二硅基板230a的厚度越薄，复合基板340也越薄，因此外延层410对复合基板340造成的应力也会越小。换句话说，外延层410对第二硅基板230a造成的应力也会越小。
请继续参照图4。在一些实施方式中，第一硅基板210具有第一阻值，第二硅基板230a具有第二阻值，第一阻值小于第二阻值。在一些实施方式中，第一硅基板210具有介于0.0001～0.05 Ohm-cm的第一阻值。第一阻值例如是0.0001、0.0002、0.0003、0.0004、0.0005、0.0006、0.0007、0.0008、0.0009、0.001、0.01、0.02、0.03、0.04、或0.05 Ohm-cm。在一些实施方式中，第二硅基板230a具有介于1000～10000 Ohm-cm的第二阻值。第二阻值例如是1000、3000、5000、7000、8000、9000或10000 Ohm-cm。在第一硅基板210具有低阻值的情况下，复合基板340的机械强度较高，能够抵抗外延层410造成的应力，进而提升外延层410的品质，以及减少外延层差排所造成的缺陷，进一步避免半导体基板400翘曲或断裂。
在一些实施方式中，第一硅基板210为超重掺芯片。在一些实施方式中，第一硅基板210的材料包括硼、磷、砷、锑或其组合。当第一硅基板210内的掺杂物浓度越高，第一硅基板210的电阻值就越低。
在一些实施方式中，外延层410包括氮化镓、磷化镓、砷化镓、磷化铟、磷化铟镓、锑化铟镓或其组合。在一些实施方式中，外延层410为氮化镓外延层。
在一些实施方式中，可依设计需求，选择具有不同晶向的硅基板作为第一硅基板210。举例来说，第一硅基板210的晶向为(100)，但不限于此。在一些实施方式中，可依设计需求，选择具有不同晶向的硅基板作为第二硅基板230a。举例来说，第二硅基板230a的晶向为(111)，但不限于此。
本公开的半导体基板包括复合基板及外延层。复合基板包括第一硅基板、氧化层及第二硅基板。第二硅基板具有介于10nm～10μm的厚度。由于第二硅基板的厚度较薄，因此外延层对复合基板造成的应力也会较小，从而使外延层的品质较佳，因此，本公开的半导体基板具有不易翘曲的特性。
尽管已经参考某些实施方式相当详细地描述了本发明，但是亦可能有其他实施方式。因此，所附权利要求的精神和范围不应限于此处包含的实施方式的描述。
对于所属技术领域人员来说，显而易见的是，在不脱离本发明的范围或精神的情况下，可以对本发明的结构进行各种修改和变化。鉴于前述内容，本发明意图涵盖落入所附权利要求范围内的本发明的修改和变化。
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