具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

图1为本发明一实施例的像素阵列基板100的俯视示意图。

图2为本发明一实施例的像素阵列基板100的剖面示意图。图2对应图1的剖线I-I’。

图3为本发明一实施例的像素阵列基板100的剖面示意图。图2对应图1的剖线II-II’。

请参照图1、图2及图3，像素阵列基板100包括基底110。在本实施例中，基底110的材质例如是玻璃。然而，本发明不限于此，根据其它实施例，基底110的材质也可以是石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷等)、或是其它可适用的材料。

请参照图1及图3，像素阵列基板100还包括多条数据线DL和多条栅极线GL，设置于基底110上。请参照图1，多条数据线DL在第一方向x上排列，多条栅极线GL第二方向y上排列，其中第一方向x与第二方向y交错。举例而言，在本实施例中，第一方向x与第二方向y可垂直，但本发明不以此为限。

请参照图1、图2及图3，另外，数据线DL与栅极线GL属于不同的膜层。举例而言，在本实施例中，栅极线GL可选择性地属于第一金属层，数据线DL可选择性地属于第二金属层，但本发明不以此为限。

基于导电性的考量，在本实施例中，数据线DL与栅极线GL是使用金属材料。然而，本发明不限于此，根据其他实施例，数据线DL与栅极线GL也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。

请参照图1，像素阵列基板100还包括多个像素结构PX，设置于基底110上。多个像素结构PX可排成多个像素列R。每一像素列R的多个像素结构PX在第一方向x上排列，且多个像素列R在第二方向y上排列。

请参照图1，每一像素结构PX包括一薄膜晶体管T、一像素电极182及一桥接元件184。请参照图1及图2，薄膜晶体管T包括源极Ta、漏极Tb、栅极Tc、半导体图案Td和闸绝缘层130，闸绝缘层130设置于栅极Tc与半导体图案Td之间，半导体图案Td的不同两区分别电性连接至源极Ta及漏极Tb，源极Ta及栅极Tc分别电性连接至对应的一条数据线DL及对应的一条栅极线GL。请参照图2，在本实施例中，薄膜晶体管T还可选择性地包括层间介电层140，其中层间介电层140设置于闸绝缘层130上且覆盖栅极Tc，源极Ta与漏极Tb可通过层间介电层140的多个接触窗142及闸绝缘层130的多个接触窗132电性连接至半导体图案Td的不同两区。请参照图1，像素电极182设置于薄膜晶体管T的漏极Tb外，而桥接元件184电性连接薄膜晶体管T的漏极Tb与像素电极182。

请参照图2，在本实施例中，薄膜晶体管T的半导体图案Td可选择性地设置于栅极Tc与基底110之间。换言之，本实施例的薄膜晶体管T可为顶部栅极型薄膜晶体管(top gateTFT)，但本发明不以此为限。

在本实施例中，栅极Tc可选择性地属于第一金属层，源极Ta和漏极Tb可选择性地属于第二金属层，但本发明不以此为限。在本实施例中，半导体图案Td的材料例如是低温多晶硅(LTPS)。然而，本发明不限于此，在其它实施例中，半导体图案Td的材料也可以是非晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物、或是其它合适的材料、或上述的组合)、或其它合适的材料。

请参照图1及图2，在本实施例中，像素阵列基板100还可选择性地包括遮光图案SM及缓冲层120，遮光图案SM设置于基底110上，缓冲层120覆盖遮光图案SM，薄膜晶体管T的半导体图案Td可选择性地设置于缓冲层120上且与遮光图案SM重叠，但本发明不以此为限。

请参照图2，在本实施例中，像素阵列基板100还包括第一绝缘层150、共用电极层160及第二绝缘层170。请参照图1及图2，第一绝缘层150设置于多个像素结构PX的多个薄膜晶体管T上，共用电极层160设置于第一绝缘层150上，第二绝缘层170设置于共用电极层160上，每一像素结构PX的像素电极182可设置于第二绝缘层170上且具有多个狭缝182a，且多个狭缝182a重叠于共用电极层160。

举例而言，在本实施例中，共用电极层160可属于第一透明导电层，其包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限；像素电极182可属于第二透明导电层，其包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。此外，在本实施例中，桥接元件184与像素电极182可属于同一膜层且直接连接，但本发明不以此为限。

请参照图1及图3，像素阵列基板100还包括多条转接线gl，设置于基底110上。请参照图1，多条转接线gl在第一方向x上排列且电性连接至在第二方向y上排列的多条栅极线GL。

请参照图1、图2及图3，举例而言，在本实施例中，多条栅极线GL可选择性地属于第一金属层，多条转接线gl可选择性地属于第二金属层，第一金属层与第二金属层之间设有层间介电层140，层间介电层140具有多个接触窗144(标示于图1)，多条转接线gl可通过层间介电层140的多个接触窗144电性连接至多条栅极线GL，但本发明不以此为限。

请参照图1，每一数据线DL具有相对的第一侧(例如：右侧)及第二侧(例如：左侧)，一像素列Rn的一像素结构PX的薄膜晶体管T的源极Ta与下一像素列Rn+1的一像素结构PX的薄膜晶体管T的源极Ta电性连接至同一数据线DL，像素列Rn的像素结构PX的薄膜晶体管T的漏极Tb与下一像素列Rn的像素结构PX的薄膜晶体管T的漏极Tb位于同一数据线DL的第一侧(例如：右侧)，像素列Rn的像素结构PX的像素电极182与下一像素列Rn+1的像素结构PX的像素电极182分别位于同一数据线DL的第二侧(例如：左侧)及第一侧(例如：右侧)，且像素列Rn的像素结构PX的桥接元件184跨越所述同一数据线DL及一转接线gl。简言之，在本实施例中，电性连接至同一数据线DL的多个像素结构PX的多个像素电极182大致上呈之字形(zigzag)排列。因此，可提高像素阵列基板100的开口率。

请参照图1及图3，在本实施例中，像素列Rn的像素结构PX的桥接元件184设置于第二绝缘层170上，且共用电极层160设置于像素列Rn的像素结构PX的桥接元件184与转接线gl之间。共用电极层160可做为一屏蔽层使用，减少转接线gl与桥接元件184之间的耦合效应，避免转接线gl的栅极驱动信号过度影响与桥接元件184电性连接的像素电极182的电位。因此，像素阵列基板100不但具有高开口率更能兼顾斜向纹的问题改善。

在本实施例中，像素列Rn的像素结构PX的像素电极182设置于第二绝缘层170上，且共用电极层160设置于像素列Rn的像素结构PX的像素电极182与转接线gl之间。换言之，共用电极层160可以是像素电极182与转接线gl之间的屏蔽层，以降低转接线gl的栅极驱动信号对像素电极182的电位的影响。

请参照图1，在本实施例中，像素列Rn的像素结构PX的桥接元件184与数据线DL交错，下一像素列Rn+1的像素结构PX的桥接元件184设置于数据线DL外且不重叠于数据线DL。换言之，在本实施例中，多个像素结构PX可分为多个第一型像素结构PXA及多个第二型像素结构PXB，其中每一第一型像素结构PXA的桥接元件184跨越数据线DL，每一第二型像素结构PXB的桥接元件184未跨越数据线DL。举例而言，在本实施例中，奇数个像素列R(例如：Rn)的像素结构PX可为第一型像素结构PXA，且偶数个像素列R(例如：Rn+1)的像素结构PX可为第二型像素结构PXB。换言之，第一型像素结构PXA与第二型像素结构PXB在第二方向y上交替排列。

请参照图1，在本实施例中，多个像素结构PX的多个像素电极182排成多个像素电极行C，每一像素电极行C的多个像素电极182在第二方向y上排列，且多个像素电极行C在第一方向x上排列，且多个像素电极行C包括分别用以显示红色、蓝色及绿色的第一像素电极行Cr、第二像素电极行Cb及第三像素电极行Cg。在本实施例中，于像素阵列基板100的俯视图中，转接线gl可选择性地设置在分别用以显示红色及蓝色的第一像素电极行Cr与第二像素电极行Cb之间，但本发明不以此为限。

在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。

图4为本发明一实施例的像素阵列基板100A的俯视示意图。

图4的像素阵列基板100A与图1的像素阵列基板100类似，两者的差异在于：两者的转接线gl的设置位置不尽相同。

请参照图4，具体而言，在本实施例中，于像素阵列基板100A的俯视图中，多条转接线gl除了设置于用以显示红色及蓝色的第一像素电极行Cr与第二像素电极行Cb之间之外，更设置于用以显示蓝色及绿色的第二电极像素行Cb与第三像素电极行Cg之间以及用以显示红色及绿色的第一像素电极行Cr与第三像素电极行Cg之间。

图5为本发明一实施例的像素阵列基板100B的俯视示意图。

图6为本发明一实施例的像素阵列基板100B的剖面示意图。图6对应图5的剖线III-III’。

图7为本发明一实施例的像素阵列基板100B的剖面示意图。图7对应图5的剖线IV-IV’。

图5、图6及图7的像素阵列基板100B与图1、图2及图3的像素阵列基板100类似，两者的差异在于：两者的薄膜晶体管T不同。

请参照图5、图6及图7，具体而言，在本实施例中，薄膜晶体管T的栅极Tc设置于薄膜晶体管T的半导体图案Td与基底110之间。换言之，本实施例的薄膜晶体管T可为底部栅极型薄膜晶体管(bottom gate TFT)。此外，在本实施例中，薄膜晶体管T的半导体图案Td的材料例如是非晶硅(Amorphous silicon)。

另外，在本实施例中，像素阵列基板100B可不包括像素阵列基板100的遮光图案SM、缓冲层120及层间介电层140。在本实施例中，像素阵列基板100B包括第三绝缘层190(绘于图6及图7)，设置于转接线gl及数据线DL所属的第二金属层与第一绝缘层150之间。此外，在本实施例中，像素阵列基板100B的转接线gl是通过闸绝缘层130的接触窗134(绘于图5及图7)电性连接至栅极线GL。

像素阵列基板100B具有与前述的像素阵列基板100类似的技术效果及优点，于此便不再重述。