具体实施方式

以下，参照附图对实施方式进行说明。需要说明的是，在以下所示的电路结构图中，主要简化地图示出与本公开相关的构成要素。因此，例如存在以下情况：以直接连接的方式图示出来的构成要素在实际的电路结构中，在它们之间布置有其他构成要素，是间接连接起来的。

另外，在以下说明中，“VDD”用作表示电源本身和该电源电压这两者的符号。另外，信号的“高”、“低”是指信号的高电位侧及低电位侧的逻辑电平。另外，晶体管的“导通”、“截止”是指晶体管为导通状态或者为非导通状态。

在下面的各实施方式中，设电源电压VDD为1.8V，输入信号的电压为3.3V或1.8V。而且，电路动作的说明是针对输入信号的电压为3.3V的情况进行的。

(第一实施方式)

图1示出第一实施方式所涉及的输入电路的电路结构。图1所示的输入电路1设置于半导体集成电路中，并且由输入端子PAD接收从其他电子设备送至半导体集成电路的输入信号。在输入信号的电压比电源电压VDD高的情况下，输入电路1为了保护半导体集成电路的内部电路而降低输入信号的电压。

输入电路1包括作为输入缓冲电路之一例的反相器11、设置在输入端子PAD与反相器11之间的降压用N型晶体管N1、以及上拉电路21。反相器11将节点a作为输入，将节点b作为输出，将节点a的信号反转后向节点b输出。N型晶体管N1的源极与输入端子PAD连接，漏极与节点a连接，栅极与电源VDD连接。

上拉电路21包括P型晶体管P1和双输入NAND电路31。P型晶体管P1的源极与电源VDD连接，漏极与节点a连接。双输入NAND电路31将节点a的信号和节点b的信号作为输入，并且输出节点即节点c与P型晶体管P1的栅极连接。即，当节点a、b的信号均为高且节点c的信号为低时，P型晶体管P1导通。除此以外时，P型晶体管P1截止。

参照图2的信号波形对图1的输入电路1的动作进行说明。

(1)输入上升信号时(输入信号从低转变为高)

当向输入端子PAD提供的输入信号为低时，节点a的信号为低，节点b的信号为高。此时，节点c的信号为高，P型晶体管P1截止。

当输入信号从低转变为高时，随着输入信号的电压上升，节点a的电压上升。当节点a的电压超过NAND电路31的阈值时，节点c的信号变成低，由此P型晶体管P1导通。通过P型晶体管P1导通，节点a的电压升高，节点b的信号的反转加快。因此，反相器11中的延迟时间变短(t1)。

在此，通过设计成使NAND电路31中的延迟时间比反相器11中的延迟时间短，从而与专利文献1的例子相比，能够使P型晶体管P1更快导通。

当节点b的信号从高转变为低时，节点c的信号变成高，P型晶体管P1再次成为截止状态。

(2)输入下降信号时(输入信号从高转变为低)

当输入信号从高转变为低时，节点c的信号保持高的状态不变，P型晶体管P1保持截止状态不变。因此，电源VDD与发送侧输出电路的低驱动元件之间不发生短路，输入信号从高迅速地转变为低，信号波形不会钝化。因此，节点b的信号的反转不会延迟，反相器11中的延迟时间不会增加(t2)。

进行上述动作的结果是，相对于向输入端子PAD提供的输入信号的脉冲宽度而言，在节点b的信号的脉冲宽度不会产生误差(tH_b＝tL_PAD、tL_b＝tH_PAD)。

即，在本实施方式中，构成为：上拉电路21在输入信号从低转变为高时，使电源VDD与节点a在规定期间内导通，另一方面，在输入信号从高转变为低时，不使电源VDD与节点a导通。

如上所述，根据本实施方式，输入电路1包括反相器11、N型晶体管N1以及上拉电路21，该反相器11将节点a作为输入且将节点b作为输出，该N型晶体管N1的源极与输入端子PAD连接，漏极与节点a连接，栅极与电源VDD连接，该上拉电路21设置在节点a与电源VDD之间。当输入信号从低转变为高时，在上拉电路21中，NAND电路31的输出节点c在规定期间内变低，P型晶体管P1使电源VDD与节点a导通。因此，节点a的电压升高，节点b的信号反转加快，因此反相器11中的延迟时间变短。另一方面，当输入信号从高转变为低时，在上拉电路21中，NAND电路31的输出节点c不变低，P型晶体管P1不使电源VDD与节点a导通。因此，电源VDD与发送侧输出电路的低驱动元件之间不发生短路，输入信号从高迅速地转变为低，因而节点b的信号反转不产生延迟。因此，在输入信号的上升和下降中能够抑制反相器11中的延迟时间的差异，因而能够抑制在输出信号的脉冲宽度产生的误差。

需要说明的是，作为输入缓冲电路，也可以使用不使信号的逻辑反转的缓冲器来代替反相器11。在该情况下，例如在节点b与NAND电路31之间设置反相器即可。即，将节点a的信号作为第一输入供向NAND电路31，当输入缓冲电路为反相器时，将节点b的信号作为第二输入提供给NAND电路31，当输入缓冲电路为不使信号的逻辑反转的缓冲器时，将节点b的信号的反转信号作为第二输入提供给NAND电路31即可。

(第二实施方式)

图3示出第二实施方式所涉及的输入电路的电路结构。图3所示的输入电路2的基本结构与图1所示的输入电路1相同。作为输入缓冲电路之一例，输入电路2包括不使信号反转的缓冲器12，还包括结构与图1所示的上拉电路21不同的上拉电路22。

上拉电路22包括串联连接在电源VDD与节点a之间的P型晶体管P1、P2、以及反相器32。反相器32接收节点a的信号，并且输出节点即节点c与P型晶体管P1的栅极连接。P型晶体管P2在栅极接收缓冲器12的输出节点即节点b的信号。

参照图4的信号波形对图3的输入电路2的动作进行说明。

(1)输入上升信号时(输入信号从低转变为高)

当向输入端子PAD提供的输入信号为低时，节点a的信号为低，节点b的信号为低。此时，节点c的信号变成高，P型晶体管P1截止。另外，P型晶体管P2导通。

当输入信号从低转变为高时，随着输入信号的电压上升，节点a的电压上升。当节点a的电压超过反相器32的阈值时，节点c的信号变成低，由此P型晶体管P1导通。由于P型晶体管P2导通，因此通过使P型晶体管P1导通，节点a的电压升高，节点b的信号的反转加快。因此，缓冲器12中的延迟时间缩短(t1)。

在此，通过设计成使反相器32中的延迟时间比缓冲器12中的延迟时间短，从而与专利文献1的例子相比，能够使P型晶体管P1更快导通。

当节点b的信号从低转变为高时，P型晶体管P2成为截止状态。

(2)输入下降信号时(输入信号从高转变为低)

当输入信号从高转变为低时，节点b的信号保持高的状态不变，P型晶体管P2保持截止状态不变。因此，电源VDD与发送侧输出电路的低驱动元件之间不发生短路，输入信号从高迅速地转变为低，信号波形不会钝化。因此，节点b的信号的反转不会延迟，缓冲器12中的延迟时间也不会增加(t2)。

接下来，当节点a的电压下降并低于反相器32的阈值时，节点c的信号变成高，P型晶体管P1再次成为截止状态。之后，经过缓冲器12中的延迟时间后，节点b的信号变低，因此P型晶体管P2再次导通。不过，P型晶体管P1的截止早于P型晶体管P2的导通，因此在输入下降信号时，电源VDD与节点a之间不会导通。

进行上述动作的结果是，相对于向输入端子PAD提供的输入信号的脉冲宽度而言，在节点b的信号的脉冲宽度不会产生误差(tH_b＝tH_PAD、tL_b＝tL_PAD)。

即，上拉电路22构成为：在输入信号从低转变为高时，使电源VDD与节点a在规定期间内导通，另一方面，在输入信号从高转变为低时，不使电源VDD与节点a导通。

如上所述，根据本实施方式，输入电路2包括缓冲器12、N型晶体管N1以及上拉电路22，该缓冲器12将节点a作为输入且将节点b作为输出，该N型晶体管N1的源极与输入端子PAD连接，漏极与节点a连接，栅极与电源VDD连接，该上拉电路22设置在节点a与电源VDD之间。上拉电路22包括串联连接在电源VDD与节点a之间的P型晶体管P1、P2。P型晶体管P1在栅极接收节点a的信号的反转信号，P型晶体管P2在栅极接收节点b的信号。当输入信号为低时，P型晶体管P1在栅极接收高信号，因此为截止状态。当输入信号从低转变为高时，P型晶体管P1在节点a的信号的反转信号低于阈值时成为导通状态。因此，节点a的电压升高，节点b的信号反转加快，因而缓冲器12中的延迟时间变短。另一方面，当输入信号为高时，P型晶体管P2在栅极接收高信号，因而为截止状态。因此，当输入信号从高转变为低时，电源VDD与发送侧输出电路的低驱动元件之间不发生短路，输入信号从高迅速地转变为低，因而节点b的信号反转不产生延迟。因此，在输入信号的上升和下降中能够抑制缓冲器12中的延迟时间的差异，因而能够抑制在输出信号的脉冲宽度产生的误差。

图5示出本实施方式所涉及的输入电路的另一电路结构例。如图5所示的输入电路2A那样，也可以使用反相器11作为输入缓冲电路。在该情况下，例如，在上拉电路22A中，在节点b与P型晶体管P2的栅极之间设置反相器33，向P型晶体管P2的栅极提供节点b的信号的反转信号即可。

(第三实施方式)

图6示出第三实施方式所涉及的输入电路的电路结构。图6所示的输入电路3的基本结构与图3所示的输入电路2相同。输入电路3包括结构与图3所示的上拉电路22不同的上拉电路23。

上拉电路23包括串联连接在电源VDD与节点a之间的P型晶体管P1、P2、以及反相器32、34。反相器32接收节点a的信号，并且输出节点即节点c与P型晶体管P1的栅极连接。反相器34接收节点c的信号，并且输出节点与P型晶体管P2的栅极连接。

即，在图3所示的输入电路2中，向P型晶体管P2的栅极提供节点b的信号，与此相对，在图6所示的输入电路3中，向P型晶体管P2的栅极提供由反相器32、34将节点a的信号延迟而得到的信号。

图6的输入电路3的动作与图3的输入电路2的动作相同。即，上拉电路23构成为：在输入信号从低转变为高时，使电源VDD与节点a在规定期间内导通，另一方面，在输入信号从高转变为低时，不使电源VDD与节点a导通。此外，在图6的输入电路3中，P型晶体管P2的控制是在不依赖于作为输入缓冲电路之一例的缓冲器12的特性，且不对缓冲器12的特性造成影响的情况下进行的。

因此，根据本实施方式，与第二实施方式相同，在输入信号的上升和下降中能够抑制缓冲器12中的延迟时间的差异，因而能够抑制在输出信号的脉冲宽度产生的误差。

(第四实施方式)

图7示出第四实施方式所涉及的输入电路的电路结构。图7所示的输入电路4构成为：接收使能信号EN，能够根据使能信号EN来控制输入信号的通过/非通过。在此，输入电路4构成为：在使能信号EN为“1”(高)时，使输入信号通过(使能)，在使能信号EN为“0”(低)时，不让输入信号通过(禁用)。

作为输入缓冲电路，输入电路4包括双输入NAND电路13。双输入NAND电路13将节点a的信号和使能信号EN作为输入，将节点b作为输出。在使能信号EN为“1”时，节点a的信号的反转信号被输出到节点b，在使能信号EN为“0”时，节点b被固定为高。即，双输入NAND电路13在使能信号EN为“1”时，作为使信号通过的反相器发挥作用，在使能信号EN为“0”时，不让信号通过。

上拉电路24包括串联连接在电源VDD与节点a之间的P型晶体管P1、P2、以及NAND电路31。NAND电路31将节点a的信号和节点b的信号作为输入，并且输出节点即节点c与P型晶体管P1的栅极连接。P型晶体管P2的栅极与将使能信号EN作为输入的反相器41的输出节点即节点d连接。上拉电路24具有在图1的上拉电路21中增加了P型晶体管P2而得到的结构。

图7的输入电路4在使能信号EN为“1”时，双输入NAND电路13作为反相器发挥作用，P型晶体管P2导通，因此以与第一实施方式所涉及的图1的输入电路1相同的方式进行动作。

图8是示出使能信号EN为“0”时的动作的信号波形。如图8所示，在使能信号EN为“0”时，节点b被固定为高。由此，向P型晶体管P1的栅极提供的节点c的信号根据输入信号的转变而变化。然而，由于向P型晶体管P2的栅极提供的节点d的信号被固定为高，因而P型晶体管P2截止。因此，电源VDD与发送侧输出电路的低驱动元件之间不发生短路，输入信号的波形不会钝化。

在此，假设不在上拉电路24中增加P型晶体管P2，则上拉电路24具有与图1的上拉电路21相同的结构。在该情况下，当节点c的信号变成低时，在电源VDD与发送侧输出电路的低驱动元件之间发生短路，输入信号的波形会钝化。在本实施方式中，解决了该问题。即，根据本实施方式，能够通过使能信号EN来控制输入信号的通过/非通过，并且在使能信号EN为“0”时，能够避免输入信号的波形钝化。

图9示出本实施方式所涉及的输入电路的另一电路结构例。作为输入缓冲电路，图9所示的输入电路4A包括双输入AND电路14。双输入AND电路14将节点a的信号和使能信号EN作为输入，将节点b作为输出。在使能信号EN为“1”时，节点a的信号被输出到节点b，在使能信号EN为“0”时，节点b被固定为低。即，双输入AND电路14在使能信号EN为“1”时，作为让信号通过的缓冲器发挥作用，在使能信号EN为“0”时，不让信号通过。

上拉电路24A包括串联连接在电源VDD与节点a之间的P型晶体管P1、P2、P3、以及反相器32。反相器32接收节点a的信号，并且输出节点即节点c与P型晶体管P1的栅极连接。P型晶体管P2在栅极接收双输入AND电路14的输出即节点b的信号。P型晶体管P3的栅极与将使能信号EN作为输入的反相器41的输出节点即节点d连接。上拉电路24A具有在图3的上拉电路22中增加了P型晶体管P3而得到的结构。

图9的输入电路4A在使能信号EN为“1”时，双输入AND电路14作为缓冲器发挥作用，P型晶体管P3导通，因此以与第二实施方式所涉及的图3的输入电路2相同的方式进行动作。另一方面，在使能信号EN为“0”时，节点b固定为低，P型晶体管P2导通。然而，由于向P型晶体管P3的栅极提供的节点d的信号固定为高，因而P型晶体管P3截止。因此，电源VDD与发送侧输出电路的低驱动元件之间不发生短路，输入信号的波形不会钝化。因此，得到与图7的输入电路4相同的作用和效果。

图10示出本实施方式所涉及的输入电路的另一电路结构例。作为输入缓冲电路，图10所示的输入电路4B包括双输入NAND电路13。与图7所示的输入电路4相同，双输入NAND电路13将节点a的信号和使能信号EN作为输入，将节点b作为输出。

上拉电路24B包括P型晶体管P1和三输入NAND电路35。P型晶体管P1的源极与电源VDD连接，漏极与节点a连接。三输入NAND电路35将节点a的信号、节点b的信号以及使能信号EN作为输入，并且输出节点即节点c与P型晶体管P1的栅极连接。

图10的输入电路4B在使能信号EN为“1”时，双输入NAND电路13作为反相器发挥作用，并且三输入NAND电路35作为双输入NAND电路发挥作用，因此以与第一实施方式所涉及的图1的输入电路1相同的方式进行动作。另一方面，在使能信号EN为“0”时，节点b固定为高，但由于在三输入NAND电路35的输入中包含有使能信号EN，因而节点c固定为高。因此，P型晶体管P1截止。因而，电源VDD与发送侧输出电路的低驱动元件之间不发生短路，输入信号的波形不会钝化。因此，能够获得与图7的输入电路4相同的作用和效果。

图10的结构为在电源VDD与节点a之间仅布置有一级P型晶体管。从面积效率的观点出发，该结构在想要避免晶体管的多级结构的情况下是有效的。

需要说明的是，在使能信号EN的逻辑相反的情况下，即，在使能信号EN为“0”时使输入信号通过(使能)且在使能信号EN为“1”时不让输入信号通过(禁用)的情况下，也能够应用本实施方式。在该情况下，例如在图7的结构中，向P型晶体管P2的栅极提供使能信号EN，向双输入NAND电路13提供使能信号EN的反转信号即可。

(第五实施方式)

图11示出第五实施方式所涉及的输入电路的电路结构。图11所示的输入电路5除了包括第一实施方式所涉及的图1所示的输入电路1的结构之外，还包括设置在电源VDD与节点a之间的N型晶体管N2。即，与上拉电路21的P型晶体管P1并联地设置有N型晶体管N2。N型晶体管N2的漏极与电源VDD连接，源极与节点a连接，在栅极连接有输入端子PAD。

图11的输入电路5的动作与图1的输入电路1的动作相同。不过，在向输入端子PAD输入了电压比电源电压VDD高的上升信号时(输入信号从低转变为高时)，N型晶体管N2导通。由此，可协助节点a的电压上升。

图12示出第五实施方式所涉及的输入电路的另一电路结构例。图12所示的输入电路5A除了包括第四实施方式所涉及的图9所示的输入电路4A的结构之外，还包括设置在电源VDD与节点a之间的N型晶体管N2。即，与上拉电路24A的P型晶体管P1、P2、P3并联地设置有N型晶体管N2。N型晶体管N2的漏极与电源VDD连接，源极与节点a连接，在栅极连接有输入端子PAD。

图12的输入电路5A的动作与图9的输入电路4A的动作相同。不过，在向输入端子PAD输入了电压比电源电压VDD高的上升信号时(输入信号从低转变为高时)，N型晶体管N2导通。由此，可协助节点a的电压上升。

需要说明的是，在上述第一实施方式～第四实施方式所示的其他输入电路的结构中，也可以与图11和图12的结构同样地增加N型晶体管N2。

(第六实施方式)

随着近来的节电需求，通常采用根据需要将半导体集成电路的电源接通/断开的系统。不过，在图1所示的输入电路1中，当电源断开即VDD为0V时，无法允许在输入端子PAD接收高电压的信号。即，如果N型晶体管N1的漏极-栅极间耐压为1.8V，则当VDD为0V时输入端子PAD接收3.3V的输入信号的时候，N型晶体管N1的漏极-栅极间电压成为3.3V，从而超过漏极-栅极间耐压。

对此，在本实施方式中，提供了一种在不依赖于输入端子PAD接收的信号的情况下能够使电源断开，即，使VDD成为0V这样的输入电路。

图13示出第六实施方式所涉及的输入电路的电路结构。图13所示的输入电路6的基本结构与图1所示的输入电路1相同。不过，N型晶体管N1的栅极以及上拉电路26中的P型晶体管P1的漏极未与电源VDD连接，而是与节点d连接。节点d经由电压转换电路61而与输入端子PAD连接。电压转换电路61在电源VDD接通时，向节点d输出电源电压VDD，在电源VDD断开时，将输入端子PAD的电压分压后向节点d输出。

图14(a)示出电压转换电路61的电路结构例，图14(b)示出电压转换电路61的输入输出电压的关系。在电压转换电路61中，当电源接通(VDD＝1.8V)时，N型晶体管N61导通，因而P型晶体管P63的栅极电压成为0V，由此P型晶体管P63导通。其结果是，与输入端子PAD接收的信号无关，电压VDD都被输出到节点d。另一方面，假设当电源断开(VDD＝0V)时，向输入端子PAD提供高信号(3.3V)。由于栅极电压为0V，因而P型晶体管P61、P62均导通。因此，被串联起来的电阻R分压后的电压即3.3/2V经由晶体管P61、P62向节点d输出。需要说明的是，图14(a)所示的电压转换电路61的结构是一例，并不局限于此。

图13的输入电路6按照下述方式进行动作。当电源接通(VDD＝1.8V)时，通过电压转换电路61的动作，向节点d输出电源电压VDD。因此，图13的输入电路6进行与图1的输入电路1相同的动作。

另一方面，当电源断开(VDD＝0V)时，如果向输入端子PAD提供高信号(3.3V)，则通过电压转换电路61的动作，节点d的电压成为3.3/2V。此时，N型晶体管N1导通。节点a的电压由于N型晶体管N1的夹断特性而从输入端子PAD的电压3.3V下降，并且不超过节点d的电压。另外，根据VDD＝0V，节点c的电压几乎成为0V，P型晶体管P1导通，节点a与节点d之间导通。其结果是，节点a的电压成为3.3/2V。

这样一来，由于N型晶体管N1的栅极不与电源VDD连接，而是与节点d连接，因此即便在电源断开时向输入端子PAD提供高信号，N型晶体管N1的漏极-栅极间电压也不会超过漏极-栅极间耐压。

另外，由于P型晶体管P1的漏极不与VDD连接而是与节点d连接，因此即便在电源断开时向输入端子PAD提供高信号，也不会从输入端子PAD产生不必要的流入电流。即，如果P型晶体管P1的漏极与电源VDD连接，则在电源断开时向输入端子PAD提供了高信号时，电流会从输入端子PAD沿着N型晶体管N1→节点a→P型晶体管P1→VDD这样的路径流入。在本实施方式中，则避免了该问题。

进而，由于向节点a提供降低后的电压，因而该电压不会超过之前的晶体管的耐压。

因此，根据本实施方式，在输入电路6中，能够在不会导致晶体管的劣化或损坏且不产生不必要的流入电流的状态下将电源断开。

需要说明的是，在此，以将本实施方式应用于第一实施方式的情况为例进行了说明，但也能够应用于上述其他实施方式。即，将N型晶体管N1的栅极和上拉电路22等中的P型晶体管P1的漏极与节点d连接起来即可，该节点d经由电压转换电路61而与输入端子PAD连接。另外，在图11所示的输入电路5和图12所示的输入电路5A中，N型晶体管N2的漏极也与节点d连接起来即可。

(第七实施方式)

图15示出第七实施方式所涉及的输入电路的电路结构。图15所示的输入电路7的基本结构与图13所示的输入电路6相同。不过，在上拉电路27中，增加了P型晶体管P5和由并联起来的P型晶体管及N型晶体管构成的传输门开关SW。

P型晶体管P5连接在成为P型晶体管P1的栅极的节点c与成为P型晶体管P1的源极的节点a之间。P型晶体管P5的栅极与电源VDD连接。传输门开关SW连接在节点c与NAND栅极31的输出节点之间。构成传输门开关SW的N型晶体管的栅极与电源VDD连接，构成传输门开关SW的P型晶体管的栅极与节点a连接。

图15所示的输入电路7按照下述方式进行动作。当电源接通(VDD＝1.8V)时，P型晶体管P5截止，传输门开关SW由于其N型晶体管导通而接通。因此，图15的输入电路7进行与图13的输入电路6相同的动作。

另一方面，当电源断开(VDD＝0V)时，如果向输入端子PAD提供高信号(3.3V)，则P型晶体管P5导通，由此节点a与节点c之间导通，节点a、c的电压便与节点d相同。因此，P型晶体管P1截止。另外，在传输门开关SW中，N型晶体管由于栅极电压为0V而成为截止状态，P型晶体管由于漏极(节点c)的电压与栅极(节点a)的电压相等而成为截止状态，因此传输门开关SW断开。其结果是，节点c与NAND栅极31的输出节点之间被切断，因此能够防止产生从P型晶体管P5经由NAND栅极31的不必要的流入电流。

因此，根据本实施方式，在输入电路7中，能够在不会导致晶体管的劣化或损坏且不产生不必要的流入电流的状态下将电源断开。

需要说明的是，在此，以将本实施方式应用于第一实施方式的电路结构的情况为例进行了说明，但也能够将其应用于上述其他实施方式的电路结构中。即，在上拉电路中，在P型晶体管P1、P2、P3中的任一栅极与节点a之间连接P型晶体管P5，并且在该栅极与向其发送信号的前级电路的节点之间设置传输门开关SW即可。

例如，针对图3的输入电路2而言，在P型晶体管P1的栅极与节点a之间连接P型晶体管P5，并且在P型晶体管P1的栅极与反相器32的输出节点之间设置传输门开关SW即可。或者，在P型晶体管P2的栅极与节点a之间连接P型晶体管P5，并且在P型晶体管P2的栅极与输入缓冲器12之间设置传输门开关SW即可。

需要说明的是，本公开并不限于上述各实施方式所示的结构，本领域技术人员在本公开的技术思想下能够做出很多变更。另外，在不脱离本公开主旨的范围内，可以将多个实施方式中的各个构成要素任意地组合起来。

-产业实用性-

在本公开中，在输入电路中，能够缩短输入缓冲电路中的延迟时间，并且能够抑制在输出信号的脉冲宽度产生的误差，因此例如在实现LSI的高速化和性能提高方面是有效的。