具体实施方式

以下描述的实施方式仅是本发明的结构和/或功能方面的示例。然而，本发明不限于说明书中描述的实施方式。即，如本领域技术人员将从本公开中认识到的那样，本发明可以采用许多不同的形式和配置。本发明包括落入权利要求的范围内的所有这样的变型。此外，本公开中提出的目的或效果不一定与每个实施方式相关。因此，权利要求的范围不限于此。

此外，在整个说明书中，对“一个实施方式”等的引用不一定仅引用一个实施方式，并且对任何这样的短语的不同引用不一定是引用同一个实施方式。当在本文中使用时，术语“实施方式”不一定是指所有实施方式。在本申请中描述的术语的含义应理解如下。

诸如“第一”和“第二”之类的术语用于将否则具有相同或相似名称的一个元件和另一个元件区分开，而不用于指示该元件本身的任何实质性变化。因此，本发明不应该以任何方式受到这些术语的限制。

以单数形式描述的元件可以包括该元件的多个实例，除非另外明确说明或上下文明确地指示意图仅使用一个。诸如“包括”或“具有”之类的术语应该在开放式意义上理解为包括所述的特征、数量、步骤、操作、元件、部件或其组合，但不排除存在或增加一个或更多个其他特征、数量、步骤、操作、元件、部件或其组合。

在每个步骤中，为了便于描述，可以使用符号(例如，a、b和c)，但是任何这样的符号不一定指示步骤的顺序。可以以与本文中的教导一致的任何顺序来执行各个步骤，除非指示了特定的顺序或者上下文明确地要求特定的顺序。

除非另外进行了定义，否则本文中使用的所有术语(包括技术术语或科学术语)具有与本领域技术人员通常理解相同的含义。常用词典中定义的术语应该在相关技术的背景下进行解释，而不应该以理想的方式或以过分正式的方式进行解释，除非在本申请中明确地如此定义。

图1是示出根据实施方式的半导体存储器装置的配置的框图。

参照图1，半导体存储器装置可以包括存储器单元阵列100、外围电路200和操作控制电路300。

首先，存储器单元阵列100可以存储从外部设备输入或接收的数据。存储器单元阵列100可以包括多个存储块BK1至BKn(其中，n是自然数)。多个存储块BK1至BKn中的每个可以包括用于存储输入数据的多个存储器单元。多个存储器单元可以矩阵形式分别联接到多条行线RL1至RLn和多条位线BL1至BLm(其中，m是自然数)。如下所述，多条行线RL1至RLn可以根据编程操作、读取操作或擦除操作从行解码电路220接收设定电压。此外，多条位线BL1至BLm可以根据编程操作、读取操作或擦除操作从多个页缓冲器电路230接收与输入和输出数据对应的设定电压。

外围电路200可以控制存储器单元阵列100中的目标存储器单元的编程操作、读取操作或擦除操作。外围电路200可以包括电压发生电路210、行解码电路220、多个页缓冲器电路230、列解码电路240和数据输入/输出(I/O)电路250。

首先，电压发生电路210可以产生用于编程操作、读取操作或擦除操作的内部电压V_W。电压发生电路210可以基于由操作控制电路300生成的电压控制信号CTR_V来产生具有各种电压电平的内部电压V_W。例如，除了用于编程操作、读取操作和擦除操作的电压电平以外，电压发生电路210还可以产生具有用于验证操作、通过操作等的电压电平的内部电压V_W。

行解码电路220可以将由电压发生电路210产生的内部电压V_W选择性地施加到多条行线RLl至RLn。行解码电路220可以从电压发生电路210接收内部电压V_W，并且可以从操作控制电路300接收行地址信号ADD_R。在这种情况下，行地址信号ADD_R可以是用于在多条行线RL1至RLn中选择对应的行线的信号。因此，行解码电路220可以基于行地址信号ADD_R将设定的内部电压V_W施加至多条行线RL1至RLn中的每条。此外，尽管未示出，但是行解码电路220还可以联接到被包括在存储器单元阵列100中的漏极选择线、源极选择线和公共源极线。因此，根据编程操作、读取操作或擦除操作，行解码电路220可以将设定的内部电压V_W施加到漏极选择线、源极选择线和公共源极线中的每一条。

例如，在编程操作期间，行解码电路220可以将编程电压(即，内部电压V_W之一)施加到多条行线RL1至RLn中的选定行线，并且可以将具有比编程电压低的电压电平的编程通过电压施加到未选行线。此外，在验证操作期间，行解码电路220可以将验证电压(即，内部电压V_W之一)施加到选定行线，并且可以将具有比验证电压高的电压电平的验证通过电压施加到未选行线。此外，在读取操作期间，行解码电路220可以将读取电压施加到选定行线，并且可以将具有比读取电压高的电压电平的读取通过电压施加到未选行线。此外，在擦除操作时，行解码电路220可以将接地电压施加到选定行线。

多个页缓冲器电路230可以通过多条位线BL1至BLm联接到存储器单元阵列100。多个页缓冲器电路230可以在编程操作期间将数据传送到多条位线BL1至BLm，并且在读取操作期间从多条位线BL1至BLn接收数据。多个页缓冲器电路230中的每个可以配置有多个锁存电路。每个锁存电路可以基于由操作控制电路300生成的操作控制信号CTR_OP来对输入和输出数据执行编程操作和读取操作。

列解码电路240可以控制输入和输出数据的传送路径。列解码电路240可以从多个页缓冲器电路230接收要输出到外部的数据，并且可以从数据I/O电路250接收要输入到内部的数据。此外，列解码电路240可以从操作控制电路300接收列地址信号ADD_C，并且可以控制输入和输出数据的传送路径。在这种情况下，列地址信号ADD_C可以是用于选择多条位线BL1至BLm的信号。

数据I/O电路250可以控制外部数据DAT_OUT和内部数据DAT_IN的输入和输出。数据I/O电路250可以基于由操作控制电路300生成的I/O控制信号CTR_IO来执行数据的I/O操作。因此，基于I/O控制信号CTR_IO，数据I/O电路250可以在编程操作期间输出从外部源接收到的外部数据DAT_OUT作为内部数据DAT_IN，并且可以在读取操作期间输出从列解码器240接收到的内部数据DAT_IN作为外部数据DAT_OUT。

操作控制电路300可以控制被包括在外围电路200中的电压发生电路210、行解码电路220、多个页缓冲器电路230、列解码电路240和数据I/O电路250。操作控制电路300可以基于来自外部的命令信号CMD和地址信号ADD来生成用于控制电压发生电路210的电压控制信号CTR_V，可以生成要提供给行解码电路220的行地址信号ADD_R，可以生成用于控制多个页缓冲器电路230的操作控制信号CTR_OP，可以生成要提供给列解码电路240的列地址信号ADD_C，并且可以生成用于控制数据I/O电路250的I/O控制信号CTR_IO。操作控制电路300可以控制半导体存储器装置的整体操作。半导体存储器装置可以通过操作控制电路300执行编程操作、读取操作、擦除操作等。

图2是示出图1的多个页缓冲器电路230的配置的框图。

参照图2，多个页缓冲器电路230中的每个可以存储基于操作控制信号CTR_OP根据编程操作和读取操作而输入和输出的数据。多个页缓冲器电路230可以包括分别联接到多条位线BL1至BLm的第一页缓冲器电路230_1至第m页缓冲器电路230_m。在下文中，将第一页缓冲器电路230_1至第m页缓冲器电路230_m中的联接到第一位线BL1的第一页缓冲器电路230_1作为代表性的示例进行描述。

参照图2，第一页缓冲器电路230_1联接到第一位线BL1，并且可以在编程操作期间将输入数据发送到第一位线BL1。第一页缓冲器电路230_1可以包括缓存锁存电路(cachinglatch circuit)231和感测锁存电路232。

首先，缓存锁存电路231可以存储设置数据。缓存锁存电路231可以高效地操作第一页缓冲器电路230_1中的多个锁存电路。因此，除了设置数据之外，缓存锁存电路231还可以存储在编程操作期间接收的输入数据以及在读取操作期间输出的输出数据。

感测锁存电路232可以存储感测数据，以用于通过第一位线BL1传送的数据的感测操作。在这种情况下，感测数据可以具有设定的逻辑电平。因此，感测数据的逻辑电平可以在读取操作期间基于通过第一位线BL1传送的输出数据而被保持或者反转(inverted)。

根据实施方式的半导体存储器装置可以在每个页缓冲器电路内包括缓存锁存电路231和感测锁存电路232。如以下更具体描述的，在编程操作之前的设置操作期间，页缓冲器电路可以将设置数据从缓存锁存电路231传送到感测锁存电路232。因此，页缓冲器电路可以在设置操作期间最小化设置数据锁存序列。在设置操作期间最小化设置数据锁存序列提高了编程操作定时速度以及总体编程操作速度。

第一页缓冲器电路230_1还可以包括多个数据锁存电路233和验证锁存电路234。

首先，多个数据锁存电路233可以在编程操作期间存储输入数据。被包括在多个数据锁存电路233中的数据锁存电路的数量可以根据存储在存储器单元中的数据的分布数量(即，存储器单元能够表示的状态的数量)而变化。根据实施方式的半导体存储器装置包括多个数据锁存电路233。如下所述，多个数据锁存电路233中的任何一个可以在编程操作期间从感测锁存电路232接收设置数据并且可以存储接收到的设置数据。

验证锁存电路234可以在编程操作期间执行的验证操作期间存储验证数据。在这种情况下，验证数据用于确定在编程操作期间存储在存储器单元中的输入数据是否形成了期望的数据分布。验证锁存电路234的数量可以根据在编程操作期间执行的验证操作的数量而变化。根据实施方式的半导体存储器装置包括验证锁存电路234。如下所述，可以在编程操作期间初始化验证锁存电路234。

图3A和图3B是示出图2的第一页缓冲器电路230_1的配置的电路图。

参照图2、图3A和图3B，第一页缓冲器电路230_1可以包括缓存锁存电路231，感测锁存电路232，作为多个数据锁存电路233的第一数据锁存电路233_1、第二数据锁存电路233_2和第三数据锁存电路233_3，作为验证锁存电路234第一验证锁存电路234_1和第二验证锁存电路234_2，位线联接电路235和数据感测电路236。

可以基于由图1的操作控制电路300生成的操作控制信号CTR_OP来控制第一页缓冲器电路230_1。即，可以在操作控制信号CTR_OP中包括用于控制第一页缓冲器电路230_1的信号。

首先，缓存锁存电路231联接到感测节点SO并可以存储设置数据。缓存锁存电路231可以基于第一控制信号HT_N和第二控制信号LT_N来生成设置数据。

更具体地，缓存锁存电路231可以包括串联联接在电源电压级VCCI和接地电压级VSS之间的第一PMOS晶体管P1、第二PMOS晶体管P2和第一NMOS晶体管N1。此外，缓存锁存电路231可包括串联联接在电源电压级VCCI和接地电压级VSS之间的第三PMOS晶体管P3、第四PMOS晶体管P4和第二NMOS晶体管N2。第一PMOS晶体管P1和第一NMOS晶体管N1的栅极可以共同地联接到负缓存节点QC_N，即，第四PMOS晶体管P4的漏极。第三PMOS晶体管P3和第二NMOS晶体管N2的栅极可以共同地联接到正缓存节点QC，即，第二PMOS晶体管P2的漏极。在这种情况下，第二PMOS晶体管P2和第四PMOS晶体管P4可以分别通过其栅极接收第一控制信号HT_N和第二控制信号LT_N，并且可以执行导通/截止操作。因此，当第一控制信号HT_N被启用时(enabled)，逻辑“高”电平可以被存储在正缓存节点QC中。当第二控制信号LT_N被启用时，逻辑“高”电平可以被存储在负缓存节点QC_N中。因此，缓存锁存电路231可以基于第一控制信号HT_N和第二控制信号LT_N来存储设置数据。

缓存锁存电路231可以包括位于正缓存节点QC和接地电压级VSS之间的第三NMOS晶体管N3。第三NMOS晶体管N3可以通过其栅极接收缓存重置信号CRST。因此，缓存锁存电路231可以基于缓存重置信号CRST对正缓存节点QC执行重置操作。此外，缓存锁存电路231可以包括串联联接在负缓存节点QC_N和感测节点SO之间的第四NMOS晶体管N4和第五NMOS晶体管N5。第四NMOS晶体管N4可以通过其栅极接收第一缓存传输信号TRANC。第五NMOS晶体管N5可以通过其栅极接收第二缓存传输信号TRANPB。因此，缓存锁存电路231可以基于第一缓存传输信号TRANC和第二缓存传输信号TRANPB将设置数据传送到感测节点SO。

感测锁存电路232可以存储感测数据，以用于通过第一位线BL1传送的数据的感测操作。感测锁存电路232可以基于感测重置信号SRST和感测设置信号SSET来存储感测数据。

更具体地，感测锁存电路232可以包括串联联接在核心电压级VCORE和接地电压级VSS之间的第五PMOS晶体管P5和第六NMOS晶体管N6。此外，感测锁存电路232可以包括串联联接在核心电压级VCORE和接地电压级VSS之间的第六PMOS晶体管P6和第七NMOS晶体管N7。第五PMOS晶体管P5和第六NMOS晶体管N6的栅极可以共同地联接到负感测节点QS_N，第六PMOS晶体管P6和第七NMOS晶体管N7共同联接到负感测节点QS_N。第六PMOS晶体管P6和第七NMOS晶体管N7的栅极可以共同地联接到正感测节点QS，第五PMOS晶体管P5和第六NMOS晶体管N6共同联接到正感测节点QS。

感测锁存电路232可以包括串联联接在正感测节点QS和接地电压级VSS之间的第八NMOS晶体管N8和第九NMOS晶体管N9。在这种情况下，第八NMOS晶体管N8可以通过其栅极接收感测重置信号SRST。第九NMOS晶体管N9可以通过其栅极接收页重置信号PBRST。此外，感测锁存电路232可以包括位于负感测节点QS_N与第一公共节点COM1之间的第十NMOS晶体管N10。在这种情况下，第十NMOS晶体管N10可以通过其栅极接收感测设置信号SSET。因此，在读取操作期间，感测锁存电路232可以基于感测重置信号SRST和感测设置信号SSET来存储感测数据。

根据实施方式的半导体存储器装置的感测锁存电路232可以在编程操作之前的设置操作期间从缓存锁存电路231接收设置数据。参照图4A对其进行更详细的描述。

第一数据锁存电路233_1、第二数据锁存电路233_2和第三数据锁存电路233_3(即，多个数据锁存电路233)可以在编程操作期间存储输入数据。作为参考，第一数据锁存电路233_1、第二数据锁存电路233_2和第三数据锁存电路233_3这三个数据锁存电路可以对应于SLC或MLC或TLC。因此，例如，假设输入了与TLC对应的数据，第一数据锁存电路233_1可以接收与最高有效位(MSB)对应的数据。第二数据锁存电路233_2可以接收与中间有效位(CSB)对应的数据。第三数据锁存电路233_3可以接收与最低有效位(LSB)对应的数据。在一个实施方式中，以与SLC对应的编程操作为例进行描述。因此，如下面再次描述的，第一数据锁存电路233_1可以存储输入数据。第二数据锁存电路233_2可以在编程操作期间存储来自感测锁存电路232的设置数据。

首先，第一数据锁存电路233_1可以包括串联联接在核心电压级VCORE和接地电压级VSS之间的第七PMOS晶体管P7和第十一NMOS晶体管N11。此外，第一数据锁存电路233_1可以包括串联联接在核心电压级VCORE和接地电压级VSS之间的第八PMOS晶体管P8和第十二NMOS晶体管N12。第七PMOS晶体管P7和第十一NMOS晶体管N11的栅极可以共同联接到第一负数据节点Q1_N。第八PMOS晶体管P8和第十二NMOS晶体管N12的栅极可以共同地联接到第一正数据节点Q1。

第一数据锁存电路233_1可以包括串联联接在感测节点SO和接地电压级VSS之间的第十三NMOS晶体管N13和第十四NMOS晶体管N14。第十三NMOS晶体管N13可以通过其栅极接收第一正数据传输信号TRAN1。第十四NMOS晶体管N14的栅极可以联接到第一正数据节点Q1。第一数据锁存电路233_1可以包括串联联接在感测节点SO和接地电压级VSS之间的第十五NMOS晶体管N15和第十六NMOS晶体管N16。第十五NMOS晶体管N15可以通过其栅极接收第一负数据传输信号TRAN1_N。第十六NMOS晶体管N16的栅极可以联接到第一负数据节点Q1_N。

第一数据锁存电路233_1可以包括联接在第一正数据节点Q1和第一公共节点COM1之间的第161NMOS晶体管N161。第161NMOS晶体管N161可以通过其栅极接收第一数据重置信号RST1。第一数据锁存电路233_1可以包括联接在第一负数据节点Q1_N和第一公共节点COM1之间的第十七NMOS晶体管N17。第十七NMOS晶体管N17可以通过其栅极接收第一数据设置信号SET1。

因此，第一数据锁存电路233_1可以基于第一正数据传输信号TRAN1和第一负数据传输信号TRAN1_N以及第一数据重置信号RST1和第一数据设置信号SET1来执行初始化操作和数据传输操作。

除了其输入控制信号之外，第一数据锁存电路233_1、第二数据锁存电路233_2和第三数据锁存电路233_3具有类似的内部配置；因此，省略了第二数据锁存电路233_2和第三数据锁存电路233_3的详细描述。在这种情况下，第二数据锁存电路233_2具有形成在其中的第二正数据节点Q2和第二负数据节点Q2_N，并且可以基于第二正数据传输信号TRAN2和第二负数据传输信号TRAN2_N以及第二数据重置信号RST2和第二数据设置信号SET2来执行初始化操作和数据传输操作。此外，第三数据锁存电路233_3具有形成在其中的第三正数据节点Q3和第三负数据节点Q3_N，并且可以基于第三正数据传输信号TRAN3和第三负数据传输信号TRAN3_N以及第三数据重置信号RST3和第三数据设置信号SET3来执行初始化操作和数据传输操作。

第一验证锁存电路234_1和第二验证锁存电路234_2(即，验证锁存电路234)可以在编程操作期间执行的验证操作期间存储验证数据。在这种情况下，第一验证锁存电路234_1和第二验证锁存电路234_2可以在编程操作期间执行两次验证操作，以便在编程操作期间改善存储器单元的保持特性(retention characteristic)。

首先，第一验证锁存电路234_1可以包括串联联接在核心电压级VCORE和接地电压级VSS之间的第九PMOS晶体管P9和第十八NMOS晶体管N18。此外，第一验证锁存电路234_1可以包括串联联接在核心电压级VCORE和接地电压级VSS之间的第十PMOS晶体管P10和第十九NMOS晶体管N19。第九PMOS晶体管P9和第十八NMOS晶体管N18的栅极可以共同联接到第一负验证节点QM_N。第十PMOS晶体管P10和第十九NMOS晶体管N19的栅极可以共同联接到第一正验证节点QM。

第一验证锁存电路234_1可以包括串联联接在感测传感器SO和接地电压级VSS之间的第二十NMOS晶体管N20和第二十一NMOS晶体管N21。第二十NMOS晶体管N20可以通过其栅极接收第一验证传输信号TRANM。

第一验证锁存电路234_1可以包括联接在第一正验证节点QM和第三公共节点COM3之间的第二十二NMOS晶体管N22。第二十二NMOS晶体管N22可以通过其栅极接收第一验证重置信号MRST。第一验证锁存电路234_1可以包括联接在第一负验证节点QM_N和第三公共节点COM3之间的第二十三NMOS晶体管N23。第二十三NMOS晶体管N23可以通过其栅极接收第一验证设置信号MSET。

因此，第一验证锁存电路234_1可以基于第一验证传输信号TRANM以及第一验证重置信号MRST和第一验证设置信号MSET来执行初始化操作和数据验证操作。除了其输入控制信号之外，第一验证锁存电路234_1和第二验证锁存电路234_2具有相似的内部配置，因此省略了第二验证锁存电路234_2的详细描述。在这种情况下，第二验证锁存电路234_2具有形成在其中的第二正验证节点QD和第二负验证节点QD_N，并且可以基于第二验证传输信号TRAND以及第二验证重置信号DRST和第二验证设置信号DSET来执行初始化操作和数据验证操作。

第二十四NMOS晶体管N24可以联接在接地电压级VSS与第一公共节点COM1之间，感测锁存电路232和第一数据锁存电路233_1共同联接到该第一公共节点COM1。此外，第二十五NMOS晶体管N25可以联接在接地电压级VSS和第二公共节点COM2之间，第二数据锁存电路233_2和第三数据锁存电路233_3共同联接到该第二公共节点COM2。此外，第二十六NMOS晶体管N26可以联接在接地电压级VSS和第三公共节点COM3之间，第一验证锁存电路234_1和第二验证锁存电路234_2共同联接到该第三公共节点COM3。第二十四NMOS晶体管N24、第二十五NMOS晶体管N25和第二十六NMOS晶体管N26的栅极可以联接到感测节点SO。因此，第二十四NMOS晶体管N24、第二十五NMOS晶体管N25和第二十六NMOS晶体管N26可以基于感测节点SO的电压电平形成联接到接地电压级VSS的电流路径。

位线联接电路235可以通过选择性地联接第一位线BL1来将输入数据从感测节点SO传送到第一位线BL1。如下所述，通过感测节点SO传送的输入数据可以通过数据感测电路236传送到电流感测节点CSO。因此，位线联接电路235可以通过基于位线选择信号SEL_BL联接第一位线BL1和电流感测节点CSO来通过电流感测节点CSO将输入数据从感测节点SO传送到第一位线BL1。

更具体地，位线联接电路235可以包括串联联接在第一位线BL1和接地电压级VSS之间的第二十七NMOS晶体管N27和第二十八NMOS晶体管N28。第二十七NMOS晶体管N27可以通过其栅极接收位线选择信号SEL_BL。第二十八NMOS晶体管N28可以通过其栅极接收位线放电信号BLDIS。

位线联接电路235可以包括联接在缓冲器电压级VEXT_PB和第一位线BL1之间的第二十九NMOS晶体管N29。第二十九NMOS晶体管N29可以通过其栅极接收擦除控制电压BL_BIAS。此外，位线联接电路235可以包括联接在第二十七NMOS晶体管N27和第二十八NMOS晶体管N28的公共节点BLCM与电流感测节点CSO之间的第三十NMOS晶体管N30。第三十NMOS晶体管N30可以通过其栅极接收位线感测信号PB_SENSE。

因此，位线联接电路235可以基于位线选择信号SEL_BL和位线感测信号PB_SENSE将输入数据从感测节点SO传送到第一位线BL1。

在编程操作期间，数据感测电路236可以将数据从感测节点SO传送到位线联接电路235。在读取操作期间，数据感测电路236可以感测通过第一位线BL1传送的数据，并且可以将感测到的数据传送到感测节点SO。

更具体地，数据感测电路236可以包括串联联接在核心电压级VCORE和电流感测节点CSO之间的第十一PMOS晶体管P11、第十二PMOS晶体管P12和第三十一NMOS晶体管N31。第十一PMOS晶体管P11的栅极可以联接到正感测节点QS。第十二PMOS晶体管P12可以通过其栅极接收预充电控制信号SA_PRECH_N。第三十一NMOS晶体管N31可以通过其栅极接收感测控制信号SA_SENSE。数据感测电路236可以包括位于第十一PMOS晶体管P11的漏极与电流感测节点CSO之间的三十二NMOS晶体管N32。第三十二NMOS晶体管N32可以通过其栅极接收感测放大器联接信号SA_CSOC。

数据感测电路236可以包括串联联接在感测节点SO和接地电压级VSS之间的第三十三NMOS晶体管N33和第三十四NMOS晶体管N34。第三十三NMOS晶体管N33可以通过其栅极接收感测放大器放电信号SA_DISCH。第三十四NMOS晶体管N34的栅极可以联接到正感测节点QS。

因此，在编程操作期间，数据感测电路236可以基于感测控制信号SA_SENSE和感测放大器联接信号SA_CSOC将数据从感测节点SO传送到位线联接电路235。在读取操作期间，数据感测电路236可以感测通过第一位线BL1传送的数据，并且可以将感测到的数据传送到感测节点SO。

第一页缓冲器电路230_1可以包括用于对感测节点SO进行预充电的第十三PMOS晶体管P13。第十三PMOS晶体管P13可以联接在核心电压级VCORE和感测节点SO之间，并且可以通过其栅极接收预充电信号PRECHSO_N。因此，第十三PMOS晶体管P13可以基于预充电信号PRECHSO_N将感测节点SO预充电至与核心电压级VCORE对应的电压电平。

根据实施方式的半导体存储器装置可以在设置操作和编程操作期间通过改变设置数据锁存序列来提高总体编程操作速度。在下文中，参照图4A和图4B描述设置操作和编程操作期间的设置数据锁存序列。

图4A和图4B是示出根据实施方式的半导体存储器装置的一些操作的定时图。图4A是对应于设置操作的定时图。图4B是对应于编程操作的定时图。作为参考，假设已经基于第一控制信号HT_N和第二控制信号LT_N将第一设置数据存储在缓存锁存电路231中并且位线选择信号SEL_BL保持逻辑“高”状态。

参照图4A，在设置操作期间，半导体存储器装置可以基于预充电信号PRECHSO_N来对感测节点SO进行预充电。在这种情况下，预充电信号PRECHSO_N可以是被启用为逻辑“低”电平的脉冲信号。因此，可以基于预充电信号PRECHSO_N将感测节点SO预充电到与核心电压级VCORE的电平对应的电压电平。

可以启用感测锁存电路232的感测设置信号SSET。因此，可以基于感测设置信号SSET将负感测节点QS_N初始化为逻辑“低”电平。可以将正感应节点QS初始化为逻辑“高”电平。

可以顺序地启用缓存锁存电路231的第一缓存传输信号TRANC和第二缓存传输信号TRAMPB。因此，可以将存储在缓存锁存电路231中的设置数据传送到感测节点SO。此外，传送到感测节点SO的设置数据可以被施加到第二十四NMOS晶体管N24的栅极。

可以启用感测锁存电路232的感测重置信号SRST。在这种情况下，由于通过感测节点SO传送的设置数据被施加到第二十四NMOS晶体管N24的栅极，因此可以基于设置数据来确定正感测节点QS的逻辑电平。因此，感测锁存电路232可以将设置数据存储在正感测节点QS中。

在编程操作之前的设置操作期间，根据实施方式的半导体存储器装置可以将设置数据从缓存锁存电路231传送到感测锁存电路232，并且将所传送的设置数据存储在感测锁存电路232中。因此，在将设置数据从缓存锁存电路231传送到感测锁存电路232中时，可以最小化设置数据锁存序列。

参照图4B，在根据实施方式的半导体存储器装置中，在编程操作期间，可以缓慢地启用位线联接电路235的位线感测信号PB_SENSE，并且可以启用数据感测电路236的感测放大器联接信号SA_CSOC和感测放大器放电信号SA_DISCH。因此，存储在感测锁存电路232中的设置数据可以通过电流感测节点CSO传送到第一位线BL1。在施加编程脉冲之前，可以通过设置数据驱动第一位线BL1。

在编程操作期间，可以使用增量步进脉冲编程(incremental step pulseprogram，ISPP)方法来将编程脉冲施加到特定字线WL。使用ISPP方法，编程脉冲的电压电平逐渐增加。尽管在附图中未示出，但是可以在将编程脉冲施加到字线WL的操作之间对在编程操作期间存储的输入数据执行验证操作。

在编程操作期间，可以启用第一验证锁存电路234_1的第一验证重置信号MRST，并且可以启用第二验证锁存电路234_2的第二验证设置信号DSET。第一验证锁存电路234_1和第二验证锁存电路234_2可以分别基于第一验证重置信号MRST和第二验证设置信号DSET来执行初始化操作。

在编程操作期间，可以启用第二数据锁存电路233_2的第二数据重置信号RST2。因此，可以基于第二数据重置信号RST2来初始化第二数据锁存电路233_2。此后，当预充电信号PRECHSO_N被启用时，感测节点SO可以被预充电。当感测放大器放电信号SA_DISCH被启用时，可以将存储在感测锁存电路232中的设置数据传送到感测节点SO。此后，可以启用第二数据锁存电路233_2的第二数据设置信号SET2。因此，设置数据可以被存储在第二数据锁存电路233_2中。

在编程操作期间，根据实施方式的半导体存储器装置可以初始化第一验证锁存电路234_1和第二验证锁存电路234_2，并且可以将来自感测锁存电路232的设置数据锁存在第二数据锁存电路233_2中。

图5A和图5B是示出了图3A和图3B的第一页缓冲器电路230_1中的设置数据锁存序列的示意图。在下文中，图5A中的设置数据锁存序列被表示为“第一设置数据锁存序列”，并且图5B中的设置数据锁存序列被表示为“第二设置数据锁存序列”。根据实施方式的半导体存储器装置可以根据具有不同的设置数据的锁存序列的第一设置数据锁存序列和第二设置数据锁存序列来锁存设置数据。

参照图3A、图3B和图5A，如上所述，基于第一设置数据锁存序列的设置数据可以在初始编程操作(initial program operation)之前的设置操作期间存储在缓存锁存电路231的正缓存节点QC中。此后，可以将存储在正缓存节点QC中的设置数据传送到感测锁存电路232的正感测节点QS。第一位线BL1可以由存储在正感测节点QS中的设置数据驱动。在编程操作期间，可以将存储在感测锁存电路232的正感测节点QS中的设置数据传送到第二数据锁存电路233_2的第二正数据节点Q2。在编程操作之后，可以将存储在第二正数据节点Q2中的设置数据传送到感测锁存电路232的正感测节点QS，以用于下一编程操作。传送到正感测节点QS的感测数据可用于驱动第一位线BL1，以用于下一编程操作。然后，可以执行下一编程操作。

根据第一设置数据锁存序列，可以在将设置数据传送到感测锁存电路232的正感测节点QS之后执行初始编程操作。即，如图5A所示，基于第一设置数据锁存序列的设置操作时间可以被定义为“T1”。在设置操作时间“T1”之后，可以执行初始编程操作。

参照图3A、图3B和图5B所示，可以在初始编程操作之前的设置操作期间将设置数据存储在缓存锁存电路231的正缓存节点QC中。此后，可以将存储在正缓存节点QC中的设置数据传送到第二数据锁存电路233_2的第二正数据节点Q2。此后，可以将存储在第二正数据节点Q2中的设置数据传送到感测锁存电路232的正感测节点QS。可以通过存储在正感测节点QS中的设置数据来驱动第一位线BL1。在编程操作期间，可以将存储在感测锁存电路232中的设置数据传送到第二数据锁存电路233_2的第二正数据节点Q2。在编程操作之后，为了下一编程操作，可以将存储在第二正数据节点Q2中的设置数据传送到感测锁存电路232的正感测节点QS。传送到正感测节点QS的感测数据可以用于驱动第一位线BL1，以用于下一编程操作。此外，可以执行下一编程操作。

在第二设置数据锁存序列中，可以在将设置数据传送到感测锁存电路232的正感测节点QS之后执行初始编程操作。即，如图5B所示，基于第二设置数据锁存序列的设置操作时间可以被定义为“T2”。在设置操作时间“T2”之后，可以执行初始编程操作。

如从图5A和图5B可以看到的那样，基于第一设置数据锁存序列的初始编程操作定时和基于第二设置数据锁存序列的初始编程操作定时可以不同。换句话说，在第一设置数据锁存序列中，由于设置操作时间为“T1”，因此初始编程操作可以相对快速地执行。在第二设置数据锁存序列中，由于设置操作时间为比“T1”长的“T2”，因此初始编程操作可以相对缓慢地执行。因此，可以将第一设置数据锁存序列应用于满足初始编程操作相对快速的条件的半导体存储器系统。可以将第二设置数据锁存序列应用于满足初始编程操作相对缓慢的条件的半导体存储器系统。在下文中，描述了应用了第一设置数据锁存序列和第二设置数据锁存序列的半导体存储器系统。

图6是示出根据实施方式的半导体存储器系统的配置的框图。

参照图6，半导体存储器系统可以包括主机装置1000和半导体存储器装置2000。

首先，主机装置1000可以将数据存储在半导体存储器装置2000中或接收存储在半导体存储器装置2000中的数据。主机装置1000可以与半导体存储器装置2000交换数据DAT_OUT或存储在半导体存储器装置2000中的数据。主机装置1000可以向半导体存储器装置2000提供编程定时信息INF_PT。编程定时信息INF_PT可以与半导体存储器装置2000的编程操作定时有关。

半导体存储器装置2000可以存储由主机装置1000提供的数据DAT_OUT或者将存储的数据作为DAT_OUT输出。半导体存储器装置2000可以包括图1的操作控制电路300。操作控制电路300可以执行编程操作和读取操作。在这种情况下，操作控制电路300可以基于由主机装置1000提供的编程定时信息INF_PT来控制设置操作时间和编程操作定时。换句话说，操作控制电路300可以基于编程定时信息INF_PT将设置数据锁存序列改变为第一设置数据锁存序列或第二设置数据锁存序列。第一设置数据锁存序列和第二设置数据锁存序列可以具有不同的设置操作时间，如已经参照图5A和图5B描述的那样。

首先，半导体存储器装置2000可以基于编程定时信息INF_PT以第一设置数据锁存序列执行设置操作。换句话说，半导体存储器装置2000可以将设置数据存储在缓存锁存电路231的正缓存节点QC中，并且可以将设置数据从正缓存节点QC传送到感测锁存电路232的正感测节点QS。此外，在使用设置数据驱动第一位线BL1之后，半导体存储器装置2000可以执行编程操作。此外，在编程操作期间，半导体存储器装置2000可以将设置数据从感测锁存电路232的正感测节点QS传送到第二数据锁存电路233_2的第二正数据节点Q2。

半导体存储器装置2000可以基于编程定时信息INF_PT以第二设置数据锁存序列执行设置操作。换句话说，半导体存储器装置2000可以将设置数据存储在缓存锁存电路231的正缓存节点QC中，可以将设置数据从正缓存节点QC传送到第二数据锁存电路233_2的第二正数据节点Q2，并且可以将设置数据从第二正数据节点Q2传送到感测锁存电路232的正感测节点QS。此外，在使用设置数据驱动第一位线BL1之后，半导体存储器装置2000可以执行编程操作。在第二设置数据锁存序列中，与第一设置数据锁存序列不同，在设置操作期间，可以将设置数据存储在第二数据锁存电路233_2的第二正数据节点Q2中。

结果，如果主机装置1000想要相对快速的编程定时，则半导体存储器装置2000可以以第一设置数据锁存序列执行设置操作。此外，如果主机装置1000想要相对缓慢的编程定时，则半导体存储器装置2000可以以第二设置数据锁存序列执行设置操作。因此，半导体存储器装置2000可以基于编程定时信息INF_PT来控制设置操作时间。在这种情况下，控制设置操作时间可以表示编程定时受到控制。

根据实施方式的半导体存储器系统可以基于由主机装置1000提供的编程定时信息INF_PT来控制设置操作时间和编程定时。因此，半导体存储器系统可以改善主机装置1000与半导体存储器装置2000之间的系统兼容性。

实施方式的效果在于，它可以在设置操作和编程操作期间通过改变设置数据锁存序列来提高总体编程操作速度。

实施方式具有的效果在于，它可以通过基于系统操作控制设置操作时间和编程操作定时来改善系统的兼容性。

本公开的效果不限于上述效果；根据以上描述，本公开所属领域的技术人员可以理解以上未描述的其他效果。

尽管已经示出并描述了各个实施方式，但是对于本领域技术人员而言显而易见的是，在不脱离如所附的权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

相关申请的交叉引用

本申请要求于2020年6月10日向韩国知识产权局提交的韩国申请第10-2020-0070566的优先权，该申请通过引用方式整体并入本文中。