阅读说明：本技术 存储器装置及其操作方法 (Memory device and operation method thereof ) 是由 俞昌渊 金敏洙 朴贤郁 任琫淳 于 2019-05-14 设计创作，主要内容包括：公开一种存储器装置及其操作方法。所述存储器装置包括单元阵列和页缓冲器电路。单元阵列包括分别连接到第一位线和第二位线的第一单元串和第二单元串。页缓冲器电路被配置为：当对第一单元串和第二单元串的存储器单元执行擦除操作时,将擦除电压施加到第一位线并允许第二位线处于浮置状态。(A memory device and a method of operating the same are disclosed. The memory device includes a cell array and a page buffer circuit. The cell array includes first and second cell strings connected to first and second bit lines, respectively. The page buffer circuit is configured to: when an erase operation is performed on the memory cells of the first cell string and the second cell string, an erase voltage is applied to the first bit line and the second bit line is allowed to be in a floating state.)

存储器装置及其操作方法

要求于2018年5月31日提交到韩国知识产权局的第10-2018-0062528号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。

技术领域

本发明构思在此涉及半导体存储器装置，更具体地，涉及被配置为执行擦除操作的三维存储器装置。

背景技术

半导体存储器可被分类为易失性存储器装置和非易失性存储器装置，其中，在易失性存储器装置中，当电源中断时，存储的数据丢失；在非易失性存储器装置中，即使当电源中断时，存储的数据也被保留。

作为非易失性存储器的示例的闪存被广泛用作大容量存储介质。鉴于对高度集成的闪存的增加的需求，正在开发三维闪存。

三维闪存的集成密度可通过增加三维闪存中的堆叠的字线的数量来增加。然而，增加堆叠的字线的数量导致闪存芯片的增加的厚度。由于半导体封装的技术要求，不可能不断增加闪存芯片的厚度。因此，正在开发各种工艺技术以减小闪存芯片的厚度。然而，随着工艺技术被用于减小芯片厚度，其变得难以执行批量(bulk)擦除操作。

发明内容

本发明构思的实施例提供一种使用除了批量擦除方法之外的方法执行擦除操作的存储器装置以及操作所述存储器装置的方法。

本发明构思的实施例提供一种存储器装置，包括：单元阵列，包括分别连接到第一位线和第二位线的第一单元串和第二单元串；以及页缓冲器电路，被配置为：当对第一单元串和第二单元串的存储器单元执行擦除操作时，将擦除电压施加到第一位线并且同时将第二位线置于浮置状态。

本发明构思的实施例还提供一种存储器装置，包括：单元阵列，包括分别连接到第一位线和第二位线的第一单元串和第二单元串；第一页缓冲器，被配置为：当对第一单元串和第二单元串的存储器单元执行擦除操作时，将擦除电压施加到第一位线；以及第二页缓冲器，被配置为：当执行擦除操作时，防止擦除电压被施加到第二位线。

本发明构思的实施例还提供一种操作存储器装置的方法，其中，存储器装置包括向页缓冲器电路提供控制信号的控制器，并包括分别连接到第一位线和第二位线的第一单元串和第二单元串。所述方法包括：通过控制器，接收用于第一单元串和第二单元串的存储器单元的擦除操作的擦除命令，并提供响应擦除命令的控制信号；在擦除操作期间，响应于控制信号将擦除电压从页缓冲器电路施加到第一位线；以及响应于控制信号，通过页缓冲器电路，在擦除电压被施加到第一位线的同时将第二位线置于浮置状态。

附图说明

将参照附图详细描述本发明构思的示例实施例。

图1示出根据本发明构思的实施例的存储装置的框图。

图2示出图1的存储器装置的示例的框图。

图3示出图2的单元阵列的存储器块的示例的电路图。

图4示出分别在图2和图3中示出的页缓冲器与单元串之间的连接结构的示例的示图。

图5示出根据本发明构思的实施例的示出用于擦除操作的偏置条件的示例的表。

图6示出图4的页缓冲器的示例的电路图。

图7示出图1的存储器装置的擦除操作的示例的流程图。

图8示出图7的擦除操作的示例的时序图。

图9A示出根据本发明构思的实施例的单元串与位线之间的连接结构的俯视图。

图9B示出根据本发明构思的实施例的图9A的单元串与位线之间的连接结构的立体图。

图10示出图1的存储器装置的擦除操作的另一示例的流程图。

图11示出图10的擦除操作的示例的时序图。

图12示出图1的存储器装置的擦除操作的另一示例的流程图。

图13示出图12的擦除操作的示例的时序图。

图14示出页缓冲器与单元串之间的连接结构的另一示例的示图。

图15示出设置有根据本发明构思的实施例的存储器装置的固态驱动器(SSD)系统的框图。

具体实施方式

将参照附图更充分地描述本发明构思的实施例。

如在本发明构思的领域中的传统，可根据执行描述的一个功能或多个功能的块来描述和示出实施例。在此可称为单元或模块等的这些块通过模拟电路和/或数字电路(诸如，逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)物理地实现，并且可以可选则地由固件和/或软件驱动。例如，电路可被实现在一个或多个半导体芯片中，或者实现在基底支撑件(诸如，印刷电路板等)上。构成块的电路可通过专用硬件来实现，或者通过处理器(例如，一个或多个编程的微处理器和相关联的电路)来实现，或者通过用于执行块的一些功能的专用硬件和用于执行块的其他功能的处理器的组合来实现。在不脱离本发明构思的范围的情况下，实施例的每个块可在物理上被分成两个或更多个交互的且离散的块。同样地，在不脱离本发明构思的范围的情况下，实施例的块可在物理上被组合成更复杂的块。

图1示出根据本发明构思的实施例的存储装置的框图。参照图1，存储装置10包括存储器装置100和存储器控制器200。存储器装置100可基于从存储器控制器200提供的命令CMD和地址ADDR执行各种操作(例如，编程操作、读取操作和擦除操作)。

例如，存储器装置100可包括闪存装置，但是本发明构思不限于包括闪存装置。存储器装置100可包括易失性存储器(例如，静态RAM、动态RAM或同步DRAM)和非易失性存储器(例如，只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM))中的至少一个。

存储器装置100包括单元阵列110和***电路101。单元阵列110可包括多个存储器块，并且每个存储器块可包括多个存储器单元。每个存储器单元可用于存储数据。

***电路101可通过包括位线BL的各种信号线连接到单元阵列110。***电路101可被配置为生成施加到信号线并用于控制单元阵列110的各种电压。从***电路101提供的电压可被调节，以将数据存储到单元阵列110中或擦除存储在单元阵列110中的数据。例如，***电路101可包括被配置为执行各种其他功能的附加电路(例如，页缓冲器电路(未示出)和地址解码器(未示出))。

存储器控制器200可将命令CMD和地址ADDR发送到存储器装置100，以控制存储器装置100的操作。在一些实施例中，存储器控制器200可将数据存储在存储器装置100中或者可读取或擦除存储在存储器装置100中的数据。

在将用于擦除操作的命令CMD和地址ADDR发送到存储器装置100的情况下，存储器装置100可使用***电路101执行擦除操作。例如，在擦除操作中，存储器装置100可通过***电路101将擦除电压施加到连接到单元阵列110的位线BL。施加到位线BL的擦除电压可用于擦除存储在单元阵列110中的数据。

可选择地，在用于擦除操作的命令CMD和地址ADDR被发送到存储器装置100的情况下，***电路101可将擦除电压施加到单元阵列110的基底(未示出)。施加到基底的擦除电压可用于擦除存储在单元阵列110中的数据。

换句话说，可通过将从***电路101提供的擦除电压施加到单元阵列110的基底或施加到连接到单元阵列110的位线BL来实现从单元阵列110擦除数据的擦除操作。将参照附图更详细地描述将擦除电压施加到位线BL的擦除操作。

图2示出图1的存储器装置100的示例的框图。参照图2，除了单元阵列110之外，存储器装置100还包括页缓冲器电路120、地址解码器130、控制逻辑140(可被表征为控制器)和电压生成器150。图2中的页缓冲器电路120、地址解码器130、控制逻辑140和电压生成器150可一起被表征为与图1中示出的***电路101对应。

单元阵列110通过字线WL或选择线SSL和GSL连接到地址解码器130。单元阵列110通过位线BL连接到页缓冲器电路120。单元阵列110可包括多个单元串。每个单元串可包括多个存储器单元。多个存储器单元中的每个或一些可使用通过位线BL或字线WL提供的电压被编程、擦除或读取。

页缓冲器电路120可将多种不同的电压施加到位线BL，以对单元阵列110执行编程操作或擦除操作。页缓冲器电路120可接收从控制逻辑140发送的控制信号并且可基于控制信号进行操作。页缓冲器电路120可从电压生成器150接收第一电压V1和第二电压V2，并且可将使用第一电压V1或第二电压V2生成的多种不同的电压施加到位线BL。

在编程操作期间，页缓冲器电路120可使用第一电压V1来生成与将被编程的数据对应的编程电压，然后可将编程电压施加到位线BL。在擦除操作期间，页缓冲器电路120可使用第二电压V2生成擦除电压，然后可将擦除电压施加到位线BL。第一电压V1可低于第二电压V2。

页缓冲器电路120可包括多个页缓冲器PB1、PB2、…、PBn(在下文中，可称为页缓冲器PB1至PBn)。页缓冲器PB1至PBn中的每个可连接到一条或多条位线BL。页缓冲器PB1至PBn中的每个可响应于从控制逻辑140发送的控制信号而进行操作。例如，页缓冲器PB1至PBn中的每个可从电压生成器150接收第一电压V1并且可生成多种与第一电压V1不同的电压。页缓冲器PB1至PBn中的每个可响应于控制信号将从第一电压V1生成的多种不同的电压施加到连接到页缓冲器PB1至PBn中的每个的位线BL。由页缓冲器PB1至PBn中的每个生成的电压可具有与第一电压V1的大小基本相等或相似的大小。

页缓冲器PB1至PBn中的一些页缓冲器可被配置为仅接收第一电压V1，页缓冲器PB1至PBn中的其他页缓冲器可被配置为接收第一电压V1和第二电压V2二者。换句话说，仅页缓冲器PB1至PBn中的一些可包括接收第二电压V2的电路。被配置为接收第二电压V2的页缓冲器可响应于从控制逻辑140发送的控制信号而将接收的第二电压V2施加到与该页缓冲器连接的位线BL。

地址解码器130通过多条地选择线GSL、多条字线WL和多条串选择线SSL连接到单元阵列110。地址解码器130可从存储器控制器200接收地址ADDR，并且可在控制逻辑140的控制下进行操作。地址解码器130可对接收的地址ADDR进行解码，并且可基于解码的地址来控制将电压施加到字线WL。例如，在擦除操作期间，地址解码器130可将地电压施加到由地址ADDR指示的选择的存储器块的字线WL。

控制逻辑140可从存储器控制器200接收命令CMD。控制逻辑140可对接收的命令CMD进行解码，并且可基于解码的命令控制存储器装置100的整体操作。例如，在接收到与擦除操作对应的命令CMD的情况下，控制逻辑140可将控制信号发送到页缓冲器电路120、地址解码器130和电压生成器150，以控制页缓冲器电路120、地址解码器130和电压生成器150中的每个的操作。地址解码器130可响应于发送的控制信号将地电压施加到选择的存储器块的字线WL。电压生成器150可响应于发送的控制信号将第二电压V2提供给页缓冲器电路120。页缓冲器电路120可响应于发送的控制信号将擦除电压施加到位线BL。施加到位线BL的擦除电压可以是从电压生成器150提供的第二电压V2。

电压生成器150可生成用于操作存储器装置100的多种不同的电压，并且可将生成的电压提供给各种电路。例如，电压生成器150可被配置为生成具有低电压电平的第一电压V1，然后将第一电压V1提供给页缓冲器电路120。电压生成器150还可被配置为生成具有高电压电平的第二电压V2，然后将第二电压V2提供给页缓冲器电路120。第一电压V1和第二电压V2中的每个的大小可根据期望的情况而被固定或改变。

尽管图2示出电压生成器150被配置为仅向页缓冲器电路120提供电压的示例，但是本发明构思不限于这个示例。例如，电压生成器150可被配置为向各种电路(诸如，地址解码器130)提供电压。

图3示出图2的单元阵列的存储器块的示例的电路图。参照图3，存储器块BLK包括多个单元串CS11、CS12、CS21和CS22。单元串CS11、CS12、CS21和CS22沿行方向和列方向布置，以形成多个行和多个列。

单元串CS11、CS12、CS21和CS22中的每个可包括多个单元晶体管。例如，单元串CS11、CS12、CS21和CS22中的每个可包括串选择晶体管SST1和SST2、多个存储器单元MC1至MC6(即，MC1、MC2、MC3、MC4、MC5和MC6)、以及地选择晶体管GST。在一些实施例中，包括在单元串CS11、CS12、CS21和CS22中的多个单元晶体管中的每个可以是电荷捕获闪存(chargetrap flash，CTF)存储器单元。

存储器单元MC1至MC6串联连接并且沿高度方向堆叠，其中，高度方向垂直于由行方向和列方向定义的平面(即，基底的顶表面)。串选择晶体管SST1和SST2可串联连接，并且可设置在存储器单元MC1至MC6与位线BL1和BL2之间。地选择晶体管GST可设置在存储器单元MC1至MC6与共源线CSL之间。

单元串CS11、CS12、CS21和CS22的地选择晶体管GST共同连接到地选择线GSL。在一些实施例中，同一行中的地选择晶体管可连接到多条地选择线中的一条，并且不同行中的地选择晶体管可连接到多条地选择线中的不同的地选择线。例如，第一行中的单元串CS11和CS12的地选择晶体管GST可连接到第一地选择线，第二行中的单元串CS21和CS22的地选择晶体管GST可连接到第二地选择线。

在一些实施例中，尽管未在附图中示出，但是位于距基底(未示出)相同层级(level)的地选择晶体管可连接到多条地选择线中的一条地选择线，并且位于不同层级的地选择晶体管可连接到多条地选择线中的不同的地选择线。

位于距基底相同层级的存储器单元或地选择晶体管GST可共同连接到多条字线中的一条字线，并且位于不同层级的存储器单元可连接到多条字线中的不同的字线。例如，单元串CS11、CS12、CS21和CS22中的多个存储器单元MC1可共同连接到字线WL1，单元串CS11、CS12、CS21和CS22中的多个存储器单元MC2可共同连接到字线WL2，并且剩余的存储器单元MC3、MC4、MC5和MC6可类似地分别共同连接到字线WL3、WL4、WL5和WL6。

在位于相同层级的多个第一串选择晶体管SST1之中，同一行中的多个串选择晶体管可共同连接到多条串选择线中的一条串选择线，不同行中的多个串选择晶体管可连接到多条串选择线中的不同的串选择线。例如，第一行中的单元串CS11的第一串选择晶体管SST1和单元串CS12的第一串选择晶体管SST1可共同连接到串选择线SSL1a，第二行中的单元串CS21的第一串选择晶体管SST1和单元串CS22的第一串选择晶体管SST1可共同连接到串选择线SSL2a。

类似地，在位于相同层级的多个第二串选择晶体管SST2之中，同一行中的多个串选择晶体管可共同连接到多条串选择线中的一条串选择线，不同行中的多个串选择晶体管可连接到多条串选择线中的不同的串选择线。例如，第一行中的单元串CS11的第二串选择晶体管SST2和单元串CS12的第二串选择晶体管SST2可共同连接到第二串选择线SSL1b，第二行中的单元串CS21的第二串选择晶体管SST2和单元串CS22的第二串选择晶体管SST2可共同连接到第二串选择线SSL2b。

在一些实施例中，为了擦除存储在单元串CS11、CS12、CS21和CS22的存储器单元中的数据，可将擦除电压施加到第一位线BL1和第二位线BL2。将参照图4和图5更详细地描述擦除操作期间的单元串CS11、CS12、CS21和CS22。

应理解，图3示出存储器块BLK的示例，单元串的数量可根据需要被增加或减少，并且单元串的行和列的数量取决于单元串的数量。此外，堆叠在存储器块BLK中的单元晶体管MC和选择晶体管GST和SST的数量也可被增加或减少，因此存储器块BLK可具有与图3中示出的高度不同的高度。类似地，堆叠并连接到单元晶体管和选择晶体管的线GSL、WL和SSL的数量可根据堆叠的单元晶体管和选择晶体管的数量而改变。

图4示出分别在图2和图3中示出的页缓冲器和单元串之间的连接结构的示例的示图。图4示出单元阵列110的存储器块BLK的第一单元串CS11和第二单元串CS12。在这个实施例中的第一单元串CS11和第二单元串CS12连接到各自的不同的位线。第一单元串CS11和第二单元串CS12可位于彼此邻近。然而，本发明构思不限于这里所描述，并且在一些实施例中，至少一个其他单元串可位于第一单元串CS11与第二单元串CS12之间。

图4示出图2中所示的页缓冲器电路120的第一页缓冲器(PB1)121和第二页缓冲器(PB2)122。如图所示，第一单元串CS11通过第一位线BL1连接到第一页缓冲器121，第二单元串CS12通过第二位线BL2连接到第二页缓冲器122。第一位线BL1和第二位线BL2可彼此邻近。例如，如图3中所示，在第一位线BL1和第二位线BL2沿列方向延伸的情况下，第一位线BL1和第二位线BL2可在行方向上彼此间隔开但彼此邻近。然而，本发明构思不限于这里所描述，并且在一些实施例中，至少一条其他位线可位于第一位线BL1与第二位线BL2之间。

第一单元串CS11和第二单元串CS12中的每个包括地选择晶体管GST、第一存储器单元MC1至第六存储器单元MC6、以及第一串选择晶体管SST1和第二串选择晶体管SST2。第一单元串CS11和第二单元串CS12通过第二串选择晶体管SST2分别连接到第一位线BL1和第二位线BL2。第一串选择晶体管SST1的栅电极连接到第一串选择线SSL1，第二串选择晶体管SST2的栅电极连接到第二串选择线SSL2。第二串选择线SSL2可以是多条串选择线中的最顶端的一条。

第一存储器单元MC1至第六存储器单元MC6中的每个的栅电极连接到多条字线中的相应的一条字线。第一单元串CS11和第二单元串CS12中的每个通过地选择晶体管GST连接到共源线CSL。地选择晶体管GST的栅电极可连接到地选择线GSL。

第一页缓冲器121接收第一电压V1和第二电压V2。在第一页缓冲器121中，接收的第一电压V1可用于将低电压施加到第一位线BL1。例如，第一页缓冲器121可用于将编程禁止电压施加到第一位线BL1。在第一页缓冲器121中，接收的第二电压V2可用于将高电压施加到第一位线BL1。例如，第一页缓冲器121可用于将擦除电压施加到第一位线BL1。

在编程操作期间，第一页缓冲器121可使用第一电压V1来对第一位线BL1进行设置(setup)或预充电。在编程操作期间，第一位线BL1可通过第一页缓冲器121被设置为0V电压或电源电压。在验证读取操作期间，第一位线BL1可通过第一页缓冲器121被预充电。

在擦除操作期间，第一页缓冲器121可将擦除电压施加到第一位线BL1。例如，擦除电压可以是10V或更高的高电压。在擦除电压被施加到第一位线BL1的情况下，在第一单元串CS11的最顶端的晶体管(例如，第二串选择晶体管SST2)中可能发生栅致漏极泄漏(GIDL)现象。作为GIDL现象的结果，空穴可被注入第一单元串CS11的沟道区中。空穴可产生允许电子从第一存储器单元MC1至第六存储器单元MC6被耗尽的反向偏置，并且该处理可用作对第一存储器单元MC1至第六存储器单元MC6的擦除操作。

可选择地，在擦除操作中，第一页缓冲器121可将用于引起GIDL现象的GIDL电压施加到第一位线BL1持续给定时间段。例如，GIDL电压可低于擦除电压并且可高于能够引起GIDL现象的最小电压。在GIDL电压被施加到第一位线BL1的情况下，空穴可在第一单元串CS11的最顶端的晶体管(例如，第二串选择晶体管SST2)中产生，并且可被注入到第一单元串CS11的沟道区中。GIDL电压可被施加到第一位线BL1持续预定时间段，然后，第一页缓冲器121可将擦除电压施加到第一位线BL1。擦除电压的施加可保持空穴到第一单元串CS11的沟道区中的注入。空穴可产生允许电子从第一存储器单元MC1至第六存储器单元MC6被耗尽的反向偏置，并且这个处理可用作对第一存储器单元MC1至第六存储器单元MC6的擦除操作。

第二页缓冲器122接收第一电压V1，但不接收第二电压V2。在第二页缓冲器122中，第一电压V1可用于将低电压施加到第二位线BL2。例如，类似于第一页缓冲器121，在第二页缓冲器122中，第一电压V1可用于将编程禁止电压施加到第二位线BL2。在编程操作期间，第二页缓冲器122可使用第一电压V1来对第二位线BL2进行设置或预充电。

当对包括在第二单元串CS12中的存储器单元执行擦除操作时，第二页缓冲器122可进行操作以允许第二位线BL2处于浮置状态。处于浮置状态的位线可被理解为表示位线没有电连接到另一非浮置导体。换句话说，在擦除操作期间，第二页缓冲器122防止擦除电压(例如，第二电压V2)被施加(即，连接)到第二位线BL2。在擦除操作期间，如果擦除电压被施加到第一位线BL1并且第二位线BL2处于浮置状态，则第二位线BL2可与第一位线BL1电耦合，并且作为耦合的结果，第二位线BL2的电压可被增加到擦除电压。在第二位线BL2的电压被增加到擦除电压的情况下，可发生GIDL现象，并且这种现象可用于对第二单元串CS12执行擦除操作。在这种情况下，电耦合(或，如可在下文中使用的，耦合)应被理解为表示：即使第一位线BL1和第二位线BL2不在物理上被连接在一起或者不被彼此接触，施加到第一位线BL1的电压中的至少一些也被传送到第二位线BL2。

在一些实施例中，通过耦合增加的第二位线BL2的电压可基本等于施加到第一位线BL1的擦除电压。在第一位线BL1和第二位线BL2的电压具有相同电压(例如，擦除电压)的情况下，连接到多条位线中的每条的存储器单元可被正常擦除。例如，连接到第一位线BL1和第二位线BL2的存储器单元可被擦除以具有基本相同的擦除状态。

在一些实施例中，即使当第二位线BL2的电压通过前述耦合而增加时，第二位线BL2的电压的大小也可与期望电压的大小(即，施加到第一位线BL1的擦除电压的大小)不同。也就是说，第一位线BL1与第二位线BL2之间可能存在电压差。为了防止这种电压差，第二位线BL2可预先被预充电。例如，第二位线BL2可预先被预充电到正电压或负电压。这可用于允许通过耦合增加的第二位线BL2的电压与第一位线BL1的电压基本相同。

如上所述，在对单元阵列110的擦除操作期间，存储器装置100可被配置为通过页缓冲器电路120将擦除电压施加到位线BL并使用GIDL现象擦除存储器单元的数据。更详细地讲，存储器装置100被配置为通过页缓冲器电路120将擦除电压直接施加到多条位线BL中的一些位线，但是允许多条位线BL中的与所述一些位线邻近的其他位线处于浮置状态。在这种情况下，作为位线BL之间的耦合的结果，处于浮置状态的位线BL可具有增加的电压(例如，擦除电压)。

在图3和图4中，多个单元串中的每个被示出为包括第一串选择晶体管SST1和第二串选择晶体管SST2，但是本发明构思不限于这里所描述。例如，多个单元串中的每个可被配置为包括一个串选择晶体管，或者包括三个或更多个串选择晶体管。换句话说，多个单元串中的每个可结合到一条串选择线或者三条或更多条串选择线。为方便起见，下面的描述将参考如图3和图4中所示的多个单元串中的每个被配置为包括第一串选择晶体管SST1和第二串选择晶体管SST2的示例。

图5示出根据本发明构思的实施例的示出擦除操作的偏置条件的示例的表。参照图5，在擦除操作期间，擦除电压VERS被施加到位线BL，并且低电压Vlow被施加到第二串选择线SSL2。地电压Vss被施加到字线WL。第一串选择线SSL1和地选择线GSL处于浮置状态。

如图4中所示，擦除电压VERS可以是通过第一页缓冲器121从第二电压V2直接施加的电压，或者是由多条位线BL之间的耦合引起的电压。擦除电压VERS可以是例如10V或更高的高电压。第二串选择线SSL2可以是多个串选择线中的最顶端的线。也就是说，在单元串被配置为具有一条串选择线的情况下，串选择线可用作第二串选择线SSL2。相反，在如图4中所示的单元串被配置为具有第一串选择线SSL1和第二串选择线SSL2的情况下，第二串选择线SSL2可以是最顶端的串选择线。施加到第二串选择线SSL2的低电压Vlow可以是例如5V或更低的电压。

在擦除电压VERS和低电压Vlow分别被提供给位线BL和第二串选择线SSL2的情况下，可能由于位线BL与第二串选择线SSL2之间的电压差而发生GIDL现象。在连接到位线BL的单元串中，GIDL现象可用于擦除存储在单元串的存储器单元中的数据。

图6示出图4的页缓冲器的示例的电路图。图6中的页缓冲器电路120包括第一页缓冲器121和第二页缓冲器122(如图4中所示)。第一页缓冲器121连接到第一位线BL1，第二页缓冲器122连接到第二位线BL2。

第一页缓冲器121包括第一高电压晶体管HTR1、第二高电压晶体管HTR2以及第一低电压晶体管LTR1。第一高电压晶体管HTR1包括两个端子，其中，两个端子中的一个连接到第一位线BL1，两个端子中的另一个连接到供应有第二电压V2的线。第一高电压晶体管HTR1的操作可通过施加到第一高电压晶体管HTR1的栅极的第二电压使能信号V2_en来控制。第一高电压晶体管HTR1可通过第二电压使能信号V2_en来导通或截止。例如，第一高电压晶体管HTR1可响应于第二电压使能信号V2_en被设置为逻辑高而导通，并且在这种情况下，第二电压V2可被施加到第一位线BL1。在擦除操作期间，通过第一高电压晶体管HTR1施加到第一位线BL1的第二电压V2可以是擦除电压。第一高电压晶体管HTR1可响应于第二电压使能信号V2_en被设置为逻辑低而截止，并且在这种情况下，第二电压V2不被施加到第一位线BL1。由于施加到第一高电压晶体管HTR1的第二电压V2是高电压，因此第一高电压晶体管HTR1可以是高电压晶体管。

第二高电压晶体管HTR2包括两个端子，其中，两个端子中的一个连接到第一位线BL1，两个端子中的另一个连接到第一低电压晶体管LTR1的两个端子中的一个。第二高电压晶体管HTR2的操作可通过施加到第二高电压晶体管HTR2的栅极的第一位线选择信号BLSLT1来控制。第二高电压晶体管HTR2可通过第一位线选择信号BLSLT1来导通或截止。例如，第二高电压晶体管HTR2可响应于第一位线选择信号BLSLT1被设置为逻辑高而导通，并且在这种情况下，从第一低电压晶体管LTR1传输的电压可被施加到第一位线BL1。在编程操作期间，通过第二高电压晶体管HTR2施加到第一位线BL1的电压可以是编程禁止电压或地电压。第二高电压晶体管HTR2可响应于第一位线选择信号BLSLT1被设置为逻辑低而截止，并且在这种情况下，从第一低电压晶体管LTR1传输的电压不被施加到第一位线BL1。

第二高电压晶体管HTR2可以是高电压晶体管，被配置为防止来自第一位线BL1的意外高电压被传输到第一低电压晶体管LTR1，从而防止第一低电压晶体管LTR1的击穿。

第一低电压晶体管LTR1包括两个端子，其中，两个端子中的一个连接到第二高电压晶体管HTR2的两个端子中的前述的另一个，两个端子中的另一个连接到供应有第一电压V1的线。第一低电压晶体管LTR1的操作可通过施加到第一低电压晶体管LTR1的栅极的第一控制信号CTRL1来控制。例如，第一低电压晶体管LTR1可基于第一控制信号CTRL1控制传输到第二高电压晶体管HTR2的第一电压V1的大小。

可选择地，第一低电压晶体管LTR1可通过第一控制信号CTRL1来导通或截止。例如，第一低电压晶体管LTR1可响应于第一控制信号CTRL1被设置为逻辑高而导通，并且在这种情况下，第一低电压晶体管LTR1可用于将第一电压V1传输到第二高电压晶体管HTR2。由于传输到第一低电压晶体管LTR1的第一电压V1是低电压，因此第一低电压晶体管LTR1可以是低电压晶体管。

第二页缓冲器122包括第三高电压晶体管HTR3和第二低电压晶体管LTR2。第三高电压晶体管HTR3包括两个端子，其中，两个端子中的一个连接到第二位线BL2，两个端子中的另一个连接到第二低电压晶体管LTR2的两个端子中的一个。第三高电压晶体管HTR3的操作可通过施加到第三高电压晶体管HTR3的栅极的第二位线选择信号BLSLT2来控制。例如，第三高电压晶体管HTR3可通过第二位线选择信号BLSLT2来导通或截止。第三高电压晶体管HTR3可响应于第二位线选择信号BLSLT2被设置为逻辑高而导通，并且在这种情况下，从第二低电压晶体管LTR2传输的电压可被施加到第二位线BL2。在编程操作期间，通过第三高电压晶体管HTR3施加到第二位线BL2的电压可以是编程禁止电压或地电压。第三高电压晶体管HTR3可响应于第二位线选择信号BLSLT2被设置为逻辑低而截止，并且在这种情况下，从第二低电压晶体管LTR2传输的电压不被施加到第二位线BL2。在擦除操作期间，第三高电压晶体管HTR3可截止(关断)以允许第二位线BL2处于浮置状态。换句话说，第二页缓冲器122(或，通常的页缓冲器电路120)可被表征为被配置为将第二位线BL2置于浮置状态。

第三高电压晶体管HTR3可以是高电压晶体管，被配置为防止来自第二位线BL2的意外高电压传输到第二低电压晶体管LTR2，从而防止第二低电压晶体管LTR2的击穿。

第二低电压晶体管LTR2包括两个端子，其中，两个端子中的一个连接到第三高电压晶体管HTR3的两个端子中的前述的另一个，两个端子中的另一个连接到供应有第一电压V1的线。第二低电压晶体管LTR2的操作可通过施加到第二低电压晶体管LTR2的栅极的第二控制信号CTRL2来控制。例如，第二低电压晶体管LTR2可基于第二控制信号CTRL2控制传输到第三高电压晶体管HTR3的第一电压V1的大小。

在一些实施例中，根据第一控制信号CTRL1从第一低电压晶体管LTR1传输到第二高电压晶体管HTR2的电压的大小可不同于根据第二控制信号CTRL2从第二低电压晶体管LTR2传输到第三高电压晶体管HTR3的电压的大小。

第二低电压晶体管LTR2可通过第二控制信号CTRL2来导通或截止。例如，第二低电压晶体管LTR2可响应于第二控制信号CTRL2被设置为逻辑高而导通，并且在这种情况下，第二低电压晶体管LTR2可用于将第一电压V1传输到第三高电压晶体管HTR3。由于传输到第二低电压晶体管LTR2的第一电压V1是低电压，因此第二低电压晶体管LTR2可以是低电压晶体管。

提供给第一页缓冲器121和第二页缓冲器122的控制信号V2_en、BLSLT1、CTRL1、BLSLT2和CTRL2可从图2的控制逻辑140发送。控制逻辑140可使用控制信号V2_en、BLSLT1、CTRL1、BLSLT2和CTRL2来控制第一页缓冲器121和第二页缓冲器122。

如图6中所示，第二页缓冲器122不具有可用于向第二位线BL2提供第二电压V2的晶体管。因此，如果有必要将第二位线BL2的电压增加到擦除电压，则可使用与第一位线BL1的耦合来将第二位线BL2的电压增加到擦除电压。换句话说，根据本发明构思的一些实施例，即使当第二页缓冲器122不包括能够将擦除电压施加到第二位线BL2的晶体管时，第二位线BL2的电压也可被提升到擦除电压，因此，可有效地对连接到第二位线BL2的单元串执行擦除操作。因此，可减小页缓冲器电路120的电路面积并使用位线BL实现擦除操作。

图7示出图1的存储器装置的擦除操作的示例的流程图。参照图7，在步骤S101中，存储器装置100从存储器控制器200接收擦除命令CMD。在步骤S102中，存储器装置100基于擦除命令CMD将擦除电压施加到第一位线BL1(诸如，图4中所示的位线BL1)。在擦除电压被施加到第一位线BL1的情况下，连接到第一位线BL1的单元串的存储器单元通过擦除电压被直接擦除。在步骤S103中，第二位线BL2(诸如，图4中所示的位线BL2)被电浮置。第一位线BL1和第二位线BL2可彼此邻近。在一些实施例中，至少一条其他位线可位于第一位线BL1与第二位线BL2之间。在第二位线BL2处于浮置状态并且同时擦除电压被施加到第一位线BL1的情况下，第二位线BL2可与施加有擦除电压的第一位线BL1耦合。作为耦合的结果，第二位线BL2的电压可被提升到擦除电压。在第二位线BL2的擦除电压被传输到单元串的情况下，连接到第二位线BL2的单元串的存储器单元也可被有效地擦除。

图8示出图7的擦除操作的示例的时序图。在下文中参照图6中所示的页缓冲器电路120来描述图8的时序图。参照图8，擦除操作可被划分为从时间t1至时间t2的第一擦除时间段tERS1、从时间t2至时间t3的第二擦除时间段tERS2以及从时间t3至时间t4的第三擦除时间段tERS3。

如图8中所示的第一擦除时间段tERS1是用于将第一位线BL1和第二位线BL2的电压设置为擦除电压VERS的时间段。换句话说，第一擦除时间段tERS1是擦除操作的设置时间段。在第一擦除时间段tERS1中，第二电压V2从起始电压Vs改变为擦除电压VERS。例如，起始电压Vs可以是0V。第二电压使能信号V2_en从逻辑低改变为逻辑高。因此，第一页缓冲器121的第一高电压晶体管HTR1导通，以允许第二电压V2被施加到第一位线BL1。

在第一擦除时间段tERS1中，第一位线选择信号BLSLT1和第二位线选择信号BLSLT2被设置为逻辑低。因此，第一页缓冲器121的第二高电压晶体管HTR2和第二页缓冲器122的第三高电压晶体管HTR3截止，以防止第一电压V1被供应给第一位线BL1和第二位线BL2。在第一擦除时间段tERS1中，根据第二电压V2，第一位线BL1的电压从起始电压Vs改变为第一擦除电压VERS1。如图8中的“Couple-up”所指示，第二位线BL2可与第一位线BL1耦合，其中，“Couple-up”指示通过耦合电压升高。作为耦合的结果，第二位线BL2的电压可从起始电压Vs改变为第二擦除电压VERS2。

第二擦除时间段tERS2是使用在第一擦除时间段tERS1期间设置的擦除电压VERS来执行擦除操作的时间段。换句话说，第二擦除时间段tERS2是擦除操作的执行时间段。在第二擦除时间段tERS2期间，第二电压V2、控制信号V2_en、BLSLT1、BLSLT2以及第一位线BL1和第二位线BL2的电压电平被保持在与第一擦除时间段tERS1的最后阶段相同的各自的电平。换句话说，在第二擦除时间段tERS2期间，第二位线BL2处于浮置状态。

第三擦除时间段tERS3是用于擦除操作的偏置电压被减小到第一擦除时间段tERS1的起始状态的时间段。换句话说，第三擦除时间段tERS3是擦除操作的恢复时间段。在第三擦除时间段tERS3中，第二电压V2减小。作为第二电压V2的减小或供应中断的结果，第一位线BL1可被放电。在第一位线BL1被放电的情况下，与其耦合的第二位线BL2可被放电。在第三擦除时间段tERS3中，第二电压使能信号V2_en可被设置为逻辑低和逻辑高中的一个。

如图8中所示，包括第一擦除时间段tERS1至第三擦除时间段tERS3的擦除操作可被执行以擦除存储在连接到第一位线BL1和第二位线BL2的单元串的存储器单元中的数据。

图9A和图9B是示出根据本发明构思的实施例的单元串与位线之间的连接结构的示图。详细地讲，图9A是示出沿列方向延伸的第一位线BL1和第二位线BL2以及设置在第一位线BL1和第二位线BL2下方的单元串CS11、CS12、CS21和CS22的俯视图，图9B是示意性地示出图9A的结构的立体图。

参照图9A，第一位线BL1通过连接线CL11连接到第一单元串CS11，并且通过连接线CL12连接到第二单元串CS21。连接线CL11的一端连接到第一位线BL1的第一节点n1，连接线CL12的一端连接到第一位线BL1的第二节点n2。

第二位线BL2通过连接线CL21连接到第一单元串CS12，并且通过连接线CL22连接到第二单元串CS22。连接线CL21的一端连接到第二位线BL2的第三节点n3，连接线CL22的一端连接到第二位线BL2的第四节点n4。

当针对列方向考虑时，为了增加单元阵列110的集成密度或者为了提高单元串的布置的效率，连接到第一位线BL1的单元串CS11和CS21的位置不同于连接到第二位线BL2的单元串CS12和CS22的位置。如图9A中所示，第一单元串CS11位于第一行(row1)，第一单元串CS12位于第二行(row2)。第二单元串CS21位于第三行(row3)，第二单元串CS22位于第四行(row4)。也就是说，连接到第一位线BL1的单元串CS11和CS21的位置从连接到第二位线BL2的单元串CS12和CS22的位置偏移这样的长度，该长度小于单元串CS11与单元串CS21之间在列方向上的距离。

参照图9B，第一位线BL1分别通过连接线CL11和CL12连接到第一单元串CS11和第二单元串CS21，第二位线BL2分别通过连接线CL21和CL22连接到第一单元串CS12和第二单元串CS22。在这种情况下，单元串CS11、CS12、CS21和CS22中的每个沿高度方向延伸。

在如图9A和图9B中所示设置单元串CS11、CS21、CS12和CS22的情况下，连接线CL11和CL12比连接线CL21和CL22长。由于连接线CL11和CL12比连接线CL21和CL22长，因此连接线CL11和CL12的电阻可高于连接线CL21和CL22的电阻。因此，通过第一位线BL1传输到第一单元串CS11和第二单元串CS21的电压的大小可低于通过第二位线BL2传输到第一单元串CS12和第二单元串CS22的电压的大小。因此，包括在第一单元串CS11和第二单元串CS21中的存储器单元可用作慢速单元(slow cell)，而包括在第一单元串CS12和第二单元串CS22中的存储器单元可用作快速单元(fast cell)。

在擦除操作期间，诸如图6中所示的第一页缓冲器121可将第一擦除电压VERS1施加到第一位线BL1。由于第二位线BL2与施加有第一擦除电压VERS1的第一位线BL1电耦合，因此第二位线BL2的电压可增加到第二擦除电压VERS2。

在一些实施例中，第二擦除电压VERS2可低于第一擦除电压VERS1。在连接线CL11和CL12具有基本等于连接线CL21和CL22的长度的长度并且第二擦除电压VERS2低于第一擦除电压VERS1的情况下，第一擦除电压VERS1与第二擦除电压VERS2之间的差异可导致擦除的存储器单元的电状态或数据状态的不一致。然而，如图9A和图9B中所示，在连接线CL11和CL12比连接线CL21和CL22长的情况下，即使第一擦除电压VERS1高于第二擦除电压VERS2，也可减小通过连接线CL11至CL22传输到单元串CS11、CS21、CS12和CS22的电压之间的差异。也就是说，图9A和图9B中所示的单元串CS11、CS21、CS12和CS22的布置可减小施加到单元串CS11、CS21、CS12和CS22的擦除电压之间的大小的变化。

通过位线连接到长连接线(例如，图9A和图9B的连接线CL11和CL12)的页缓冲器可包括可被施加擦除电压(即，第二电压V2)的高电压晶体管(例如，图6的第一页缓冲器121的第一高电压晶体管HTR1)。另一方面，通过位线连接到短连接线(例如，图9A和图9B的连接线CL21和CL22)的页缓冲器可不包括可被施加擦除电压(即，第二电压V2)的高电压晶体管(例如，第一高电压晶体管HTR1)。也就是说，对于包括用作慢速单元的存储器单元的单元串，第二电压V2可被直接用作擦除电压，而对于包括用作快速单元的存储器单元的另一单元串，由位线之间的耦合提供的电压可被用作擦除电压。

图10示出图1的存储器装置的擦除操作的另一示例的流程图。在步骤S111中，存储器装置100将预充电电压施加到第二位线BL2以对第二位线BL2进行预充电。预充电电压可以是从第一电压V1产生的电压。例如，如图4和图6中所示的第二页缓冲器122可施加预充电电压。在步骤S112中，存储器装置100将擦除电压施加到第一位线BL1。例如，如图4和图6中所示的第一页缓冲器121可施加擦除电压。在擦除电压被施加到第一位线BL1的情况下，可通过施加到第一位线BL1的擦除电压对连接到第一位线BL1的单元串的存储器单元直接进行擦除。在步骤S113中，第二位线BL2被电浮置。在第二位线BL2处于浮置状态的情况下，第二位线BL2可与施加有擦除电压的第一位线BL1耦合。作为耦合的结果，第二位线BL2的电压可被增加到擦除电压。在第二位线BL2的擦除电压被传输到单元串的情况下，连接到第二位线BL2的单元串的存储器单元也可被有效地擦除。

图11示出图10的擦除操作的示例的时序图。参照图11，擦除操作被划分为从时间t1至时间t2的预充电时间段tPC、从时间t2至时间t3的第一擦除时间段tERS1、从时间t3至时间t4的第二擦除时间段tERS2以及从时间t4至时间t5的第三擦除时间段tERS3。

在通过与施加有擦除电压的第一位线BL1耦合来确定第二位线BL2的电压的情况下，可存在第一位线BL1与第二位线BL2之间的电压电平的差异。例如，第二位线BL2的擦除电压可低于第一位线BL1的擦除电压。为了减小擦除电压之间的这种差异，在预充电时间段tPC中将第二位线BL2预充电到预充电电压Vpre。

在预充电时间段tPC中，第一电压V1、第二位线选择信号BLSLT2和第二控制信号CTRL2被提供给图6中示出的第二页缓冲器122。例如，提供给第二页缓冲器122的第一电压V1可以是特定电压VP，并且第二位线选择信号BLSLT2和第二控制信号CTRL2可被设置为逻辑高。第二页缓冲器122响应于第二控制信号CTRL2从第一电压V1产生预充电电压Vpre。第二页缓冲器122响应于第二位线选择信号BLSLT2将预充电电压Vpre施加到第二位线BL2。因此，第二位线BL2可被预充电到预充电电压Vpre。例如，预充电电压Vpre的大小可基本上等于当第二位线BL2未被预充电时第一擦除电压VERS1与第二擦除电压VERS2之间的差。

第一擦除时间段tERS1至第三擦除时间段tERS3中的操作可与图8的第一擦除时间段tERS1至第三擦除时间段tERS3中的操作类似，因此，将省略其详细描述。在第一擦除时间段tERS1中，第二电压V2可被设置为擦除电压VERS，因此，第一位线BL1的电压可被设置为第一擦除电压VERS1。由于第一位线BL1和第二位线BL2之间的耦合，处于预充电状态的第二位线BL2的电压可被设置为第二擦除电压VERS2。在这种情况下，第一擦除电压VERS1可基本等于第二擦除电压VERS2。接下来，在第二擦除时间段tERS2中执行擦除操作，并且在第三擦除时间段tERS3中减小用于擦除操作的偏置电压。

如图11中所示，为了进行擦除操作，在将第一擦除电压VERS1施加到第一位线BL1之前，存储器装置100可将预充电电压Vpre施加到第二位线BL2。这可允许分别施加到第一位线BL1和第二位线BL2的擦除电压VERS1和VERS2具有基本相同的电平。

图11示出预充电操作被执行以减小擦除电压VERS1与擦除电压VERS2之间的差的示例，但是本发明构思不限于所描述的内容。例如，预充电电压Vpre的大小可被不同地改变。例如，预充电电压Vpre的大小可大于当第二位线BL2未被预充电时第一擦除电压VERS1与第二擦除电压VERS2之间的差。在这种情况下，由耦合产生的第二擦除电压VERS2可高于第一位线BL1的第一擦除电压VERS1。此外，在第一电压V1是负电压的情况下，第二位线BL2可被预充电到负电压。也就是说，预充电电压Vpre可变为负电压。

图12示出图1的存储器装置的擦除操作的另一示例的流程图。在步骤S121中，存储器装置100在第一时间段期间将第一预充电电压施加到第一位线BL1以对第一位线BL1进行预充电。例如，如图4和图6中所示的第一页缓冲器121可施加第一预充电电压。在步骤S122中，存储器装置100在第一时间段期间将第二预充电电压施加到第二位线BL2以对第二位线BL2进行预充电。例如，如图4和图6中所示的第二页缓冲器122可施加第二预充电电压。例如，第二预充电电压可低于第一预充电电压。

在步骤S123中，存储器装置100在第二时间段期间减小施加到第一位线BL1的电压的大小并允许第二位线BL2处于浮置状态。例如，存储器装置100可将提供给第一位线BL1的电压的大小从第一预充电电压减小到地电压Vss，并且可停止将电压供应给第二位线BL2。在第一位线BL1的电压从第一预充电电压降低到地电压Vss并且停止向第二位线BL2供应第二预充电电压的情况下，耦合允许第二位线BL2具有降低了第一预充电电压与地电压Vss之间的差的电压。在这种情况下，由于耦合引起的电压降低，第二位线BL2的电压可从第二预充电电压降低到负电压。换句话说，由于耦合，第二位线BL2可被预充电到负电压。

在步骤S124中，存储器装置100将擦除电压施加到第一位线BL1。在擦除电压被施加到第一位线BL1的情况下，通过施加到第一位线BL1的擦除电压直接擦除连接到第一位线BL1的单元串的存储器单元。在步骤S125中，第二位线BL2被电浮置。在第二位线BL2处于浮置状态的情况下，第二位线BL2可与施加有擦除电压的第一位线BL1耦合。作为耦合的结果，第二位线BL2的电压可被增加到擦除电压。在第二位线BL2的擦除电压被传输到单元串的情况下，连接到第二位线BL2的单元串的存储器单元也可被有效地擦除。

图13示出图12的擦除操作的示例的时序图。参照图13，擦除操作被划分为从时间t1至时间t2的第一时间段T1、从时间t2至时间t3的第二时间段T2、从t3至时间t4的第一擦除时间段tERS1、从时间t4至时间t5的第二擦除时间段tERS2以及从时间t5至时间t6的第三擦除时间段tERS3。

在通过与施加有擦除电压的第一位线BL1耦合来确定第二位线BL2的电压的情况下，可能存在第一位线BL1与第二位线BL2之间的电压电平的差异。在特定情况下，第二位线BL2的擦除电压可高于第一位线BL1的擦除电压。为了减小擦除电压之间的差，在第一时间段T1和第二时间段T2中，第二位线BL2可被负预充电到负预充电电压Vnpre。换句话说，第二位线BL2可被预充电到低于起始电压Vs或地电压Vss的电压。

在第一时间段T1中，第二电压V2和第二电压使能信号V2_en被提供给如图4和图6中所示的第一页缓冲器121。例如，第二电压V2可以是低于擦除电压VERS的第二特定电压VP2，第二电压使能信号V2_en可被设置为逻辑高。第一页缓冲器121响应于第二电压使能信号V2_en将第一预充电电压Vpre1施加到第一位线BL1。这里，第一预充电电压Vpre1可与第二特定电压VP2基本相同。因此，第一位线BL1可被预充电到第一预充电电压Vpre1。

在第一时间段T1中，第一电压V1、第二位线选择信号BLSLT2和第二控制信号CTRL2被提供给第二页缓冲器122。例如，第一电压V1可以是第一特定电压VP1，第二位线选择信号BLSLT2和第二控制信号CTRL2可被设置为逻辑高。第二页缓冲器122响应于第二控制信号CTRL2从第一特定电压VP1产生第二预充电电压Vpre2。第二页缓冲器122响应于第二位线选择信号BLSLT2将第二预充电电压Vpre2施加到第二位线BL2。因此，第二位线BL2可被预充电到第二预充电电压Vpre2。

在第二时间段T2中，提供给第一页缓冲器121的第二电压V2的大小降低到第三特定电压VP3，并且第二电压使能信号V2_en的逻辑高状态被保持。例如，第三特定电压VP3可以是地电压Vss或起始电压Vs。因此，第一位线BL1的电压从第一预充电电压Vpre1降低到第三预充电电压Vpre3。在这种情况下，第三预充电电压Vpre3可基本等于第三特定电压VP3。第二特定电压VP2与第三特定电压VP3之间的大小的差可基本等于由如图13中的“Couple-down”所指示的耦合引起的第二位线BL2的电压的变化RA(例如，从第二预充电电压Vpre2到负预充电电压Vnpre)，其中，“Couple-down”指示通过耦合电压下降。

在第二时间段T2中，将被提供给第二位线BL2的电压的供应被停止。换句话说，第二位线BL2可处于浮置状态。例如，提供给第二页缓冲器122的第二位线选择信号BLSLT2可被设置为逻辑低。

在提供给第一位线BL1的电压从第一预充电电压Vpre1降低到第三预充电电压Vpre3并且停止向第二位线BL2供应第二预充电电压Vpre2的情况下，由于第一位线BL1的电压的变化，耦合到第一位线BL1的第二位线BL2可被预充电到负电压。换句话说，第二位线BL2的电压可通过耦合引起的降低的大小RA而从第二预充电电压Vpre2降低到负预充电电压Vnpre。

第一擦除时间段tERS1至第三擦除时间段tERS3中的操作可与图8的第一擦除时间段tERS1至第三擦除时间段tERS3中的操作类似，因此，将省略其详细描述。在第一擦除时间段tERS1中，第二电压V2可被设置为擦除电压VERS，因此，第一位线BL1的电压可被设置为第一擦除电压VERS1。由于第一位线BL1与第二位线BL2之间的耦合，预充电到负电压的第二位线BL2的电压可被设置为第二擦除电压VERS2。在这种情况下，第一擦除电压VERS1可基本等于第二擦除电压VERS2。

接下来，在第二擦除时间段tERS2中执行擦除操作，并且在第三擦除时间段tERS3中减小用于擦除操作的偏置电压。

如图13中所示，为了进行擦除操作，在将第一擦除电压VERS1施加到第一位线BL1之前，存储器装置100可将第二位线BL2预充电到负电压。这可允许第一位线BL1的擦除电压VERS1和第二位线BL2的擦除电压VERS2具有基本相同的电平。

负预充电方法不限于图13的方法，各种方法可用于将第二位线BL2预充电到负电压。例如，第一电压V1而不是第二电压V2可用于将第一位线BL1的电压降低到第三预充电电压Vpre3。

图14示出页缓冲器与单元串之间的连接结构的另一示例的示图。参照图14，这个实施例的页缓冲器电路120包括第一页缓冲器(PB1)121、第二页缓冲器(PB2)122和第三页缓冲器(PB3)123。第一页缓冲器121通过第一位线BL1连接到第一单元串CS11，第二页缓冲器122通过第二位线BL2连接到第二单元串CS12，第三页缓冲器123通过第三位线BL3连接到第三单元串CS13。

在擦除操作期间，第一页缓冲器121可被配置为接收第二电压V2并将使用接收的第二电压V2产生的擦除电压施加到第一位线BL1。在第二位线BL2和第三位线BL3处于浮置状态的情况下，第二位线BL2和第三位线BL3的电压可增加到由耦合引起的擦除电压。

如图14中所示，在存储器装置100的擦除操作期间，施加到第一位线BL1的擦除电压可用于将第二BL2和第三位线BL3的电压增加到各自的擦除电压。换句话说，施加有擦除电压的单条位线可与多条位线耦合，以将每条位线的电压增加到擦除电压。

图15示出设置有根据本发明构思的实施例的存储器装置的固态驱动器(SSD)系统的框图。参照图15，SSD系统1000可包括主机1100和SSD 1200。

SSD 1200可通过信号连接器1201与主机1100交换信号SIG，并且可通过电源连接器1202被供应电力PWR。SSD 1200包括SSD控制器1210、多个闪存(NVM)1221、1222…122n(在下文中，可称为闪存1221至122n)、辅助电源1230和缓冲器存储器1240。在一些实施例中，闪存1221至122n中的每个可被设置为单独的芯片或单独的封装件。

SSD控制器1210可响应于从主机1100接收的信号SIG来控制闪存1221至122n。闪存1221至122n可在SSD控制器1210的控制下进行操作。辅助电源1230可通过电源连接器1202连接到主机1100。在一些实施例中，闪存1221至122n中的每个可包括参照图1至图14描述的多个页缓冲器中的一个。页缓冲器可用于对闪存1221至122n中的每个执行擦除操作。

辅助电源1230可通过来自主机1100的电力PWR被充电。在存在与来自主机1100的电力PWR的供应相关联的困难的情况下，辅助电源1230可向SSD 1200中的其他组件供应电力。

根据本发明构思的一些实施例，可提供一种使用除了批量擦除方法之外的方法来执行擦除操作并且被配置为具有减小的芯片面积的三维非易失性存储器装置。

虽然已经具体示出并描述了本发明构思的示例实施例，但是本领域普通技术人员应理解，在不脱离本发明构思的精神和范围的情况下，可对其进行形式和细节的改变。