具体实施方式

现在将在下文中参考附图更全面地描述本发明的示例性实施方式，在附图中示出了本发明的优选实施方式。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施方式。相反，提供这些实施方式使得本发明将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。

还应当理解，应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“联接到”另一元件或层时，其可以直接在另一元件或上或者直接连接到另一元件或层，或者在它们之间可以存在元件或层。而当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。

在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。

虽然术语“第一”、“第二”等可以在本文中用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语可用于将一个元件与另一元件区分开。因此，在不脱离一个或多个实施方式的教导的状态下，下面讨论的第一层级可以被称为第二层级。将元件描述为“第一”元件可以不需要或暗示第二元件或其他元件的存在。术语“第一”、“第二”等也可在本文中用于区分不同类或组的元件。为了简明起见，术语“第一”、“第二”等可以分别表示“第一类(或第一组)”、“第二类(或第二组)”等。

本文中所使用的术语仅用于描述特定实施方式的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、区域、步骤、操作、元件、组件和/或其群组的存在或添加。

此外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。

图1示出了根据本申请一个实施方式的、非易失性存储器100的框图。如图1所示，非易失性存储器100包括耦接在一起的存储阵列102和控制电路101。在一些实施方式中，可将存储阵列102和控制电路101布置在同一个芯片上。在另外一些实施方式中，可将存储阵列102布置在阵列芯片上，将控制电路101布置在不同的芯片(例如，使用互补金属氧化物半导体(CMOS)技术实现，且被称为CMOS芯片)上。阵列芯片和CMOS芯片可通过例如键合等工艺电耦接在一起。在一些实施方式中，非易失性存储器100是封装一个或多个阵列芯片和CMOS芯片的集成电路(IC)封装。

非易失性存储器100可被配置为将数据存储在存储阵列102中，并响应于接收到的命令(CMD)来执行操作。在一些实施方式中，非易失性存储器100可接收写命令、读命令、擦除命令等，并可相应地执行操作。

在一个实施方式中，非易失性存储器100接收具有地址的擦除命令，然后非易失性存储器100将该地址处的一个或多个存储单元重置为未编程状态(或称为被擦除状态)，诸如对于NAND存储单元而言的“1”。

通常存储阵列102可包括一个或多个存储平面160，并且存储平面160中的每个存储平面可包括多个存储块(例如，图1所示的块-1至块-N)。每个存储块还可包括垂直堆叠的多个层级(例如，图1所示的、块-1所包括的层级1至层级M)。在一些示例中，并发操作可在不同的存储平面160处发生。在一些实施方式中，层级1至层级M中的每一个是执行擦除操作的最小单元。

在一些实施方式中，存储阵列102是闪存阵列，并且是使用3DNAND闪存技术来实现。在一些实施方式中，外围电路101包括耦合在一起的行解码器电路110、页缓冲电路120、数据输入/输出(I/O)电路130、电压发生器140和控制电路150。行解码器电路110可接收被称为行地址(R-ADDR)的地址，基于行地址来生成字线(WL)信号和选择信号(诸如顶部选择栅(TSG)信号、底部选择栅(BSG)信号等)，并向存储阵列102提供WL信号和选择信号。进一步地，在擦除操作期间，本申请提供的行解码器电路110可提供适当的WL信号和选择信号。

页缓冲电路120耦合到存储阵列102的位线(BL)，并且被配置为在读操作和写操作期间缓冲数据。数据I/O电路130经由数据线DL耦合到页缓冲电路120。在一个示例中(例如，在写操作期间)，数据I/O电路130被配置为从非易失性存储器100的外部电路接收数据，并且经由页缓冲电路120将所接收到的数据提供给存储阵列102。

电压发生器140被配置为产生适当电平的电压，以用于非易失性存储器100的适当操作。例如，在数据擦除操作期间，电压发生器140可针对适合于擦除操作的位线电压、阱掺杂区电压、各种字线电压、选择电压、预定区域电压等，产生适当电平的电压。例如，在数据擦除操作期间，将台阶擦除电压提供给存储阵列102的阱掺杂区。将第一电压提供给行解码器110，因此行解码器110可在数据擦除操作期间以适当的电压电平输出顶部选择栅信号。将预定区域的峰值电压提供给行解码器110，因此行解码器110可在数据擦除操作期间以适当的电压电平输出预定区域信号。将台阶擦除电压提供给页缓冲电路120，因此页缓冲电路120可在擦除操作期间以适当的电压电平驱动位线(BL)。此外，也可以在不通过页缓冲电路120的情况下，将台阶擦除电压施加到位线。

控制电路150被配置为接收命令(CMD)和地址(ADDR)，并且基于该命令和地址，将控制信号提供给诸如行解码器电路110、页缓冲电路120、数据I/O电路130、电压发生器140等电路。例如，控制电路150可以基于地址ADDR来生成行地址R-ADDR和列地址C-ADDR，并且将行地址R-ADDR提供给行解码器110，以及将列地址提供给数据I/O电路130。在另一实施方式中，控制电路150可基于所接收的CMD来控制电压发生器140产生适当电平的电压。控制电路150可协调其它电路，以在适当的时间并且按照适当的电压电平向存储阵列102提供信号。

控制电路150可包括第一部分控制电路155，其被配置为生成适当的控制信号以控制其它电路将适当的信号提供给存储阵列102来进行擦除操作，该擦除操作使用层级擦除机制和GIDL擦除机制，换言之，第一部分控制电路155为用于混合擦除的控制电路。具有针对存储阵列102的适当时序和电压电平的信号可将层级擦除机制和GIDL擦除机制作用于非易失性存储器的数据擦除操作。本申请将参照图5至图15在下文中来详细地描述信号的波形。

图2示出了根据本申请的一个实施方式的非易失性存储器200的局部结构剖面图。如图2所示，在本申请的一个实施方式中，非易失性存储器200可包括通过例如键合等工艺电耦合在一起的三维存储阵列芯片202和外围电路芯片201。

在一些实施方式中，非易失性存储器200可包括多个阵列芯片202和外围电路芯片201。阵列芯片202包括衬底203和形成在衬底203上的叠层结构290。外围电路芯片201包括衬底和在衬底上形成的外围电路。为了简单起见，衬底203的主表面被称为X-Y平面，并且垂直于主表面的方向被称为Z方向。

衬底203和外围电路芯片201的衬底可分别是任何适当的衬底，诸如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。换言之，衬底203和外围电路芯片201的衬底可以分别包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可包括Si、Ge或SiGe。作为一种选择，衬底203和外围电路芯片201的衬底也可以分别是块状晶圆或外延层。

叠层结构290包括交替地堆叠的栅极层295和绝缘层294。栅极层295由诸如高介电常数(高k)栅极绝缘体层和金属栅极(MG)电极等栅极堆叠材料制成。绝缘层294由诸如氮化硅、二氧化硅等绝缘材料制成。栅极层295和绝缘层294被配置为在Z方向形成垂直地堆叠的晶体管，栅极层295对应于晶体管的栅极。

非易失性存储器200可包括存储单元阵列和外围电路(例如，行解码器电路110、页缓冲电路120、数据I/O电路130、电压发生器140、控制电路150等)。外围电路形成在外围电路芯片201中，存储单元阵列形成在阵列芯片202中。阵列芯片202可包括核心区域01和阶梯区域02，存储单元阵列形成在叠层结构290位于核心区域01的部分中，并包括多个垂直存储单元串280。阶梯区域02可促进例如与存储单元串280中的存储单元的栅极、选择栅晶体管的栅极等等的连接。存储单元串280中的存储单元的栅极对应于存储架构中的字线。

存储单元串280由贯穿叠层结构200并垂直(沿Z方向)延伸到衬底203中的沟道结构281形成。换言之，沟道结构281和叠层结构290共同形成存储单元串280。

沟道结构281可包括在X-Y平面上具有圆形形状、且在Z方向延伸至衬底203的功能层和半导体层，功能层可包括阻隔绝缘层(例如，氧化硅)、电荷存储层(例如，氮化硅)、隧穿绝缘层(例如，氧化硅)。半导体层可由任何适当的半导体材料(诸如多晶硅或单晶硅)制备，并且该半导体材料可选择不掺杂，或者也可选择包括P型或N型掺杂杂质。在一个实施方式中，可在用于沟道结构281的孔(该孔可贯穿叠层结构290并延伸至衬底203中)的侧壁上形成阻隔绝缘层，然后从侧壁顺序地堆叠电荷存储层、隧穿绝缘层、半导体层和绝缘填充层。绝缘填充层可由诸如氧化硅和/或氮化硅之类的绝缘材料形成，和/或可被形成为气隙。

衬底203可包括阱掺杂区，例如高掺杂的半导体层205(或者称为阱掺杂区205)，用于与沟道结构281中的半导体层形成电连接。作为一种选择，半导体层205可与沟道结构281中的半导体层的底部电连接，作为其他选择，半导体层205可与沟道结构281中的半导体层的侧壁电连接，或者与沟道结构281中的半导体层的底部及侧壁形成电连接。

半导体层205可形成为存储单元串280的源极导电连接。半导体层205可包括一层或多层。半导体层205可采用例如硅材料制备，诸如本征多晶硅、掺杂的多晶硅(诸如N型掺杂的硅或P型掺杂的硅等)。作为一种选择，半导体层205还可包括金属硅化物以提高导电性。半导体层205类似地与其它存储单元串280的源极导电连接，并因此形成阵列公共源极(ACS)。在一些实施方式中，当存储单元串280被配置为按层级擦除时，半导体层205可延伸并覆盖该层级所属存储块的核心区域和阶梯区域。

在一些实施方式中，由栅极层295和绝缘层294形成的、垂直地堆叠的晶体管可包括存储单元(或可称为存储单元晶体管)和选择栅晶体管(例如，一个或多个底层选择栅晶体管，或者一个或多个顶层选择栅晶体管等)。上述沟道结构281的半导体层对应于存储单元串280中的晶体管的沟道部分，而栅极层295对应于存储单元串280中的晶体管的栅极。

存储单元可基于上述沟道结构281的电荷存储层的一部分中的载流子捕获而具有不同的阈值电压，该电荷存储层的一部分对应于存储单元的浮栅。例如，当在存储单元晶体管的浮栅中捕获(存储)大量的空穴时，该存储单元晶体管的阈值电压低于预定义的值，则该存储单元晶体管处于对应于逻辑“1”的未编程状态(还被称为被擦除状态)。当从浮栅中排出空穴时，存储单元的阈值电压高于预定义的值，因此存储单元晶体管处于与逻辑“0”相对应的编程状态。

通常晶体管包括用于控制沟道的栅极，并且在沟道的每一侧具有漏极和源极。作为一种选择，可将晶体管的沟道的上侧称为漏极，晶体管的沟道的下侧称为源极。作为另一种选择，还可在某些驱动配置下调换漏极和源极。此外，上述顶层选择栅晶体管可与其上方的漏级连接，底层选择栅晶体管可与其下方的源极连接。

一个或多个顶层选择栅晶体管被配置为将存储单元串280中的存储单元耦合/解耦至位线。一个或多个底层选择栅晶体管被配置为将存储单元串280中的存储单元耦合/解耦至ACS(公共源极线)。

底层选择栅晶体管由底层选择栅进行控制。例如，当底层选择栅电压(被施加到底层选择栅的电压)大于底层选择栅晶体管的阈值电压时，底层选择栅晶体管导通，并且存储单元耦合到ACS。当底层选择栅电压小于底层选择栅晶体管的阈值电压时，底层选择栅晶体管截止，并且存储单元与ACS解耦。类似地，顶层选择栅晶体管由顶层选择栅进行控制。

在一些实施方式中，沟道结构281在X-Y平面中具有圆形形状，在X-Z平面和Y-Z平面中具有柱形形状。在X-Y平面中，多个沟道结构281可彼此分开地设置并形成存储单元阵列。沟道结构281的阵列可以具有任何适当的阵列形状，诸如沿X方向和Y方向的矩阵阵列形状、沿X或Y方向的锯齿状阵列形状、蜂巢(例如，六边形)阵列形状等。可通过在X方向与沟道结构281具有间距的栅线间隙结构270将存储单元阵列分成多个存储块。每个存储块包括由下至上(Z方向)堆叠的多个层级。换言之，多个存储单元串280被形成为存储块，存储块在垂直于衬底203方向(Z方向)包括垂直堆叠的多个层级，因此存储单元串280可包括分属于不同层级的多个子存储单元串。

在一些实施方式中，在多个层级之间还设置有冗余层，冗余层包括至少一个伪存储单元。伪存储单元和存储单元同时制备，可用于工艺和电学缓冲。

图3示出了根据本申请的一个实施方式的存储阵列300的局部等效电路示意图。图4示出了根据本申请的一个实施方式的存储阵列400的局部等效电路示意图。

如图3所示，作为示例，三维存储器件300可被分成多个存储块，每个存储块包括两个层级，例如顶部层级452和底部层级450。三维存储器件300还可包括具有多个堆叠式存储器单元340的存储器串212，存储单元串212可包括分属于不同层级的多个子存储单元串，其中多个存储器单元340-1形成的子存储单元串在底部层级450中，以及多个存储器单元340-2形成的子存储单元串在顶部层级452中。三维存储器件300还包括在顶部层级452和底部层级450之间的导电插塞460。因此，在具有多个层级的三维存储器件300中，在顶部层级452中的存储器单元340-2可与在底部层级450中的存储器单元340-1电气地连接以形成存储器串212。存储器串212还可包括在每个端部处的至少一个场效应晶体管(例如，MOSFET)，其分别由底层选择栅极332和顶层选择栅极334控制。两个相应的晶体管被称为底层选择栅晶体管332-T和顶层选择栅晶体管334-T。堆叠式存储器单元340可由控制栅极333控制，控制栅极333包括与存储器单元340-1对应的控制栅极333-1和与存储器单元340-2对应的333-2，其中控制栅极333连接到三维存储器件300的字线(未示出)。顶层选择栅晶体管334-T的漏极端子可连接到位线341，以及底层选择栅晶体管332-T的源极端子可连接到阱掺杂区，ACS464可从阱掺杂区形成，且可由在整个存储器块中的存储器串212共用。

进一步地，本申请还提供一种包括顶部层级、中部层级和底部层级的存储块的三维存储器。

如图4所示，作为示例三维存储器件400可被分成多个存储块，每个存储块包括三个层级，例如顶部层级452、中部层级454和底部层级450。三维存储器件500还可包括具有多个堆叠式存储器单元340的存储器串212，存储单元串212可包括分属于不同层级的多个子存储单元串，其中多个存储器单元340-1形成的子存储单元串在底部层级450中，多个存储器单元340-3形成的子存储单元串在中部层级454中，以及多个存储器单元340-2形成的子存储单元串在顶部层级452中。三维存储器500还包括导电插塞，例如在顶部层级452和中部层级454之间的导电插塞460。因此，在具有多个层级的三维存储器件500中，在顶部层级452中的存储器单元340-2可以与在中部层级454中的存储器单元340-3，以及在底部层级450中的存储器单元340-1电气地连接以形成存储器串212。存储器串212还可包括在每个端部处的至少一个场效应晶体管(例如，MOSFET)，其分别由下部选择栅极332和顶部选择栅极334控制。而且两个相应的晶体管被称为下部选择栅晶体管332-T和顶部选择栅晶体管334-T。堆叠式存储器单元340可由控制栅极333控制，控制栅极333包括与存储器单元340-1对应的控制栅极333-1，与存储器单元340-3对应的控制栅极333-3和与存储器单元340-2对应的333-2，其中控制栅极333连接到三维存储器件500的字线(未示出)。顶部选择栅晶体管334-T的漏极端子可连接到位线341，以及下部选择栅晶体管332-T的源极端子可连接到掺杂源极线区域344，ACS 464可从掺杂源极线区域344(形成，且可由在整个存储器块中的存储器串212共用。

在非易失性存储器中，每一层级中各行的存储单元连接于同一条字线WL，每一列中的存储单元串连接到同一条位线BL上。每条字线可对应一个页(page)，由多个页组成一个存储块(block)，还可由多个存储块组成一片(plane)。进一步地，在具有多个层级的非易失性存储器中，每个层级可被单独地处理，以进行有效地读取、写入和擦除，例如，三维非易失性存储器中每个层级可独立于其它层级执行擦除操作。此外，还可在包括共用同一字线的存储器单元的存储器页面中执行读取和写入操作。

上文中对包括两个层级或三个层级的三维非易失性存储器结构进行了说明。下文将结合附图详细说明本申请实施方式提供的、用于上述三维非易失性存储器的数据擦除方法。

图5是根据本申请一个实施方式的非易失性存储器的数据擦除方法1000的流程图。如图5所示，非易失性存储器的数据擦除验证方法1000包括：

步骤S1，向多个层级中待进行擦除操作的第一层级施加台阶擦除电压，台阶擦除电压具有台阶状上升的电压波形。

步骤S2，在台阶擦除电压从其中间电平升高至其峰值电平期间，将至少一个预定区域的电压从其起始电平升高至其预定峰值电平，从而在第一层级中生成栅极感应漏极泄漏电流，预定区域邻近第一层级，并包括至少一个伪存储单元。

下面将对上述各个步骤进行详细的描述，以使本领域技术人员能够更加显而易见地知晓上述方法1000的具体实施。

步骤S1

图6是根据本申请一个实施方式的非易失性存储器的局部电路结构图。图7是根据本申请另一实施方式的非易失性存储器的局部电路结构图。

在步骤S1中，非易失性存储器可包括多个存储块，如图6所示，存储块可包括由顶部层级452和底部层级450组成的存储单元串212。作为一种选择，如图7所示，存储块也可包括由顶部层级452、中部层级454和底部层级450中的存储单元组成的存储单元串212。可选择上述存储串212中任意一个待执行擦除操作的层级作为第一层级进行层级擦除操作。层级擦除操作是指仅对存储块的至少一个层级执行擦除操作，而不对全部的存储串执行擦除操作。

结合图6和图7，在本申请的一个实施方式中，存储单元串212包括存储单元、顶层选择栅晶体管334-T和底层选择栅晶体管332-T，其中TSG代表施加在控制顶层选择栅晶体管334-T的顶层选择栅的电信号，BSG代表施加在控制底层选择栅晶体管332-T的底层选择栅的电信号。

进一步地，在多个层级之间还设置有冗余层，冗余层包括至少一个伪存储单元DMY。伪存储单元和存储单元同时制备，可用于工艺和电学缓冲。例如，在本申请的一个实施方式中，存储单元串212包括三个顶层选择栅晶体管334-T，三个顶层选择栅晶体管334-T可形成顶层选择层级。作为一种选择，顶层选择层级可包括至少一个顶层选择栅晶体管334-T，对应顶层选择栅晶体管334-T的数量本申请不作限定。此外，顶层选择层级还包括至少一个顶层伪存储单元334’，顶层伪存储单元334’和顶层选择栅晶体管334-T同时制备，并用于工艺和电学缓冲，其中TSG_DMY代表施加在顶层伪存储单元334’的栅极的电信号。

此外，在顶部层级452和顶层选择层级之间还设置有包括至少一个第一伪存储单元452’的冗余层。该冗余层中的伪存储单元和存储单元同时制备，可用于工艺和电学缓冲。GIDL_T代表施加在第一伪存储单元452’所属冗余层的预定区域的电信号。换言之，当对邻近该预定区域的层级(例如，顶部层级)进行擦除操作时，可对上述冗余层中的预定区域施加GIDL_T的电信号，并向冗余层中除预定区域之外的第一伪存储单元452’施加第一电压或者第二电压(后续将详细介绍)。

如图7所示，在顶部层级452和中部层级454之间还设置有包括至少一个第二伪存储单元452”的冗余层以及至少一个第二伪存储单元454’的冗余层。上述冗余层中的伪存储单元和存储单元同时制备，可用于工艺和电学缓冲。GIDL_M1代表施加在第二伪存储单元452”所属冗余层的预定区域的电信号。换言之，当对邻近该预定区域的层级(例如，顶部层级)进行擦除操作时，可对上述冗余层中的预定区域施加GIDL_M1的电信号，并向冗余层中除预定区域之外的第二伪存储单元452”施加第一电压或者第二电压(后续将详细介绍)。GIDL_M0代表施加在第二伪存储单元454’所属冗余层的预定区域的电信号。换言之，当对邻近该预定区域的层级(例如，底部层级或中部层级)进行擦除操作时，可对上述冗余层中的预定区域施加GIDL_M0的电信号，并向冗余层中除预定区域之外的第二伪存储单元454’施加第一电压或者第二电压(后续将详细介绍)。

在底层选择栅晶体管332-T和衬底的阱掺杂区205之间还设置有包括至少一个第三伪存储单元205’的冗余层。该冗余层中的伪存储单元和存储单元同时制备，可用于工艺和电学缓冲。GIDL_B代表施加在第三伪存储单元205’所属冗余层的预定区域的电信号。换言之，当对邻近该预定区域的层级(例如，底部层级或中部层级)进行擦除操作时，可对上述冗余层中的预定区域施加GIDL_B的电信号，并向冗余层中除预定区域之外的第三伪存储单元205’施加第一电压或者第二电压(后续将详细介绍)。

此外，在中部层级454和底部层级450之间还设置有包括至少一个第四伪存储单元450’的冗余层。该冗余层中的伪存储单元和存储单元同时制备，并用于工艺和电学缓冲。

图8是根据本申请一个实施方式的、用于非易失性存储器的电压波形时序图。图9是根据本申请另一实施方式的、用于非易失性存储器的电压波形时序图。图10是根据本申请一个实施方式的、用于非易失性存储器的电压波形时序图。图11是根据本申请另一实施方式的、用于非易失性存储器的电压波形时序图。图12是根据本申请又一实施方式的、用于非易失性存储器的电压波形时序图。

本申请提供的非易失性存储器的擦除方法，通过在邻近待进行擦除操作的层级处设置预定区域，并对预定区域所包括的伪存储单元施加预定峰值电压(辅助电压)，能够在维持非易失性存储器整体性能的基础上，改善栅极感应漏极泄漏电流，实现高效的非易失性存储器的数据擦除。

具体地，如图6至图12所示，可首先向多个待进行擦除操作的第一层级施加具有台阶状上升的电压波形的台阶擦除电压。例如，可分别向与第一层级对应的位线341和阱掺杂区205施加上述台阶擦除电压电信号。

以图8所示为例，BL代表施加在位线341的电信号。HVNW代表施加在阱掺杂区205的电信号。台阶擦除电压具有台阶状电压波形，第一台阶横跨T0至T2的时间段，电压从起始电平升高至中间电平Vepre。第二台阶横跨T2至T3的时间段，电压从中间电平Vepre升高至峰值电平Vers。其中，中间电平Vepre的数值可例如选择在1伏特至4伏特之间。峰值电平Vers的数值可例如选择在16伏特至22伏特之间，T2至T3的时间段大致在0.4毫秒至0.9毫秒之间。

此外，WLs代表施加在各层级所包括的存储单元的栅极的电信号。在执行数据擦除操作时，还应将待进行擦除操作的第一层级所包括的存储单元的栅极接地或者连接低电平。同时，将不进行擦除操作的其他层级所包括的存储单元的栅极设置为浮置状态。当不进行擦除操作的其他层级处于浮置状态的电路结构，其不承担电路互连功能。本领域技术人员将理解的是，在本说明书中，当一个元件(或部件、组件、构件等)被称为处于浮置状态时，意在说明该元件(或部件、组件、构件等)不与其他元件(或部件、组件、构件等)形成电通路。

步骤S2

结合图6、图8、和图9，步骤S2在台阶擦除电压从其中间电平升高至其峰值电平期间，将至少一个预定区域的电压从其起始电平升高至其峰值电平，从而在第一层级中生成栅极感应漏极泄漏电流，预定区域邻近第一层级，并包括至少一个伪存储单元可例如包括以下内容：

在本申请的一个实施方式中，结合图6和图8，多个存储单元串212形成的存储块仅包括底部层级450和顶部层级452，当对底部层级450进行数据擦除的操作时，上述预定区域可包括第一预定区域和第二预定区域。可将第一预定区域选择在顶部层级452与顶层选择层级之间的冗余层中，并包括至少一个第一伪存储单元452’；并将第二预定区域选择在邻近底层选择栅晶体管332-T的冗余层中，并包括至少一个第三伪存储单元205’。

在电信号BL和HVNW从其中间电平Vepre升高至其峰值电平Vers的T2至T3期间，可向上述第一预定区域和第二预定区域分别施加电信号GIDL_T以及GIDL_B，使其从起始电平升高至其峰值电平Vgidl。作为一种选择，第一预定区域和第二预定区域的起始电平可以是0伏特，峰值电平Vgidl可例如选择在8至15伏特之间。

在本申请的一个实施方式中，结合图6和图9，多个存储单元串212形成的存储块仅包括底部层级450和顶部层级452，当对顶部层级452进行数据擦除的操作时，上述预定区域可包括第一预定区域和第二预定区域。可将第一预定区域选择在顶部层级452与顶层选择层级之间的冗余层中，并包括至少一个第一伪存储单元452’；并将第二预定区域选择在邻近底层选择栅晶体管332-T的冗余层中，并包括至少一个第三伪存储单元205’。

在电信号BL和HVNW从其中间电平Vepre升高至其峰值电平Vers的T2至T3期间，可向上述第一预定区域和第二预定区域分别施加电信号GIDL_T以及GIDL_B，使其从起始电平升高至其峰值电平Vgidl。作为一种选择，第一预定区域和第二预定区域的起始电平可以是0伏特，峰值电平Vgidl可例如选择在8至15伏特之间。

结合图7、图10、图11和图12，当多个存储单元串212形成的存储块仅包括底部层级450、中部层级454和顶部层级452时，步骤S2在台阶擦除电压从其中间电平升高至其峰值电平期间，将至少一个预定区域的电压从其起始电平升高至其峰值电平，从而在第一层级中生成栅极感应漏极泄漏电流，预定区域邻近第一层级，并包括至少一个伪存储单元可例如包括以下内容：

在本申请的一个实施方式中，结合图7和图10，当对低部层级450进行数据擦除的操作时，上述预定区域可至少包括第一预定区域和第二预定区域。可将第一预定区域选择在顶部层级452和中部层级454之间，并包括至少一个第二伪存储单元454’；并将第二预定区域选择在邻近底层选择栅晶体管332-T的冗余层中，并包括至少一个第三伪存储单元205’。

在电信号BL和HVNW从其中间电平Vepre升高至其峰值电平Vers的T2至T3期间，可向上述第一预定区域和第二预定区域分别施加电信号GIDL_M0以及GIDL_B，使其从起始电平升高至其峰值电平Vgidl。作为一种选择，第一预定区域和第二预定区域的起始电平可以是0伏特，峰值电平Vgidl可例如选择在8至15伏特之间。

在本申请的一个实施方式中，结合图7和图11，当对中部层级452进行数据擦除的操作时，上述预定区域可至少包括第一预定区域和第二预定区域。可将第一预定区域选择在顶部层级452和中部层级454之间，并包括至少一个第二伪存储单元454’；并将第二预定区域选择在邻近底层选择栅晶体管332-T的冗余层中，并包括至少一个第三伪存储单元205’。

在电信号BL和HVNW从其中间电平Vepre升高至其峰值电平Vers的T2至T3期间，可向上述第一预定区域和第二预定区域分别施加电信号GIDL_M0以及GIDL_B，使其从起始电平升高至其峰值电平Vgidl。作为一种选择，第一预定区域和第二预定区域的起始电平可以是0伏特，峰值电平Vgidl可例如选择在8至15伏特之间。

在本申请的一个实施方式中，结合图7和图12，当对顶部层级452进行数据擦除的操作时，上述预定区域可至少包括第一预定区域和第二预定区域。可将第一预定区域选择在顶部层级452与顶层选择层级之间的冗余层中，并包括至少一个第一伪存储单元452’；并将第二预定区域选择在顶部层级452和中部层级454之间，并包括至少一个第二伪存储单元452”。

在电信号BL和HVNW从其中间电平Vepre升高至其峰值电平Vers的T2至T3期间，可向上述第一预定区域和第二预定区域分别施加电信号GIDL_T以及GIDL_M1，使其从起始电平升高至其峰值电平Vgidl。作为一种选择，第一预定区域和第二预定区域的起始电平可以是0伏特，峰值电平Vgidl可例如选择在8至15伏特之间。

图13是根据本申请一个实施方式的、三维存储器的沟道电势变化趋势图。如图13所示，经过上述操作，通过在位线和阱掺杂区分别施加如曲线10所示的台阶擦除电压后，以及在预定区域的至少一个伪存储单元处施加峰值电平为Vgidl的辅助擦除电压后，可形成如曲线11所示的沟道电势，将空穴(如图6和图7所示的n+)注入并捕获在沟道结构的电荷存储层中(或者从电荷存储层中提取电子)。当将空穴捕获在存储单元的电荷存储层中时，存储单元的阈值电压降低，存储单元可进入未编程状态(或称为被擦除状态)。通过将预定区域选择在待执行擦除操作的层级附件，并在预定区域的至少一个伪存储单元处施加峰值电平为Vgidl的辅助擦除电压，可避免如常规的数据擦除方法那样，将非易失性存储器的擦除载流子产生在沟道结构的顶部插塞与顶层选择栅晶体管之间，进而擦除载流子(空穴)可避开中部插塞形成的势垒，到达待执行操作的存储单元中，实现有效的栅致漏极泄漏GIDL擦除。

然而，为了进一步提高非易失性存储器的数据擦除效率，可在执行层级擦除操作期间，向与该待进行擦除操作的层级对应的顶层选择层级施加具有台阶状上升波形的第一电压；或者通过向上述顶层选择层级施加第二电压，并在擦除操作的后期对其浮置(后期浮置可使顶层选择层级通过电压耦合获得预定峰值电压)，可提高非易失性存储器的数据擦除效率。

图14是根据本申请一个实施方式的、用于非易失性存储器的电压波形时序图。图15是根据本申请另一实施方式的、用于非易失性存储器的电压波形时序图。

具体地，参考图6和图14，在本申请的一个实施方式中，在执行第一层级的擦除操作期间，可向与第一层级对应的顶层选择层级(包括顶层选择栅晶体管334-T和顶层伪存储单元334’)施加具有台阶状上升电压波形的第一电压。其中，第一辅助台阶横跨T0至T2的时间段，电压从起始电平升高至中间电平。第二台阶横跨T2至T3的时间段，电压从中间电平升高至峰值电平Vtsg。中间电平的数值可例如选择在3伏特至10伏特之间。峰值电平Vtsg可高于台阶擦除电压的峰值电平Vers，进一步地，峰值电平Vtsg与峰值电平Vers相比，可大致高出5伏特至10伏特。

此外，在台阶擦除电压到达其中间电平Vepre后，可将底层选择栅晶体管332-T的电压从其起始电平升高至其峰值电平Vbsg，以实现存储单元串212的导通。

图15是根据本申请另一实施方式的、用于非易失性存储器的电压波形时序图。

具体地，参考图6和图15，在本申请的一个实施方式中，在执行第一层级的擦除操作期间，可向与第一层级对应的顶层选择层级(包括顶层选择栅晶体管334-T和顶层伪存储单元334’)施加第二电压。在T0至T2的时间段，电压从起始电平升高至中间电平。作为一种选择，中间电平的数值可例如选择在3伏特至10伏特之间。在第二电压到达其中间电平Vepre后(在图15所示的时间点T1)，可在顶层选择层级的电压保持在中间电平时将其设置为浮置状态。顶层选择层级的电压会受到台阶擦除电压的耦合作用而继续上升，形成如图15中虚线所示的台阶形状的电压波形，并且其峰值电平Vtsg可大致同样高出台阶擦除电压的峰值电平Vers5伏特至10伏特。

此外，在台阶擦除电压到达其中间电平Vepre后，可将底层选择栅晶体管332-T的电压从其起始电平升高至其峰值电平Vbsg，以实现存储单元串212的导通。

如图13所示，经过上述操作，向与该待进行擦除操作的层级对应的顶层选择层级施加具有台阶状上升波形的第一电压，或者通过向上述顶层选择层级施加第二电压后在擦除操作的后期将其浮置，可形成如曲线12所示的沟道电势。与代表未执行上述操作的沟道电势曲线11相比，通过提高PN结上施加的电场，可增大由于带间隧穿而引起的栅致漏极泄漏(GIDL)电流，实现有效的栅致漏极泄漏GIDL擦除，进而提高非易失性存储器的数据擦除效率。

由于在上文中描述的两个层级结构的擦除方法涉及的内容和结构可完全或部分地适用于下文中描述的包括多个层级的非易失性存储器结构，因此与其相关或相似的内容不再赘述。

再次参考图7、图10、图11和图12，当多个存储单元串212形成的存储块包括底部层级450、中部层级454和顶部层级452时，上述向与第一层级对应的顶层选择层级施加第一电压的操作还包括：

在本申请的一个实施方式中，再次参考图7和图10，在执行对底部层级450的擦除操作期间，分别向顶部层级452的存储单元、顶层选择层级与顶部层级452之间的第一伪存储单元452’、顶部层级与中部层级之间的第二伪存储单元中除第一预定区域外的部分的452”和454’、中部层级454与底部层级450之间的第四伪存储单元450’、底层选择栅晶体管332-T和衬底的阱掺杂区205之间的第三伪存储单元205’中除第二预定区域外的部分施加第一电压(未示出)，其中第一电压的峰值电平可高于台阶擦除电压的峰值电平Vers，进一步地，该峰值电平与峰值电平Vers相比，可大致高出5伏特至10伏特。此外，该操作还包括将中部层级454的存储单元设置为浮置状态，并向底部层级450的存储单元施加低电平或将其接地。

在本申请的一个实施方式中，再次参考图7和图11，在执行对中部层级454的擦除操作期间，分别向顶部层级452的存储单元、顶层选择层级与顶部层级452之间的第一伪存储单元、顶部层级452与中部层级454之间的第二伪存储单元中除第一预定区域外的部分452”和454’、中部层级454与底部层级450之间的第四伪存储单元450’、底层选择栅晶体管332-T和衬底的阱掺杂区205之间的第三伪存储单元205’中除第二预定区域外的部分施加第一电压(未示出)，其中第一电压的峰值电平可高于台阶擦除电压的峰值电平Vers，进一步地，该峰值电平与峰值电平Vers相比，可大致高出5伏特至10伏特。此外，该操作还包括将底部层级450的存储单元设置为浮置状态，并向中部层级454的存储单元施加低电平或将其接地。

在本申请的一个实施方式中，再次参考图7和图12，在执行对顶部层级452的擦除操作期间，分别向顶层选择层级与顶部层级452之间的第一伪存储单元452’中除第一预定区域外的部分、顶部层级452与中部层级454之间的第二伪存储单元中除第二预定区域外的部分454’、中部层级454的存储单元、中部层级454与底部层级450之间的第四伪存储单元450’、底部层级450的存储单元、底层选择栅晶体管332-T以及底层选择栅晶体管332-T与阱掺杂区205之间的第三伪存储单元205’施加第一电压(未示出)，其中第一电压的峰值电平可高于台阶擦除电压的峰值电平Vers，进一步地，该峰值电平与峰值电平Vers相比，可大致高出5伏特至10伏特此外，该操作还包括将顶部层级452的存储单元施加低电平或将其接地。

此外，作为一种选择，当多个存储单元串212形成的存储块包括底部层级450、中部层级454和顶部层级452时，上述向与第一层级对应的顶层选择层级施加第二电压，以及在台阶擦除电压到达其中间电平后，将顶层选择层级设置为浮置状态的操作还包括：

在本申请的一个实施方式中，再次参考图7和图10，在执行对底部层级450的擦除操作期间，分别向顶部层级452的存储单元、顶层选择层级与顶部层级452之间的第一伪存储单元、顶部层级452与中部层级454之间的第二伪存储单元中除第一预定区域外的部分452”和454’、中部层级454与底部层级450之间的第四伪存储单元450’、底层选择栅晶体管332-T和衬底的阱掺杂区205之间的第三伪存储单元205’中除第二预定区域外的部分施加第二电压(图10中位于上部的Floating线的实线部分)。在T0至T2的时间段，第二电压从起始电平升高至中间电平。作为一种选择，中间电平的数值可例如选择在3伏特至10伏特之间。在台阶擦除电压到达其中间电平Vepre后(在图14所示的时间点T2)，将顶部层级452的存储单元、第一伪存储单元452’、第二伪存储单元中除第一预定区域外的部分的452”和454’、第四伪存储单元450’、第三伪存储单元205’中除第二预定区域外的部分设置为浮置状态。上述结构的电压会受到台阶擦除电压的耦合作用而继续上升，形成如图10中所示的台阶形状的电压波形(图10中位于上部的Floating线)，并且其峰值电平同样可满足大致高于台阶擦除电压的峰值电平Vers 5伏特至10伏特。此外，该操作还包括将中部层级454的存储单元设置为浮置状态(图10中位于下部的Floating线)，并向底部层级450的存储单元施加低电平或将其接地。

在本申请的一个实施方式中，再次参考图7和图11，在执行对中部层级454的擦除操作期间，分别向顶部层级452的存储单元、顶层选择层级与顶部层级452之间的第一伪存储单元、顶部层级452与中部层级454之间的第二伪存储单元中除第一预定区域外的部分452”和454’、中部层级454与底部层级450之间的第四伪存储单元450’、底层选择栅晶体管332-T和衬底的阱掺杂区205之间的第三伪存储单元205’中除第二预定区域外的部分施加第二电压(图11中位于上部的Floating线的实线部分)。在T0至T2的时间段，第二电压从起始电平升高至中间电平。作为一种选择，中间电平的数值可例如选择在3伏特至10伏特之间。在台阶擦除电压到达其中间电平Vepre后(在图14所示的时间点T2)，将顶部层级452的存储单元、第一伪存储单元452’、第二伪存储单元中除第一预定区域外的部分的452”和454’、第四伪存储单元450’、第三伪存储单元205’中除第二预定区域外的部分设置为浮置状态。上述结构的电压会受到台阶擦除电压的耦合作用而继续上升，形成如图11所示的台阶形状的电压波形(图11中位于上部的Floating线)，并且其峰值电平同样可满足大致高于台阶擦除电压的峰值电平Vers 5伏特至10伏特。此外，该操作还包括将底部层级450的存储单元设置为浮置状态(图11中位于下部的Floating线)，并向中部层级454的存储单元施加低电平或将其接地。

在本申请的一个实施方式中，再次参考图7和图12，在执行对顶部层级452的擦除操作期间，分别向顶层选择层级与顶部层级452之间的第一伪存储单元452’中除第一预定区域外的部分、顶部层级452与中部层级454之间的第二伪存储单元中除第二预定区域外的部分454’、中部层级454的存储单元、中部层级454与底部层级450之间的第四伪存储单元450’、底部层级450的存储单元、底层选择栅晶体管332-T以及底层选择栅晶体管332-T与阱掺杂区205之间的第三伪存储单元205’施加第二电压(图12的Floating线的实线部分)。在T0至T2的时间段，电压从起始电平升高至中间电平。作为一种选择，中间电平的数值可例如选择在3伏特至10伏特之间。在台阶擦除电压到达其中间电平Vepre后(在图14所示的时间点T2)，将第一伪存储单元452’中除第一预定区域外的部分、第二伪存储单元中除第二预定区域外的部分454’、中部层级454的存储单元、第四伪存储单元450’、底部层级450的存储单元、第三伪存储单元205’设置为浮置状态。上述结构的电压会受到台阶擦除电压的耦合作用而继续上升，形成如图12所示的台阶形状的电压波形(图12的Floating线)，并且其峰值电平同样可满足大致高于台阶擦除电压的峰值电平Vers5伏特至10伏特。此外，该操作还包括向顶部层级452的存储单元施加低电平或将其接地。

通过在执行层级擦除操作期间，向与该待进行擦除操作的层级对应的上述结构施加具有台阶状上升波形的第一电压，或者通过向上述顶层选择层级施加第二电压，并在擦除操作的后期对其浮置(后期浮置可使顶层选择层级通过电压耦合获得预定峰值电压)，可提高PN结上施加的电场，从而增大由于带间隧穿而引起的栅致漏极泄漏(GIDL)电流，有效提高栅致漏极泄漏GIDL擦除。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的状态下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。