具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本发明一实施例提供一种存储单元，请参考图2，包括：

控制管M1、隧穿管M2、反相器和读出结构，所述控制管M1的阱区接出控制端CG，所述隧穿管M2的阱区接出隧穿端TG；

所述反相器包括类型相反的第一晶体管M3和第二晶体管M4，所述第一晶体管M3的栅极、所述第二晶体管M4的栅极、所述隧穿管M2的栅极和所述控制管M1的栅极连接构成浮栅节点FG，所述第一晶体管M3的漏极和所述第二晶体管M4的漏极连接且和所述读出结构连接。

本实施例中，存储单元为单层多晶嵌入式非挥发存储单元。

所述第一晶体管为PMOS晶体管，所述第二晶体管为NMOS晶体管。所述第一晶体管M3的源极连接电源电位VDD。所述第二晶体管M4的栅极与阱区之间的压差适于在写入模式下存储单元被选中时小于所述第二晶体管M4的隧穿电压。

本实施例中，所述控制管M1为源极、漏极和阱区连接在一起的MOS晶体管，例如NMOS晶体管或PMOS晶体管，控制管M1的源极、漏极和阱区连接在一起引出控制端CG。在其他实施例中，控制管为MOS电容，控制管M1的阱区引出控制端。在其他实施例中，控制管还可以为MIM电容或者MOM电容。

本实施例中，隧穿管M2为源极、漏极和阱区连接在一起的MOS晶体管，例如NMOS晶体管或PMOS晶体管，隧穿管M2的源极、漏极和阱区连接在一起引出隧穿端TG。在其他实施例中，隧穿管为MOS电容，隧穿管的阱区引出隧穿端。所述隧穿管通过栅介质层发生FN（Fowler-Nordheim）隧穿来导入或擦除电荷。

本实施例中，图2中以控制管M1和隧穿管M2均为PMOS晶体管为示例。

在一个实施例中，控制管M1的电容值C1远大于隧穿管M2的电容值C2，使得控制端 CG或隧穿端TG施加的高电压能完全耦合至浮栅节点FG。在一个具体的实施例中，控制管M1 的电容值C1与所述隧穿管M2的电容值C2的耦合比η接近于1，例如大于等于0.98且小于1,η=。在另一个实施例中，控制管M1的电容值C1与所述隧穿管M2的电容值C2的耦合比η大 于或等于60%，这样控制端CG或隧穿端TG施加的高电压需要足够大以保证隧穿管M2能发生 隧穿。

本实施例中，控制管M1的电容值C1远大于隧穿管M2的电容值C2，相应的，控制管M1中栅极底部的沟道区的面积远大于隧穿管M2中栅极底部的沟道区的面积，在一个具体的实施例中，控制管M1中栅极底部的沟道区的面积为所述隧穿管M2中栅极底部的沟道区的面积的10倍至30倍。在其他实施例中，控制管M1中栅极底部的沟道区的面积与隧穿管M2中栅极底部的沟道区的面积之比还可以大于30倍。

在一个实施例中，所述隧穿管M2的栅介质层的厚度为2nm~30nm。根据FN（Fowler-Nordheim）隧穿电流模型，隧穿管M2的栅介质层越厚，在相同外加电压下，栅介质层的电场强度越小，隧穿电流越小，则所需要的擦写时间就越长；而隧穿管M2的栅介质层太薄则也会发生直接隧穿或陷阱辅助隧穿，这将导致浮栅节点FG的电荷的流失加快，使存储单元的保持特性下降。因此本申请设置隧穿管M2的栅介质层的厚度为2nm~30nm，优化了存储单元的性能。在2nm~30nm的范围内可以根据具体的使用要求选取对应的栅介质层的厚度。

本实施例中，为了工艺上简化制备工艺且不同结构之间的匹配性较好，设置控制管M1、第一晶体管M3、第二晶体管M4、以及读出结构中各晶体管的栅介质层均分别与隧穿管M2的栅介质层的厚度相同。

在其他实施例中，控制管M1、第一晶体管M3、第二晶体管M4、读出结构中各晶体管、以及隧穿管M2中至少部分的栅介质层的厚度不同。

本实施例中，栅介质层为栅氧层。在其他实施例中，栅介质层的材料还可以为其他的高K（介电常数）材料，K为大于或等于3.9）。栅极的材料包括多晶硅。

本实施例中，所述读出结构包括第一选择晶体管M6和第二选择晶体管M5，所述第一选择晶体管M6的类型与所述第二选择晶体管M5的类型相反，所述第一选择晶体管M6的输入端、第二选择晶体管M5的输入端、所述第一晶体管M3的漏极和所述第二晶体管M4的漏极连接，所述第一选择晶体管M6的输出端和所述第二选择晶体管M5的输出端连接并作为所述读出结构的输出端OUT，所述第一选择晶体管M6适于和所述第二选择晶体管M5同时导通。

第一选择晶体管M6的输入端和输出端中其中一个为第一选择晶体管M6的源极、另一个为第一选择晶体管M6漏极。第二选择晶体管M5的输入端和输出端中其中一个为第二选择晶体管M5的源极、另一个为第二选择晶体管M5的漏极。

第一选择晶体管M6的栅极作为第一选择端Select,所述第二选择晶体管M5的栅极 作为第二选择端。

本实施例中，参考图2，所述第一选择晶体管M6为NMOS晶体管，所述第二选择晶体管M5为PMOS晶体管。在其他实施例中，第一选择晶体管为PMOS晶体管，所述第二选择晶体管M5为NMOS晶体管。

在另一个实施例中，参考图3，读出结构包括传输晶体管M7和选择晶体管M8，所述传输晶体管M7的类型与所述第一晶体管M3的类型相反，所述传输晶体管M7的漏极与所述第一晶体管M3的源极连接，所述传输晶体管M7的栅极与所述第一晶体管M3的漏极和所述第二晶体管M4的漏极连接；所述选择晶体管M8的漏极与所述传输晶体管M7的源极连接，所述选择晶体管M8的源极作为所述读出结构的输出端OUT。

在另一个实施例中，参考图4，所述读出结构为单个的触发器10，触发器10为D触发器。在其他实施例中，触发器还可以为RS触发器。

参考图5，图5为对应图2至图3中的存储单元的结构图，图5中仅示出了控制管M1、隧穿管M2、第一晶体管M3和第二晶体管M4，未示出读出结构。

参考图5，为了方便说明，将隧穿管M2的阱区称为第一阱区201，将控制管M1的阱区称为第二阱区202，将第一晶体管M3的阱区称为第三阱区203，将第二晶体管M4的阱区称为第四阱区204，第一阱区201、第二阱区202、第三阱区203和第四阱区204位于衬底200中。隧穿管M2的栅极结构包括栅介质层100和位于栅介质层100上的栅极101。控制管M1的栅极结构包括栅介质层102和位于栅介质层102上的栅极103。第一晶体管M3的栅极结构包括栅介质层104和位于栅介质层104上的栅极105。第二晶体管M4的栅极结构包括栅介质层106和位于栅介质层104上的栅极107。

需要说明的是，本实施例中，至少需要将隧穿管M2的阱区、控制管M1的阱区、以及第二晶体管的阱区单独设置，也就是隧穿管M2的阱区和其他的阱区分立设置，控制管M1的阱区和其他的阱区分立设置，第二晶体管的阱区和其他的阱区分立设置。对于需要承受高压的隧穿管M2、控制管M1和第二晶体管都做在单独的阱区当中，从而减小衬底所承受的高压对其他器件的干扰。

本实施例中的存储单元，直接与现有工艺兼容，在不增加掩模版的情况下既可以使用在BCD工艺中，也可以使用在标准CMOS工艺中，同时也能直接使用在SOI工艺当中，具有很强的通用性，减小了开发的成本；且由于BCD工艺耐高压，具有各种高压器件以及静电放电（ESD）防护的特点。本申请在BCD工艺上实现将会有更大的优势。

本实施例中的存储单元，通过在浮栅节点后增加反相器，提高了存储单元存储数据的可靠性以及输出结果的精确性，并提供相对简单的操作方法来实现存储功能。

相应的，本发明还提供一种存储阵列，参考图11和图12，包括多个上述的存储单元（参考图2至图5）。多个存储单元呈阵列排布。

对于电流输出型的存储单元（参考图3），采用如图11所示的电流串行输出阵列，对于电压输出型的存储单元（参考图2），采用如图12所示的电压并行输出阵列。由于电流输出型最后只需要一个灵敏放大器对同一列的信号进行采样放大，而电压输出型需要更多的多路选择器来对输出端单元进行选择，所以电压型所需要的面积更大。

相应的，本发明还提供一种存储阵列的工作方法，参考表1的内容，表1中示出了存储阵列在写入、擦除和读取操作时各端口的电位，包括：

进行写入模式下存储单元被选中时，所述控制端CG接编程电位VPP，所述隧穿端TG接0伏，所述第一晶体管M3的源极连接电源电位VDD，所述第二晶体管M4的源极Vs和阱区接中间电位VMID，所述中间电位VMID小于所述编程电位且大于0伏，所述浮栅节点存储数据“1”；

在擦除模式下存储单元被选中时，所述隧穿端TG接擦除电位VE，所述控制端CG、以及所述第二晶体管M4的源极和阱区接0伏，所述第一晶体管M3的源极连接电源电位VDD，所述浮栅节点存储数据“0”；

在读取模式下存储单元被选中时，所述控制端CG施加读取电压Vr，所述隧穿端TG、以及所述第二晶体管M4和阱区的源极均接0伏，所述第一晶体管M3的源极连接电源电位VDD；当读取所述浮栅节点存储的数据“0”时，所述第一晶体管M3关闭，所述第二晶体管M4导通；当读取所述浮栅节点FG存储的数据“1”时，所述第二晶体管M4关闭，所述第一晶体管M3导通。

进行写入模式下存储单元被选中时，所述第二晶体管M4的栅极和所述中间电位VMID之间的差值小于第二晶体管M4的隧穿电压。

在一个具体的实施例中，VDD为5伏，VPP为18.5伏，VE为18.5伏，VMID为10V，Vr为5伏。需要说明的是，在其他实施例中，还可以根据需要设置合理的数据，不做限定。

本实施例中，数据的写入和擦除都是通过隧穿管M2来进行的，这样能够防止反复的擦写对第一晶体管M3和第二晶体管M4的性能造成影响，避免导致读出错误。

需要说明的是，进行写入模式下存储单元被选中时，第一选择端的电位使得第一选择晶体管M6关闭，第二选择端的电位使得第二选择晶体管M5关闭。具体的，当第一选择晶体管M6为NMOS晶体管，所述第二选择晶体管M5为PMOS晶体管时，第一选择端接0伏，第二选择端接高电位使得第二选择晶体管M5关闭。

表1

进行写入模式下存储单元被选中时，隧穿管M2上会有很大的正向压降，电子将会从隧穿管M2的栅介质层下方的沟道中隧穿通过栅介质层存储到隧穿管M2的栅极中，浮栅节点FG存储的数据为“1”，此过程中浮栅节点FG上的电势会不断下降，所以隧穿管M2上的正向电压会不断下降，第一晶体管M3的阈值电压减小，第二晶体管M4的阈值电压增大，直至最后不足使得以使隧穿管M2发生隧穿。

对于在写入模式下未被选中的存储单元，与被选中的存储单元位于同一行的未被选中的存储单元的控制端CG接编程电位VPP，与被选中的存储单元位于不同行的未被选中的存储单元的控制端CG接0伏，隧穿端TG的电位为中间电位VMID以保证隧穿管M2上的压降不能达到隧穿管M2的隧穿电压，第二晶体管M4的源极Vs和阱区接中间电位VMID以保证第二晶体管M4上的压降不能达到第二晶体管M4的隧穿电压。对于在写入模式下未被选中的存储单元，第一选择端的电位使得第一选择晶体管M6关闭，第二选择端的电位使得第二选择晶体管M5关闭。

在擦除模式下存储单元被选中时，第一选择端的电位使得第一选择晶体管M6关闭，第二选择端的电位使得第二选择晶体管M5关闭。具体的，当第一选择晶体管M6为NMOS晶体管，所述第二选择晶体管M5为PMOS晶体管时，第一选择端接0伏，第二选择端接高电位使得第二选择晶体管M5关闭。

对于在擦除模式下被选中的存储单元，隧穿管M2上会有很大的反向压降，电子将会从隧穿管M2的栅极中隧穿通过隧穿管M2的栅介质层抽出至隧穿管M2的阱区中，浮栅节点FG存储的数据为“0”,此过程中浮栅节点FG上的电势会不断升高，所以隧穿管M2上的反向电压会不断下降，第一晶体管M3的阈值电压增大，第二晶体管M4的阈值电压减小，直至最后不足以使隧穿管M2发生隧穿。

对于在擦除模式下未被选中的存储单元，与被选中的存储单元位于同一列的未被选中的存储单元的隧穿端TG的电位为擦除电位VE，与被选中的存储单元位于不同列的未被选中的存储单元的隧穿端TG的电位为0伏，控制端CG的电位为中间电位VMID以保证隧穿管上的压降不能达到隧穿电压，第二晶体管的源极Vs和阱区的电位为0伏。

在擦除模式下存储单元未被选中时，第一选择端的电位使得第一选择晶体管M6关闭，第二选择端的电位使得第二选择晶体管M5关闭。具体的，当第一选择晶体管M6为NMOS晶体管，所述第二选择晶体管M5为PMOS晶体管时，第一选择端接0伏，第二选择端接高电位使得第二选择晶体管M5关闭。

在读取模式下存储单元被选中时，第一选择晶体管M6和第二选择晶体管M5均导通。

对于在读取模式下未被选中的存储单元,隧穿端TG和所述第二晶体管M4的源极均接0伏，第一选择晶体管M6和第二选择晶体管M5均关闭，与被选中的存储单元位于同一行的未被选中的存储单元的控制端CG上施加读取电压Vr，与被选中的存储单元位于不同行的未被选中的存储单元的控制端CG上施加的电位为0伏。

本申请中采用了反相器对浮栅节点FG存储的电荷所产生的电压信号进行了放大，反相器的表示输入-输出电压关系的电压传输特性曲线（VTC）如图6所示，图6中的横轴表示反相器的输入电压，图6中的纵轴表示反相器的输出电压，反相器具有较高的噪声容限，在输入电压小于VIL时，反相器的输出均为逻辑“1”，在输入电压大于VIH时，反相器的输出均为逻辑“0”。即使浮栅节点FG所存储的电子发生一定的变化，存储单元输出的电压仍能保持恒定的高电平或低电平，输出结果几乎不变。因此本申请使得对浮栅节点FG存储数据读取的可靠性有了显著的提升。

本发明另一实施例还提供一种存储单元，参考图7，包括：

第一控制管M11、第一隧穿管M21和第一反相器，第一控制管M11的阱区接出第一控制端CG11，所述第一隧穿管M21的阱区接出第一隧穿端TG11，所述第一反相器包括类型相反的第一子晶体管M31和第二子晶体管M41，所述第一子晶体管M31的栅极、所述第二子晶体管M41的栅极、所述第一隧穿管M21的栅极和所述第一控制管M11的栅极连接构成第一浮栅节点FG11；

第二控制管M12、第二隧穿管M22和第二反相器，第二控制管M12的阱区接出第二控制端CG12，所述第二隧穿管M22的阱区接出第二隧穿端TG12，所述第二反相器包括类型相反的第三子晶体管M32和第四子晶体管M42，所述第三子晶体管M32的栅极、所述第四子晶体管M42的栅极、所述第二隧穿管M22的栅极和所述第二控制管M12的栅极连接构成第二浮栅节点FG10；

双稳态单元，所述双稳态单元包括：第一附加反相器和第二附加反相器，所述第一附加反相器的输出端连接所述第二附加反相器的输入端以及所述第三子晶体管M32和第四子晶体管M42的漏极，所述第二附加反相器的输出端连接所述第一附加反相器的输入端以及所述第一子晶体管M31和第二子晶体管M41的漏极；

读出结构，所述读出结构与所述第一附加反相器的输出端和所述第二附加反相器的输出端连接。

本实施例中，存储单元为单层多晶嵌入式非挥发存储单元。

本实施例中，第一控制管M11为源极、漏极和阱区连接在一起的MOS晶体管，例如NMOS晶体管或PMOS晶体管，第一控制管M11的源极、漏极和阱区连接在一起引出第一控制端CG11。在其他实施例中，第一控制管为MOS电容，第一控制管的阱区引出第一控制端。在其他实施例中，第一控制管还可以为MIM电容或者MOM电容。

本实施例中，第二控制管M12为源极、漏极和阱区连接在一起的MOS晶体管，例如NMOS晶体管或PMOS晶体管，第二控制管M12的源极、漏极和阱区连接在一起引出第二控制端CG12。在其他实施例中，第二控制管为MOS电容，第二控制管的阱区引出第二控制端。在其他实施例中，第二控制管还可以为MIM电容或者MOM电容。

本实施例中，第一隧穿管M21为源极、漏极和阱区连接在一起的MOS晶体管，例如NMOS晶体管或PMOS晶体管，第一隧穿管M21的源极、漏极和阱区连接在一起引出第一隧穿端TG11。在其他实施例中，第一隧穿管为MOS电容，第一隧穿管的阱区引出隧穿端。所述第一隧穿管通过栅介质层发生FN（Fowler-Nordheim）隧穿来导入或擦除电荷。

本实施例中，第二隧穿管M22为源极、漏极和阱区连接在一起的MOS晶体管，例如NMOS晶体管或PMOS晶体管，第二隧穿管M22的源极、漏极和阱区连接在一起引出第二隧穿端TG12。在其他实施例中，第二隧穿管为MOS电容，第二隧穿管的阱区引出隧穿端。所述第二隧穿管通过栅介质层发生FN（Fowler-Nordheim）隧穿来导入或擦除电荷。

本实施例中，图7中以第一控制管M11、第二控制管M12、第一隧穿管M21和第二隧穿管M22均为PMOS晶体管为示例。

在一个实施例中，所述第一控制管M11的电容值远大于第一隧穿管M21的电容值，使得第一控制端CG11或第一隧穿端TG11施加的高电压能完全耦合至第一浮栅节点FG11。在一个具体的实施例中，第一控制管M11的电容值与所述第一隧穿管M21的电容值的耦合比接近于1，例如大于等于0.98且小于1。在另一个实施例中，第一控制管M11的电容值与所述第一隧穿管M21的电容值的耦合比大于或等于60%，这样第一控制端CG11或第一隧穿端TG11施加的高电压需要足够大以保证第一隧穿管M21能发生隧穿。

本实施例中，第一控制管M11的电容值远大于第一隧穿管M21的电容值，相应的，第一控制管M11的栅极的面积远大于第一隧穿管M21的栅极的面积，在一个具体的实施例中，第一控制管M11中栅极底部的沟道区的面积为所述第一隧穿管M21中栅极底部的沟道区的面积的10倍至30倍。在其他实施例中，第一控制管M11中栅极底部的沟道区的面积与第一隧穿管M21中栅极底部的沟道区的面积之比还可以大于30倍。

在一个实施例中，所述第二控制管M12的电容值远大于第二隧穿管M22的电容值，使得第二控制端CG12或第二隧穿端TG12施加的高电压能完全耦合至第二浮栅节点FG10。在一个具体的实施例中，第二控制管M12的电容值与所述第二隧穿管M22的电容值的耦合比接近于1，例如大于等于0.98且小于1。在另一个实施例中，第二控制管M12的电容值与所述第二隧穿管M22的电容值的耦合比大于或等于60%，这样第二控制端CG12或第二隧穿端TG12施加的高电压需要足够大以保证第一隧穿端TG11能发生隧穿。

本实施例中，所述第二控制管M12的电容值远大于第二隧穿管M22的电容值，相应的，第二控制管M12的栅极的面积远大于第二隧穿管M22的栅极的面积，在一个具体的实施例中，第二控制管M12中栅极底部的沟道区的面积为所述第二隧穿管M22中栅极底部的沟道区的面积的10倍至30倍。在其他实施例中，第二控制管M12中栅极底部的沟道区的面积与第二隧穿管M22中栅极底部的沟道区的面积之比还可以大于30倍。

在一个实施例中，所述第一隧穿管M21的栅介质层的厚度为2nm~30nm，第二隧穿管M22的栅介质层的厚度为2nm~30nm。

本实施例中，为了工艺上简化制备工艺且不同结构之间的匹配性较好，设置第一控制管M11、第一隧穿管M21、第一子晶体管M31和第二子晶体管M41、第二控制管M12、第二隧穿管M22、第三子晶体管M32和第四子晶体管M42、第一附加反相器和第二附加反相器、以及读出结构和中各晶体管的栅介质层的厚度相同。在其他实施例中，第一控制管M11、第一隧穿管M21、第一子晶体管M31和第二子晶体管M41、第二控制管M12、第二隧穿管M22、第三子晶体管M32和第四子晶体管M42、第一附加反相器和第二附加反相器、以及读出结构和中各晶体管中至少部分的栅介质层的厚度不同。

本实施例中，栅介质层为栅氧层。在其他实施例中，栅介质层的材料还可以为其他的高K（介电常数）材料，K为大于或等于3.9）。栅极的材料包括多晶硅。

本实施例中，所述第一子晶体管M31和所述第三子晶体管M32为PMOS晶体管，所述第二子晶体管M41和所述第四子晶体管M42为NMOS晶体管。所述第一子晶体管M31的源极连接电源电位VDD；所述第二子晶体管M41的栅极与阱区之间的压差适于在第一浮栅节点FG11写入数据“1”时小于所述第二子晶体管M41的隧穿电压；所述第三子晶体管M32的源极连接电源电位；所述第四子晶体管M42的栅极与阱区之间的压差适于在第二浮栅节点FG10写入数据“1”时小于所述第四子晶体管M42的隧穿电压。

所述第一附加反相器包括类型相反的第一附加晶体管M51和第二附加晶体管M61，所述第一附加晶体管M51的栅极和所述第二附加晶体管M61的栅极连接作为所述第一附加反相器的输入端，所述第一附加晶体管M51的漏极和所述第二附加晶体管M61的漏极连接作为所述第一附加反相器的输出端。

所述第二附加反相器包括类型相反的第三附加晶体管M71和第四附加晶体管M81，所述第三附加晶体管M71的栅极和所述第四附加晶体管M81的栅极连接作为所述第二附加反相器的输入端，所述第三附加晶体管M71的漏极和所述第四附加晶体管M81的漏极连接作为所述第二附加反相器的输出端。所述第一附加晶体管M51的源极、所述第三附加晶体管M71的源极、所述第一子晶体管M31的源极以及所述第三子晶体管M32的源极连接且连接电源电位VDD；所述第二附加晶体管M61的源极和所述第四附加晶体管M81的源极接地。

所述第一附加晶体管M51和所述第三附加晶体管M71为PMOS晶体管，所述第二附加晶体管M61和所述第四附加晶体管M81为NMOS晶体管。

第一浮栅节点FG11和第二浮栅节点FG10存储的信息相反，当第一浮栅节点FG11存储数据“0”时，第二浮栅节点FG10存储数据“1”，当第一浮栅节点FG11存储数据“1”时，第二浮栅节点FG10存储数据“0”。

本实施例中，所述读出结构包括类型相同的第一选择晶体管M9和第二选择晶体管M10，所述第一选择晶体管M9的栅极和所述第二选择晶体管M10的栅极连接，所述第一选择晶体管M9的漏极连接所述第二附加反相器的输出端，所述第二选择晶体管M10的漏极连接所述第一附加反相器的输出端，所述第一选择晶体管M9的源极作为第一输出端OUT1，所述第二选择晶体管M10的源极作为第二输出端OUT2。

所述第一选择晶体管M9和所述第二选择晶体管M10均为NMOS晶体管。

第一选择晶体管M9的栅极和所述第二选择晶体管M10的栅极连接引出选择端Select’。

在另一个实施例中，读出结构为比较器Q，所述比较器Q的第一输入端与所述第二附加反相器的输出端连接，所述比较器Q的第二输入端与所述第一附加反相器的输出端连接，所述比较器Q的输出端作为所述读出结构的输出端。

参考图9，图9为对应图7中的存储单元的结构图。

参考图9，为了方便说明，将第一隧穿管M21的阱区、第二隧穿管M22的阱区、第一控制管M11的阱区、第二控制管M12的阱区、第二子晶体管M41和第四子晶体管M42的阱区、第一子晶体管M31的阱区、第三子晶体管M32的阱区、第一附加晶体管M51的阱区和第二附加晶体管M61的阱区、第三附加晶体管M71的阱区和第四附加晶体管M81的阱区、以及第一选择晶体管M9的阱区和所述第二选择晶体管M10的阱区位于衬底200中。本实施例中，所述第一隧穿管M21的阱区、第二隧穿管M22的阱区、第一控制管M11的阱区、第二控制管M12的阱区、第二子晶体管M41和第四子晶体管M42的阱区分立设置，且所述第一隧穿管M21的阱区、第二隧穿管M22的阱区、第一控制管M11的阱区、第二控制管M12的阱区、第二子晶体管M41和第四子晶体管M42的阱区均与第一子晶体管的阱区、第三子晶体管的阱区、双稳态单元的阱区和读出结构的阱区分立设置。对于需要承受高压的第一隧穿管M21、第二隧穿管M22、第一控制管M11和第二控制管M12、第二子晶体管M41和第四子晶体管M42都做在单独的阱区当中，从而减小衬底所承受的高压对其他器件的干扰。

本实施例中的存储单元，直接与现有工艺兼容，在不增加掩模版的情况下既可以使用在BCD工艺中，也可以使用在标准CMOS工艺中，同时也能直接使用在SOI工艺当中，具有很强的通用性，减小了开发的成本；且由于BCD工艺耐高压，具有各种高压器件以及静电放电（ESD）防护的特点。本申请在BCD工艺上实现将会有更大的优势。

本实施例中的存储单元，通过在第一浮栅节点后增加第一反相器，在第二浮栅节点后增加第二反相器，提高了存储单元存储数据的可靠性以及输出结果的精确性，并提供相对简单的操作方法来实现存储功能。

双稳态单元的输入输出电压变换曲线（VTC）如图10所示，双稳态单元具有A、B两个稳态工作点，以及一个亚稳态工作点C，这样的结构能够使输入的低电压在受到噪声或者第一浮栅节点和第二浮栅节点电荷流失等外界影响发生偏移时，使得输出电压自动恢复到高电平，其恢复过程如图10中V0→V1→V2→V3的电压变化过程；同样在输入高电压发生偏移，也能使输出电压恢复到低电平。

本实施例中，存储单元引入的双稳态单元，提高了存储单元的可靠性和保持特性，使得存储单元的抗噪声和抗干扰能力得到了增强；且因为第一浮栅节点和第二浮栅节点上存储的数据类型相反，所以能读出差别较大的两条输出电流，提高了数据读出的速度，同时能够为电路提供一定的自检测功能，当有一侧存储数据丢失时可以及时发现。

相应的，本发明还提供一种存储阵列，参考图13，包括多个上述的存储单元（参考图7至图8）。多个存储单元呈阵列排布。

图13中，TG包括TG11和TG12，CG包括CG11和CG12，Vs包括Vs1和Vs2。

相应的，本发明还提供一种存储阵列的工作方法，参考表2的内容，包括：

在写入模式下给被选中的存储单元的第一浮栅节点FG11写入“1”且给第二浮栅节点FG10写入“0”时，所述第一控制端CG11接编程电位VPP，第二隧穿端接擦除电位VE，所述第二控制端CG12、所述第一隧穿端TG11以及第四子晶体管M42的源极和阱区接0伏，所述第一子晶体管M31的源极和第三子晶体管M32的源极连接电源电位VDD，所述第二子晶体管M41的源极Vs1和阱区接中间电位VMID，所述中间电位VMID小于所述编程电位且大于0伏，所述第一浮栅节点FG11存储数据“1”，所述第二浮栅节点FG10存储数据“0”；

在写入模式下给被选中的存储单元的第一浮栅节点FG11写入“0”且给第二浮栅节点FG10写入“1”时，所述第一隧穿端TG11接擦除电位VE，第二控制端CG12接编程电位VPP，所述第一控制端CG11、第二隧穿端TG12以及所述第二子晶体管M41的源极和阱区接0伏，所述第一子晶体管M31的源极和第三子晶体管M32的源极连接电源电位VDD，所述第四子晶体管M42的源极Vs1和阱区接中间电位VMID，所述第一浮栅节点FG11存储数据“0”，所述第二浮栅节点FG10存储数据“1”；

在读取模式下存储单元被选中时，所述第一控制端CG11和第二控制端CG12施加读取电压Vr，所述第一隧穿端TG11、第二隧穿端TG12、所述第二子晶体管M41的源极Vs1和阱区、以及第四子晶体管M42的源极Vs2和阱区均接0伏，所述第一子晶体管M31的源极和第三子晶体管M32的源极连接电源电位VDD；当读取所述第一浮栅节点FG11存储的数据“1”和所述第二浮栅节点FG10存储的数据“0”时，所述第二子晶体管M41和第三子晶体管M32关闭，所述第一子晶体管M31和第四子晶体管M42导通；当读取所述第一浮栅节点FG11存储的数据“0”和所述第二浮栅节点FG10存储的数据“1”时，所述第一子晶体管M31和第四子晶体管M42关闭，所述第二子晶体管M41和第三子晶体管M32导通。

在写入模式下给被选中的存储单元的第一浮栅节点FG11写入“1”且给第二浮栅节点FG10写入“0”时，所述第二子晶体管M41的栅极和所述中间电位VMID之间的差值小于第二子晶体管M41的隧穿电压。

在写入模式下给被选中的存储单元的第一浮栅节点FG11写入“0”且给第二浮栅节点FG10写入“1”时,第四子晶体管M42的栅极和所述中间电位VMID之间的差值小于第四子晶体管M42的隧穿电压。

在一个具体的实施例中，VDD为5伏，VPP为18.5伏，VE为18.5伏，VMID为10V，Vr为5伏。需要说明的是，在其他实施例中，还可以根据需要设置合理的数据，不做限定。

本实施例中，第一浮栅节点FG11写入“0”和“1”都是通过第一隧穿管M21来进行的，这样能够防止第一浮栅节点FG11反复的写入“0”和“1”对第一子晶体管M31和第三子晶体管M32的性能造成影响，避免导致读出错误。第二浮栅节点FG10写入“0”和“1”都是通过第二隧穿管M22来进行的，这样能够防止第二浮栅节点FG10反复的写入“0”和“1”对第二子晶体管M41和第四子晶体管M42的性能造成影响，避免导致读出错误。

需要说明的是，进行写入模式下，选择端Select’的电位使得第一选择晶体管M9和第二选择晶体管M10关闭。具体的，当第一选择晶体管M9和第二选择晶体管M10为NMOS晶体管时，选择端Select’接0伏，使得第一选择晶体管M9和第二选择晶体管M10关闭。

在写入模式下给被选中的存储单元的第一浮栅节点FG11写入“1”且给第二浮栅节点FG10写入“0”时，第一隧穿管M21上会有很大的正向压降，电子将会从第一隧穿管M21的栅介质层下方的沟道中隧穿通过栅介质层存储到第一隧穿管M21的栅极中，第一浮栅节点FG11存储的数据为“1”，此过程中第一浮栅节点FG11上的电势会不断下降，所以第一隧穿管M21上的正向电压会不断下降，第一子晶体管M31的阈值电压减小，第二子晶体管M41的阈值电压增大，直至最后不足使得以使第一隧穿管M21发生隧穿。

在写入模式下给被选中的存储单元的第一浮栅节点FG11写入“0”且给第二浮栅节点FG10写入“1”时，第二隧穿管M22上会有很大的正向压降，电子将会从第二隧穿管M22的栅介质层下方的沟道中隧穿通过栅介质层存储到第二隧穿管M22的栅极中，第二浮栅节点FG10存储的数据为“1”，此过程中第二浮栅节点FG10上的电势会不断下降，所以第二隧穿管M22上的正向电压会不断下降，第三子晶体管M32的阈值电压减小，第四子晶体管M42的阈值电压增大，直至最后不足使得以使第二隧穿管M22发生隧穿。

在写入模式下给被选中的存储单元的第一浮栅节点FG11写入“1”且给第二浮栅节点FG10写入“0”时，与被选中的存储单元位于同一行的未被选中的存储单元的第一控制端CG11接编程电位VPP，与被选中的存储单元位于不同行的未被选中的存储单元的第一控制端CG11接0伏，未被选中的存储单元的第一隧穿端TG11的电位为中间电位VMID以保证第一隧穿管上的压降不能达到第一隧穿管的隧穿电压，第二子晶体管的源极和阱区接中间电位VMID以保证第二子晶体管上的压降不能达到第二子晶体管的隧穿电压，与被选中的存储单元位于同一列的未被选中的存储单元的第二隧穿端TG12接擦除电位VE，与被选中的存储单元位于不同列的未被选中的存储单元的第二隧穿端TG12接0伏，未被选中的存储单元的第二控制端CG12接中间电位VMID以保证第二隧穿管上的压降不能达到隧穿电压，第四子晶体管的源极和阱区接0伏。

在写入模式下给被选中的存储单元的第一浮栅节点FG11写入“0”且给第二浮栅节点FG10写入“1”时，与被选中的存储单元位于同一行的未被选中的存储单元的第二控制端CG12接编程电位VPP，与被选中的存储单元位于不同行的未被选中的存储单元的第二控制端CG12接0伏，未被选中的存储单元的第二隧穿端TG12的电位为中间电位VMID以保证第二隧穿管上的压降不能达到第二隧穿管的隧穿电压，第四子晶体管的源极和阱区接中间电位VMID以保证第四子晶体管上的压降不能达到第四子晶体管的隧穿电压，与被选中的存储单元位于同一列的未被选中的存储单元的第一隧穿端TG11接擦除电位VE，与被选中的存储单元位于不同列的未被选中的存储单元的第一隧穿端TG11接0伏，未被选中的第一控制端CG11接中间电位VMID以保证第一隧穿管上的压降不能达到隧穿电压，第二子晶体管的源极和阱区接0伏。

在读取模式下存储单元被选中时，选择端Select’的电位使得第一选择晶体管M9和第二选择晶体管M10均导通。第一选择晶体管M9和第二选择晶体管M10为NMOS晶体管时，第一选择晶体管M9和第二选择晶体管M10的栅极上施加VDD，使得第一选择晶体管M9和第二选择晶体管M10均导通。

对于在读取模式下未被选中的存储单元,第一隧穿端TG11、第二隧穿端TG12、所述第二子晶体管的源极和阱区、以及所述第四子晶体管的源极和阱区均接0伏，第一选择晶体管M9和第二选择晶体管M10均关闭，与被选中的存储单元位于同一行的未被选中的存储单元的第一控制端CG11和第二控制端CG12上施加读取电压Vr，与被选中的存储单元位于不同行的未被选中的存储单元的第一控制端CG11和第二控制端CG12上施加的电位为0伏。

表2

最终第一浮栅节点FG11和第二浮栅节点FG10上存储相反的两个数据，实现差分输出。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。