一种增强型与耗尽型hemt器件的集成芯片及制备方法
阅读说明：本技术 一种增强型与耗尽型hemt器件的集成芯片及制备方法 (Integrated chip of enhanced and depletion HEMT device and preparation method ) 是由 刘成 田野 何俊蕾 赵杰 郭德霄 叶念慈 于 2020-12-22 设计创作，主要内容包括：本发明涉及一种增强型与耗尽型HEMT器件的集成芯片及制备方法,利用介质层的应力对器件阈值电压的影响与器件栅极线宽的相关性,对P型氮化物栅极层下方的势垒层应力进行调控,改变其极化电场强度,最终实现P型氮化物栅增强型和耗尽型HEMT器件的单片集成。在制备耗尽型半导体器件时,无需刻蚀栅金属下方的P型氮化物层,栅极金属与半导体接触界面不存在刻蚀损伤,可有效降低器件的栅漏电,提升器件开关电流比,降低功耗；本发明制备的增强型半导体器件,与常规P型氮化物栅增强型HEMT相比,P型氮化物栅极层下方的势垒层极化电场强度减弱,异质结界面极化电荷面密度减少,增强型半导体器件的阈值电压得到进一步提升。(The invention relates to an integrated chip of an enhancement type HEMT device and a preparation method thereof, which utilizes the correlation between the influence of the stress of a dielectric layer on the threshold voltage of the device and the line width of a grid electrode of the device to regulate and control the stress of a barrier layer below a P-type nitride grid layer, changes the polarization electric field intensity of the barrier layer, and finally realizes the monolithic integration of the enhancement type HEMT device and the depletion type HEMT device of the P-type nitride grid. When the depletion type semiconductor device is prepared, a P-type nitride layer below the gate metal does not need to be etched, and the contact interface between the gate metal and the semiconductor has no etching damage, so that the gate leakage of the device can be effectively reduced, the on-off current ratio of the device is improved, and the power consumption is reduced; compared with the conventional P-type nitride gate enhanced HEMT, the enhanced semiconductor device prepared by the invention has the advantages that the polarization electric field intensity of the barrier layer below the P-type nitride gate layer is weakened, the heterojunction interface polarization charge surface density is reduced, and the threshold voltage of the enhanced semiconductor device is further improved.)
技术领域
本发明涉及半导体技术领域，更具体地说，涉及一种增强型与耗尽型HEMT器件的集成芯片，以及一种增强型与耗尽型HEMT器件的集成芯片的制备方法。
背景技术
硅基GaN HEMT由于其自身的优越特性，在功率开关领域发展前景广阔，其中，商业化功率GaN HEMT主要是P型氮化物栅增强型HEMT器件。但由于P型氮化物栅增强型HEMT器件存在阈值电压低以及栅极摆幅小等问题，为充分发挥GaN材料的优越性，需要将栅极驱动电路与功率GaN HEMT进行单片集成。
现有技术中，基于p-GaN/AlGaN/GaN外延结构，实现增强型与耗尽型半导体器件单片集成的常见方法为：利用干法刻蚀工艺，选择性刻蚀或完全刻蚀表面P型氮化物层，获得增强型或耗尽型GaN HEMT器件。
但利用上述方法中，利用完全刻蚀P型氮化物层的方法制备耗尽型GaN HEMT器件时，栅极区域下方的AlGaN层表面存在干法刻蚀损伤，该损伤将使得AlGaN层表面产生大量缺陷，导致器件阈值电压分布不均匀，栅极漏电流大。同时，利用选择性刻蚀P型氮化物层的方法制备的增强型HEMT器件，阈值电压较低，在实际电路应用中，存在误开启风险，影响电路安全。
发明内容
本发明的目的在于克服现有技术的不足，提供一种增强型与耗尽型HEMT器件的集成芯片及制备方法，利用介质层的应力对器件阈值电压的影响与器件栅极线宽的相关性，实现耗尽型半导体器件的增强型与耗尽型HEMT器件的单片集成，栅极金属与半导体接触界面不存在刻蚀损伤，可有效降低器件的栅漏电，提升器件开关电流比，降低功耗；同时进一步提升增强型半导体器件的阈值电压。
本发明的技术方案如下：
一种增强型与耗尽型HEMT器件的集成芯片，包括衬底、缓冲层、沟道层、势垒层、第一P型氮化物栅极层、第二P型氮化物栅极层，第一P型氮化物栅极层与第二P型氮化物栅极层间隔设置；第一P型氮化物栅极层的栅极线宽大于第二P型氮化物栅极层的栅极线宽；第一P型氮化物栅极层上设置第一栅极金属，第二P型氮化物栅极层上设置第二栅极金属；第一P型氮化物栅极层及其周边一定范围的区域定义为增强区域，第二P型氮化物栅极层及其周边一定范围的区域定义为耗尽区域；增强区域及耗尽区域覆盖张应力介质层，在增强区域设置第一源极金属、第一漏极金属，形成增强型半导体器件，在耗尽区域设置第二源极金属、第二漏极金属，形成耗尽型半导体器件。
作为优选，第一P型氮化物栅极层的栅极线宽为1μm～2μm，第二P型氮化物栅极层的栅极线宽为0.1μm～0.6μm；增强型半导体器件的阈值电压为0.5V～2.5V，耗尽型半导体器件的阈值电压为-0.5V～-1V。
作为优选，增强区域及耗尽区域覆盖钝化层，张应力介质层覆盖于钝化层上；钝化层的应力值低于张应力介质层的应力值。
作为优选，张应力介质层的应力值为200MPa～3GPa，钝化层的应力值为-250MPa～150MPa；张应力介质层的厚度为30nm-1000nm，钝化层的厚度小于20nm。
作为优选，张应力介质层的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合，钝化层为氮化硅、氧化硅、氮化铝或氧化铝的一种或几种组合。
一种增强型与耗尽型HEMT器件的集成芯片的制备方法，包括如下步骤：
1)在衬底上制备氮化物外延结构，氮化物外延结构包括缓冲层、沟道层、势垒层、P型氮化物层；对氮化物外延结构的P型氮化物层进行蚀刻，形成第一P型氮化物栅极层、第二P型氮化物栅极层；在第一P型氮化物栅极层上制备第一栅极金属，在第二P型氮化物栅极层上制备第一栅极金属；第一P型氮化物栅极层及其周边一定范围的区域定义为增强区域，第二P型氮化物栅极层及其周边一定范围的区域定义为耗尽区域；第一P型氮化物栅极层的栅极线宽大于第二P型氮化物栅极层的栅极线宽；
2)在氮化物外延结构的表面沉积张应力介质层，张应力介质层覆盖增强区域及耗尽区域；
3)在增强区域制备第一源极金属、第一漏极金属，形成增强型半导体器件；在耗尽区域制备第二源极金属、第二漏极金属，形成耗尽型半导体器件。
作为优选，第一P型氮化物栅极层的栅极线宽为1μm～2μm，第二P型氮化物栅极层的栅极线宽为0.1μm～0.6μm。
作为优选，步骤1)与步骤2)之间，还包括如下步骤：
在氮化物外延结构的表面沉积应力介质，形成钝化层，钝化层覆盖增强区域及耗尽区域；钝化层的应力值低于张应力介质层的应力值。
作为优选，张应力介质层的厚度为30nm-1000nm，应力值为200MPa～3GPa；钝化层的厚度小于20nm，应力值为-250MPa～150MPa。
作为优选，张应力介质层的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合，钝化层为氮化硅、氧化硅、氮化铝或氧化铝的一种或几种组合。
本发明的有益效果如下：
本发明所述的增强型与耗尽型HEMT器件的集成芯片，利用介质层的应力对器件阈值电压的影响与器件栅极线宽的相关性，对P型氮化物栅极层下方的势垒层应力进行调控，改变其极化电场强度，最终实现P型氮化物栅增强型和耗尽型HEMT器件的单片集成。栅极金属与半导体接触界面不存在刻蚀损伤，可有效降低器件的栅漏电，提升器件开关电流比，降低功耗；本发明的增强型半导体器件，P型氮化物栅极层下方的势垒层极化电场强度减弱，异质结界面极化电荷面密度减少，增强型半导体器件的阈值电压得到进一步提升。
本发明所述的增强型与耗尽型HEMT器件的集成芯片的制备方法，用于制备所述的增强型与耗尽型HEMT器件的集成芯片，在制备耗尽型半导体器件时，无需刻蚀栅金属下方的P型氮化物层，栅极金属与半导体接触界面不存在刻蚀损伤，可有效降低器件的栅漏电，提升器件开关电流比，降低功耗；本发明制备的增强型半导体器件，与常规P型氮化物栅增强型HEMT相比，P型氮化物栅极层下方的势垒层极化电场强度减弱，异质结界面极化电荷面密度减少，增强型半导体器件的阈值电压得到进一步提升。
附图说明
图1是实施例1的结构示意图；
图2是实施例6的结构示意图；
图中：10是衬底，11是缓冲层，12是势垒层，131是第一P型氮化物栅极层，132是第二P型氮化物栅极层，141是第一源极金属，142是第二源极金属，151是第一漏极金属，152是第二漏极金属，161是第一栅极金属，162是第二栅极金属，20是张应力介质层，30是钝化层。
具体实施方式
以下结合附图及实施例对本发明进行进一步的详细说明。
本发明所述的增强型与耗尽型HEMT器件的集成芯片，利用介质层的应力对器件阈值电压的影响与器件栅极线宽的相关性，实现耗尽型半导体器件的增强型与耗尽型HEMT器件的单片集成。
本发明实现的原理为：由于张应力介质层使P型氮化物栅极层下方的势垒层的晶格受到平面双轴张应力，P型氮化物栅极层下方的势垒层的自发极化方向与压电极化方向相同，总极化强度增强，沟道层和势垒层异质结界面极化电荷面密度增加，进而使得沟道层和势垒层异质结界面二维电子气浓度增大，P型氮化物栅HEMT器件的阈值电压降低。而P型氮化物栅极层下方的势垒层的晶格受到平面双轴张应力主要集中在栅极边缘区域，即栅极边缘处晶格受到平面双轴张应力强于栅极中央晶格受到平面双轴张应力。故P型氮化物栅极层的栅极线宽越小，P型氮化物栅极层下方的势垒层的晶格受到平面双轴张应力的作用效果越明显，P型氮化物栅HEMT器件的阈值电压更低，由增强型半导体器件转变为耗尽型半导体器件。
实施例1
一种增强型与耗尽型HEMT器件的集成芯片，如图1所示，包括衬底10、缓冲层11、沟道层、势垒层12、第一P型氮化物栅极层131、第二P型氮化物栅极层132，第一P型氮化物栅极层131与第二P型氮化物栅极层132间隔设置；第一P型氮化物栅极层131上设置第一栅极金属161，第二P型氮化物栅极层132上设置第二栅极金属162；第一P型氮化物栅极层131及其周边一定范围的区域定义为增强区域，第二P型氮化物栅极层132及其周边一定范围的区域定义为耗尽区域。增强区域通常包括第一P型氮化物栅极层131、第一栅极金属161以及周边一定范围等金属区域及无金属区域；耗尽区域通常包括第二P型氮化物栅极层132、第二栅极金属162以及周边一定范围等金属区域及无金属区域。
由于介质层的应力对器件阈值电压的影响与器件栅极线宽相关，本发明中，第一P型氮化物栅极层131的栅极线宽大于第二P型氮化物栅极层132的栅极线宽；增强区域及耗尽区域覆盖张应力介质层20；进而，在增强区域设置第一源极金属141、第一漏极金属151，形成增强型半导体器件，在耗尽区域设置第二源极金属142、第二漏极金属152，形成耗尽型半导体器件。
具体实施时，所述的集成芯片包括衬底10、GaN缓冲层11、沟道层、AlGaN势垒层12、P型氮化物栅极层；其中，P型氮化物栅极层的材料为p-GaN、p-AlGaN、p-InGaN或p-InAlGaN；张应力介质层20的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合。本实施例中，张应力介质层20的厚度为30nm-1000nm，张应力介质层20的应力值为200MPa～3GPa。
为了使第一P型氮化物栅极层131与第二P型氮化物栅极层132的大小差异更好地与张应力介质层20的应力共同作用，对器件阈值电压形成影响，通常将第一P型氮化物栅极层131的栅极线宽设置为较大，如1μm以上，第二P型氮化物栅极层132的栅极线宽设置为较小，如1μm以下。本实施例中，第一P型氮化物栅极层的栅极线宽为1μm～2μm，第二P型氮化物栅极层的栅极线宽为0.1μm～0.6μm。
基于本发明的结构，增强型半导体器件的阈值电压为0.5V～2.5V，耗尽型半导体器件的阈值电压为-0.5V～-1V。
实施例2
本实施例提供一种增强型与耗尽型HEMT器件的集成芯片的制备方法，用于制备所述的集成芯片(如实施例1记载的集成芯片)，包括如下步骤：
1)在衬底10上制备氮化物外延结构，本实施例中，氮化物外延结构为P型氮化物HEMT外延结构，包括衬底10、GaN缓冲层11、沟道层、AlGaN势垒层12、P型氮化物栅极层。
2)对P型氮化物层进行选择性蚀刻，形成第一P型氮化物栅极层131、第二P型氮化物栅极层132；其中，第一P型氮化物栅极层131的栅极线宽大于第二P型氮化物栅极层132的栅极线宽。本实施例中，第一P型氮化物栅极层的栅极线宽为1μm～2μm，第二P型氮化物栅极层的栅极线宽为0.1μm～0.6μm。
本实施例通过光刻工艺定义增强型半导体器和耗尽型半导体器件的栅极图形，利用选择性刻蚀技术刻蚀掉多余的P型氮化物，形成增强型半导体器和耗尽型半导体器件的栅极图形，即第一P型氮化物栅极层131、第二P型氮化物栅极层132；具体实施时，可采用干法刻蚀(如ICP，RIE，ECR等方法)。其中，P型氮化物层的材料是p-GaN、p-AlGaN、p-InGaN或p-InAlGaN。
3)在第一P型氮化物栅极层131上制备第一栅极金属161，在第二P型氮化物栅极层132上制备第一栅极金属161；具体实施时，可采用蒸镀、溅射等方式进行制备，可采用的金属体系包括Ti、Al、Ni、Au或Ta等，以及包含所述的金属体系的合金或所述的金属体系的化合物。
第一P型氮化物栅极层131及其周边一定范围的区域定义为增强区域，第二P型氮化物栅极层132及其周边一定范围的区域定义为耗尽区域。
4)在氮化物外延结构的表面(整面)沉积张应力介质层20，张应力介质层20覆盖增强区域与耗尽区域。具体实施时，可使用PECVD、LPCVD等方法沉积张应力介质层20。其中，张应力介质层20的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合；张应力介质层20的整体厚度为30nm-1000nm，应力值为200MPa～3GPa。
5)在增强区域制备第一源极金属141、第一漏极金属151，形成增强型半导体器件；在耗尽区域制备第二源极金属142、第二漏极金属152，形成耗尽型半导体器件。具体地，在压应力介质层20分别开口，对开口位置，在压应力介质层20上分别制备第一源极金属141、第一漏极金属151；在张应力介质层20分别开口，对开口位置，在张应力介质层20上分别制备第二源极金属142、第二漏极金属152。
实施例3
如图2所示，本实施例与实施例1的区别在于，增强区域与耗尽区域覆盖钝化层30，张应力介质层20覆盖于钝化层30上；避免当使用PECVD沉积张应力介质层20时，等离子轰击对非栅区域表面造成损伤，在表面处产生大量陷阱，降低器件动态特性。
本实施例中，钝化层30的厚度小于张应力介质层20的厚度；钝化层30的张应力值低于张应力介质层20的应力值。具体实施时，钝化层30的应力值为-250MPa～150MPa；钝化层30的厚度小于20nm。钝化层30为氮化硅、氧化硅、氮化铝或氧化铝的一种或几种组合。
其他部分与实施例1相同。
实施例4
本实施例提供一种增强型与耗尽型HEMT器件的集成芯片的制备方法，用于制备所述的集成芯片(如实施例3记载的集成芯片)。本实施例与实施例2基本相同。
对应钝化层30，相比实施例2，本实施例在步骤3)与步骤4)之间，还包括如下步骤：
在氮化物外延结构的表面(整面)沉积应力介质，形成钝化层30，钝化层30的应力值低于张应力介质层20的应力值；钝化层30覆盖增强区域、耗尽区域。具体实施时，可采用ALD、LPCVD、PECVD、PVD等薄膜生长工艺整面沉积一层低应力介质，即钝化层30。
本实施例中，钝化层30为氮化硅、氧化硅、氮化铝或氧化铝的一种或几种组合。钝化层30的厚度小于20nm，应力值为-250MPa～150MPa。
其他部分与实施例2相同。
上述实施例仅是用来说明本发明，而并非用作对本发明的限定。只要是依据本发明的技术实质，对上述实施例进行变化、变型等都将落在本发明的权利要求的范围内。
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