具有辅助栅极结构的功率半导体器件
阅读说明：本技术 具有辅助栅极结构的功率半导体器件 (Power semiconductor device with auxiliary gate structure ) 是由 弗洛林·乌德雷亚 马丁·阿诺德 洛伊佐斯·埃夫蒂米乌 焦尔贾·隆戈巴尔迪 保罗·瑞安 于 2020-05-07 设计创作，主要内容包括：本公开涉及GaN技术中的功率半导体器件。本公开提出集成的辅助(双)栅极端子和下拉网络以实现具有高于2V的阈值电压、低栅极漏电流和增强的开关性能的常关(E模式)GaN晶体管。高阈值电压GaN晶体管具有高压有源GaN器件和低压辅助GaN器件,其中,高压GaN器件具有与集成的辅助低压GaN的源极(12)连接的栅极(10)晶体管和作为外部高压漏极端子(9)的漏极以及作为外部源极端子(8)的源极,而低压辅助GaN晶体管具有连接至漏极(第二辅助电极16)的用作外部栅极端子的栅极(第一辅助电极15)。在实施例中,用于关断高阈值电压GaN晶体管的下拉网络由附加的辅助低压GaN晶体管(34)以及与低压辅助GaN晶体管并联或串联连接的电阻元件形成。(The present disclosure relates to power semiconductor devices in GaN technology. The present disclosure proposes an integrated auxiliary (dual) gate terminal and pull-down network to achieve normally-off (E-mode) GaN transistors with threshold voltages above 2V, low gate leakage current, and enhanced switching performance. The high threshold voltage GaN transistor has a high voltage active GaN device having a gate (10) transistor connected to a source (12) of integrated auxiliary low voltage GaN and a drain as an external high voltage drain terminal (9) and a source as an external source terminal (8), and a low voltage auxiliary GaN device having a gate (first auxiliary electrode 15) serving as an external gate terminal connected to a drain (second auxiliary electrode 16). In an embodiment, a pull-down network for turning off the high threshold voltage GaN transistor is formed by an additional auxiliary low voltage GaN transistor (34) and a resistive element connected in parallel or in series with the low voltage auxiliary GaN transistor.)
技术领域
本发明涉及一种功率半导体器件，例如涉及一种异质结构的氮化铝镓/氮化镓(AlGaN/GaN)高电子迁移率晶体管(HEMT)或整流器。
背景技术
功率半导体器件是在电力电子设备中用作开关或整流器的半导体器件(例如，用于电机控制的直流到交流逆变器、或用于开关模式电源的直流到直流转换器)。功率半导体器件通常在“换向模式”(即，它要么导通要么关断)下使用，因此具有针对这类使用进行优化的设计。
通常，功率器件的额定电压(即，器件在其主要端子之间在关断状态下必须承受的电位差)超过20V，并在导通状态期间传导超过100mA。更常见的是，功率器件的额定值超过60V和超过1A。这些值使功率器件与低功率器件非常不同，低功率器件在低于5V的电压和1mA之下的典型电流下工作，并且更常见的是在μAs或亚μAs范围内。功率器件与诸如低功率或RF的其他类型器件之间的另一个区别在于，它们主要以大信号工作，并且它们的行为类似于开关。在使用专用功率晶体管的高压或功率放大器中发现了例外。
硅双极结型晶体管(BJT)、金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极型晶体管(IGBT)是功率半导体开关器件的常见类型。它们的应用领域范围从便携式消费电子产品、家用电器、混合动力和电动汽车、电机控制和电源到射频和微波电路以及电信系统。
氮化镓(GaN)越来越被认为是一种非常有前途的材料，用于具有提高功率密度、降低导通电阻和高频响应的潜力的功率器件的领域。该材料的宽带隙(Eg＝3.39eV)导致高临界电场(Ec＝3.3MV/cm)，如果与具有相同击穿电压的硅基器件相比，该高临界电场可以导致设计具有更短漂移区的器件，因此导通状态电阻更低[1]。使用AlGaN/GaN异质结构还允许在异质界面处形成二维电子气(2DEG)，在该异质界面中载流子可以达到非常高的迁移率(μ＝2000cm2/(Vs))值[1]。此外，存在于AlGaN/GaN异质结构处的压电极化电荷导致2DEG层中的高电子密度(例如，1x1013cm-2)。这些特性允许开发具有非常有竞争力的性能参数[2]、[3]的高电子迁移率晶体管(HEMT)和肖特基势垒二极管。大量的研究集中在使用AlGaN/GaN异质结构的功率器件的开发上。
然而，在尝试设计常关器件而非常开器件时，固有地存在于AlGaN/GaN异质界面处的2DEG会带来挑战。尽管如此，由于常关晶体管在大多数电力电子应用中是优选的，因此已经提出了几种可以导致增强模式器件的方法，其中包括使用金属绝缘体半导体结构[4]、使用氟处理[5]、凹陷栅极结构[6]、以及使用p型帽层[7][8]。由于pGaN层外延生长的相对成熟度和可控性(与其他技术相比)，因此pGaN/AlGaN/GaN HEMT被认为是商业化的领先结构。
图1示意性地示出了现有技术的pGaN HEMT的有源区的横截面。所示器件是具有在标准硅晶片4上外延生长的AlGaN/GaN异质结构的横向三端子器件。尽管GaN和Si之间存在显著的晶格失配，但是过渡层3用于允许生长高质量GaN层2。碳p型掺杂通常被添加到GaN层中[9]。最后，通常添加薄盖GaN层11以形成具有大于1x1019cm-3的镁(Mg)p型掺杂密度的栅极。
典型的pGaN栅极器件具有约1.5至2V的阈值电压和约8V的栅极开路偏置。增强模式GaN器件中的阈值电压和栅极开路电压非常受关注，因为如果阈值电压低，则在操作中可能会出现一些问题，例如器件在应该关断时意外接通。其次，由于非绝缘栅极结构，栅极接通可能是一问题。因此显而易见的是，pGaN栅极器件在2V至8V范围内的栅极电压下工作，并且优选地在5V至7V之间的栅极电压下工作，以最小化器件的导通状态电阻，同时确保通过栅极的低泄漏电压(低于开路电压)。
在现有技术的器件中，器件的阈值电压和器件的2DEG中的载流子密度以及器件导通状态电阻之间存在折衷。先前的研究表明，对于大于1x1019cm-3的pGaN掺杂，阈值电压不会因使用不同的栅极金属或pGaN层的厚度而显著改变[10]。因此，与它们的硅对应物[12]不同，在这些器件中指定了狭窄的操作窗口(具有相对于源极的4V到7V范围内的栅极电压)[11]。下边界由在栅极下方完全形成沟道(2DEG)所需的栅极偏置定义(这被称为阈值电压Vth)，而上边界由栅极接通并且相当大的电流开始流过它的点来限制。
AlGaN/GaN HEMT的另一感兴趣的领域是它们的快速开关能力。由于较高的临界电场，对于给定的击穿，2DEG中载流子的高迁移率和较短漂移区会导致非常低的漂移区电荷Qgd。此外，器件栅极电荷Qg比相应的现有技术硅器件[11]、[12]低约一数量级。因此，GaNHEMT可以以比硅MOSFET高得多的速度开关。虽然这在许多应用中是有益的，但是由于器件和电路级都存在寄生组件，可能会导致意外的振荡[13]。为了避免振荡行为，提出的一种可能解决方案是将外部栅极电阻添加到器件，以降低观测到的dV/dt和dI/dt速率[13]。
在[14]中，尝试通过改变栅极金属的成分来扩大由阈值电压和pGaN/AlGaN结的开路定义的操作窗口。如[10]中所讨论，这种尝试结果是不成功的，[10]中表明，对于大于1x1019cm-3的pGaN掺杂，使用不同的栅极金属或通过改变pGaN层的厚度，阈值电压不能显著改变。
在[16]中，经由“通过凹陷的再生长栅极(TRRG)”技术获得了P栅极上更高Vth的技术。该工艺技术基于完全去除AlGaN势垒层并随后通过外延再生长对其进行再生长。这表明在升高的温度下阈值电压更稳定，并且通过控制AlGaN层的厚度有可能达到高达2.3V的Vth。尽管这是获得稳定阈值电压的有趣工艺技术，但是当达到Vth＞2V时，它的确会影响Ron。此外，[16]中提出的高Vth解决方案未解决在高压晶体管的快速开关期间与Rg相关的振荡问题，也未解决pGaN栅极技术的高栅极泄漏问题。
在[17]中，展示了一种用于实现高Vth(＞2.8V)的集成双栅极技术。[17]中建议的双栅极技术基于高压常开(D模式)和低压常关(E模式)GaN晶体管的集成。然而，在这种配置中，两个晶体管是串联的，因此总的导通状态电阻将受到低压器件的导通状态电阻的串联贡献的影响。
其他提出的双栅极技术存在于文献中，并且它们之所以如此称呼是因为它们具有位于栅极钝化层[18]之上或埋入异质结构堆叠[19]的第二栅电极。这些器件主要旨在通过缓解电流崩塌现象来改善晶体管的动态性能。当器件在关断状态下反复承受高压时，电流崩塌现象实际上是导通状态下的电流减少。
在[20]中尝试使用带有二极管和第二栅电极的电路配置来增加常关(增强模式-E模式)GaN晶体管的Vth。在本文档中，二极管用作电压切换器并与高压GaN器件的栅极串联连接。还描述了用晶体管实现电压切换器的器件。然而，在这种特定情况下，电压切换器晶体管的漏极端子与GaN器件的高压漏极端子连接。这种连接的含义是驱动器件将必须在阻挡模式下维持高压，因此被设计为具有比低压器件长的漂移区的高压晶体管。该器件因此将具有增加的面积消耗，并且必须考虑该附加晶体管的可靠性。另外，在[20]中没有提到上边界限制。
连接在GaN HEMT或功率MOSFET的栅极和源极之间的电阻负载通常也是已知的，并且它们的目标可以是减少在高压开关期间的振荡、保护器件免受静电放电以及通常确保稳健运行。例如，在GaN系统部件[21]的数据表中，建议在栅极端子(栅极总线)和源极(或接地)之间添加3kΩ电阻器。
在US9882553B2和US10411681B2中，描述了扩大III-V半导体器件的操作窗口的器件。
在US10374591B2中，描述了用于控制宽带隙半导体开关的操作的栅极驱动电路。
在US2020007119A1中，描述了一种采用GaN HEMT技术实现电压调节电路以提供适用于应用(例如，GaN功率晶体管栅极驱动器和用于GaN集成电路的低压辅助电源)的稳定输出电压。
发明内容
本发明的目的是提出一种用于p栅极GaN E-模式晶体管同时导致以下特征的解决方案：(i)栅极漏电流的降低、(ii)阈值电压的增加、以及(iii)栅极电压操作窗口的增加。该三个特征的结果是(i)避免在关断期间接通重新触发并限制某些关断条件(其中存在高dV/dt率)下的振荡，(ii)提高了通过集成的下拉网络的整体配置的开关性能。
根据本发明，我们提出了一种GaN功率器件，其具有高阈值电压、较少或没有p-GaN结开路风险的非常大的栅极电压操作范围、以及无振荡或降低振荡的开关行为的能力。将考虑但不限于pGaN栅极E-模式技术来讨论本发明的细节。
利用本公开的GaN晶体管旨在但不限于中低压范围中的应用。低压能力的器件(＜200V但高于20V)将适用于负载点应用，即，用于IT或消费电子应用的低压DC-DC转换器。此类器件还可以用于线性电子产品以提高效率，然而，对于诸如功率因数校正(PFC)、不间断电源(UPS)、电机驱动和光伏(PV)系统逆变器的应用，在600V范围内存在巨大的市场潜力。600VGaN器件还可以用作混合动力电动车辆(HEV)和/或电动车辆(EV)的充电器，这是一个快速增长的市场。具有达1.2kV的击穿能力和达7.2kW的额定功率的GaN晶体管可以导致GaN晶体管用于EV和HEV转换器以及逆变器，其中高频操作将允许减小系统尺寸，在考虑移动系统时这是重要参数。最终，如果额定功率足够大，GaN晶体管可以在风力涡轮机(1.7kV)中找到应用。最近需要在MHz范围内可靠操作(例如，IT(移动电话、膝上型电脑)和汽车(EV、HEV)领域中的无线充电)的应用，可能非常适合本公开。此外，还设想了功率转换以外的应用，例如D类音频放大器。
广泛地说，本公开涉及使用GaN技术的功率半导体器件。本公开提出了集成的辅助栅极端子和下拉网络以实现具有高于2V的阈值电压、低栅极漏电流和可能增强的开关性能的常关(E模式)GaN晶体管。高阈值电压GaN晶体管具有高压有源GaN器件和辅助GaN器件(优选为低压器件)，其中高压GaN器件具有与集成的辅助GaN的源极连接的栅极晶体管和作为外部高压漏极端子的漏极以及作为外部源极端子的源极，而辅助GaN晶体管具有连接至漏极(第二辅助电极)的用作外部栅极端子的栅极(第一辅助电极)。在其他实施例中，用于关断高阈值电压GaN晶体管的下拉网络由二极管、电阻器、或两者与辅助GaN晶体管相并联连接的并联连接形成。
在其他实施例中，用于关断有源(高压)GaN晶体管的下拉网络由附加的辅助低压GaN晶体管、以及与低压辅助GaN晶体管并联或串联连接的电阻元件形成。
在其他实施例中，用于关断有源(高压)GaN晶体管的下拉网络由有源米勒钳位器形成。
在其他实施例中，过压保护电路由电阻器或电阻元件以及低压增强模式(或耗尽模式)晶体管形成以限制有源(高压)晶体管的栅极处的最大电位。
在其他实施例中，过流保护电路由电流感测电阻器或电阻元件以及低压增强模式(或有源耗尽模式)晶体管形成以充当免受过流事件影响的保护。
根据本发明的第二方面，提供了一种具有至少三个端子(高压端子，低压端子和控制端子)的异质结(氮化镓)芯片(也被叫做或被称为GaN芯片或GaN功率集成电路或GaN智能器件或GaN高压集成电路)，
并且包含至少一个具有内部栅极(其源极和漏极分别与GaN芯片的低压和高压端子连接)、下拉电路、包含至少一个低压异质结晶体管的辅助栅极电路、以及电流控制电路的高压有源GaN器件(也被称为主功率异质结晶体管)，其中：
辅助栅极电路具有与所述至少一个主功率异质结晶体管的内部栅极的一个连接、与控制端子的第二连接、以及将至少一个低压异质结晶体管的栅极与下拉电路连接的至少多一个连接；
下拉电路具有与电流控制电路连接的至少一个连接以及与所述至少一个主功率异质结晶体管的源极端子的至少个一连接；
电流控制电路具有与控制端子的连接
并且其中，辅助栅极部分地控制进入至少一个主功率异质结晶体管的内部栅极的电压和电流电平，电流控制电路控制进入下拉电路的电流电平，并结合下拉电路设计确定施加于控制端子的电压电平，在该电压电平下，下拉电路有源地下拉所述至少一个低压异质结晶体管的栅极电压以钳位至少一个主功率异质结晶体管的内部栅极的电压。
GaN芯片中集成的辅助栅极块(电路)由辅助GaN晶体管(最好是低压器件)组成，其中高压有源GaN器件(主功率异质结晶体管)的栅极与集成的辅助氮化镓晶体管的源极连接，而辅助GaN晶体管的漏极与GaN芯片控制端子连接。
集成的电流控制块(电路)连接在辅助GaN晶体管的漏极和栅极端子之间。
集成的下拉电路块(电路)连接在辅助GaN晶体管的栅极端子和高压有源GaN器件的源极端子之间。
GaN芯片的阈值电压(施加到GaN芯片控制端子的电位相对于其主功率异质结晶体管开始传导电流的低压端子)可能高于单独的主功率异质结单晶体管的固有阈值电压。当电压信号施加到GaN芯片的控制端子(也被称为外部栅极端子)时，这可以通过集成的辅助栅极块上的附加电压降来实现因此，内部栅极(也被称为有源栅极端子)上的电位低于施加到GaN芯片控制端子的电位。
当外部栅极端子(控制端子)上的电压信号线性增加时，辅助栅极块(电路)上的电压降是非线性的。
高压有源GaN器件(主功率异质结晶体管)的低栅极漏电流通过限制内部栅极(有源栅极)端子上的电位来实现。这通过允许集成的辅助栅极块上的电压降来实现。有源栅极端子的电位的限制通过适当地设计电流控制块和下拉电路块来定义，使得当外部栅极端子(GaN芯片的控制端子)的栅极信号增加超过某个电平时，辅助栅极晶体管的栅极被下拉。因此，与传统的GaN HEMT的栅极电压操作窗口相比，GaN芯片的栅极电压操作窗口(即，施加到控制端子的电压操作窗口)增加。
可以施加到器件外部栅极(GaN芯片的控制端子)的最大电压信号可以设计为10V以上(例如20V)，使得可以使用传统的硅栅极驱动器和控制器来驱动GaN芯片。
此外，电流控制块(和其他电路)需要适当地设计，以便在快速接通、避免在接通期间有源栅极端子(内部栅极端子)的过冲、以及在器件的导通状态操作期间的低栅极驱动器功耗之间取得平衡。
集成的电流控制电路(电流控制块)可以是电阻元件或结合电阻元件。备选地，电流控制电路可以是或包括电流源。电流源可以由低压耗尽模式HEMT和电阻元件组成。电阻元件可以连接在低压耗尽模式HEMT的栅极和源极端子之间。耗尽模式HEMT的漏极端子与辅助栅极HEMT的漏极端子连接，而耗尽模式HEMT的栅极端子与辅助栅极HEMT的栅极端子连接。
在类似的实施例中，可以包括与电阻元件或电流源并联的RCL网络，以改善在器件接通或关断瞬变期间的动态特性。
电流控制块还可以包括产生附加电压降的电路。电流控制块还可以包括根据操作条件(例如，开关、导通或关断条件)来适配电流控制块中的电流的电路。这种电流适配电路可以包括与电流源中的电阻元件串联或并联的耗尽模式HEMT或增强模式HEMT。
在一些实施例中，集成的下拉电路(块)可以是或包括并联或串联的一个或多个HEMT。控制所述下拉HEMT的栅极电位以设置下拉HEMT上的电压降，从而设置辅助栅极块的栅极电压和辅助栅极块上的电压降。
下拉电路块还可以包括用于补偿或减少温度对下拉电路块上的电压降的影响的元件。
在另一实施例中，辅助栅极可以包括低压耗尽模式晶体管而不是低压增强模式晶体管。该实施例在实现GaN芯片的增加的阈值电压方面可能不是那么有效，但是可以通过允许最大允许的控制信号(外部栅极信号)电平的增加来实现增加的操作范围。由于当有源栅极上的电位较高而外部栅极端子上的电位较低时，耗尽模式晶体管中存在沟道，因此GaN晶体管可以用作器件关断网络的一部分。
在其他实施例中，所描述的功能块中的一些或全部可以一起被使用以添加增强的功能。
虽然辅助GaN晶体管优选地为低压器件，但是由于它们通常以对称的(或类似的)方式制成，因此源极端子和漏极端子可以互换。低压器件是指额定击穿电压通常低于20V并且电流能力有限(低于100mA)的器件。然而，应当理解，尽管这会增加成本和复杂性，辅助栅极也可以是高功率或高压器件。
此处描述的根据本公开的大多数实施例涉及集成的辅助晶体管，由此辅助晶体管和有源晶体管制作在同一衬底上(在同一芯片中)。虽然两者的集成可能有几个优点(例如，更少的焊盘、低面积消耗、紧凑的尺寸、更低的成本和更低的复杂性)，但是辅助晶体管也可以制作在单独的衬底上并以离散或混合的方式连接至有源晶体管。辅助晶体管和有源晶体管可以并排位于同一个封装或模块中，或离散地连接在板上，并且不一定集成在同一个GaN芯片中。
这也适用于所描述的其他功能块。
根据本发明的一个方面，提供了一种基于III族氮化物半导体的异质结功率器件，该异质结功率器件包括：
有源异质结晶体管，形成在衬底上，所述有源异质结晶体管包括：
第一III族氮化物半导体区，包括第一异质结，所述第一异质结包括第二导电类型的有源二维载气；
第一端子，操作性地连接至所述III族氮化物半导体区；
第二端子，与所述第一端子横向间隔开并操作性地连接至所述III族氮化物半导体区；
有源栅极区，形成在III族氮化物半导体区之上，所述有源栅极区形成在第一端子与第二端子之间；
辅助异质结晶体管，形成在所述衬底或另外的衬底上，所述辅助异质结晶体管包括：
第二III族氮化物半导体区，包括第二异质结，所述第二异质结包括第二导电类型的辅助二维载气；
第一附加端子，操作性地连接至所述第二III族氮化物半导体区；
第二附加端子，与所述第一附加端子横向间隔开并操作性地连接至所述第二III族氮化物半导体区；
辅助栅极区，形成在第二III族氮化物半导体区之上，所述辅助栅极区形成在第一附加端子与第二附加端子之间；
其中，第一附加端子与辅助栅极区操作性地连接，并且其中，第二附加端子与有源栅极区操作性地连接，
其中，辅助异质结晶体管为第一辅助异质结晶体管，并且其中，所述异质结功率器件还包括与第一辅助晶体管操作性地并联连接的第二辅助异质结晶体管，以及其中所述第一辅助异质结晶体管的第一附加端子与第二辅助异质结晶体管的源极端子操作性地连接，而所述第一辅助异质结晶体管的第二附加端子与第二辅助异质结晶体管的漏极端子操作性地连接，
其中，辅助异质结晶体管被配置为(或增加辅助异质结晶体管)导致所述异质结功率器件的阈值电压的增加和/或第一附加端子的工作电压范围的增加。
这里术语“操作性地连接”是指端子被电连接。换言之，第一附加端子与辅助栅极电连接，而第二附加端子与有源栅极区电连接。此外，在一个实施例中，第一端子为有源晶体管的源极端子，而第二端子为有源晶体管的漏极端子。另一方面，第一附加端子为辅助晶体管的漏极端子，而第二附加端子为辅助晶体管的源极端子。在实施例中，连接的第一附加端子和辅助栅极区形成高压端子(或形成外部栅极端子)，其中施加了与第二附加端子相比相对更高的电压。因此，第二附加端子可以被称为辅助晶体管的低压端子。这里，术语“III族氮化物半导体区”通常是指包括GaN层和形成在GaN层上的AlGaN层在内的整个区。二维载气通常形成在III族氮化物半导体区内的GaN层和AlGaN层之间的界面处。在实施例中，二维载气是指二维电子气(2DEG)或二维空穴气(2DHG)。
当集成在同一衬底上时(单片集成)，异质结功率器件还可以包括在有源异质结晶体管和辅助异质结晶体管之间的隔离区。隔离区将活性二维载气和辅助二维载气分开。隔离区可以将第一和第二III族氮化物半导体区分开。
在使用中，当第一附加端子和辅助栅极区可以被偏置在电位(或电压)时，辅助栅极区下方的一部分辅助二维载气中的载流子密度被控制，使得辅助二维载气连接建立在第一和第二附加端子之间。通常，二维电子气(2DEG)形成在第一和第二附加端子下方。当电压被施加到辅助栅极区(或高压端子)时，它会控制辅助栅极下方的2DEG中的载流子密度，从而2DEG连接形成在第一和第二附加端子下方的2DEG之间。
有源栅极区可以被配置为通过第一和第二附加端子之间的辅助二维载气(例如，2DEG)连接来导通。辅助栅极区下方的2DEG连接的电阻变化也可以接通有源栅极。辅助的2DEG连接可以用作有源栅极区的内部电阻。这种内部栅极电阻可以用于在开关期间减慢快速dV/dt或防止由di/dt效应引起的高振荡。
第一附加端子和辅助栅极区可以被配置为使得一部分电位用于形成辅助2DEG连接并且另外部分电位用于导通有源栅极区。
第一III族氮化物半导体区可以包括与第一端子、有源栅极区和第二端子直接接触的有源氮化铝镓(AlGaN)层。
第二III族氮化物半导体区可以包括与第一附加端子、辅助栅极区和第二附加端子直接接触的辅助氮化铝镓(AlGaN)层。
有源AlGaN层和辅助AlGaN层的厚度可以相同或不同。
有源AlGaN层和辅助AlGaN层的掺杂浓度可以相同也可以不同。
有源AlGaN层和辅助AlGaN层的铝摩尔分数可以相同或不同。
有源栅极区可以包括p型氮化镓(pGaN)材料。有源pGaN栅极上的金属接触部可以是肖特基或欧姆的。备选地，有源栅极区可以包括凹陷的肖特基接触部。
第一端子、第二端子、第一附加端子和第二附加端子各自可以包括表面欧姆接触部。备选地，第一端子、第二端子、第一附加端子和第二附加端子可以各自包括凹陷的欧姆接触部。
辅助栅极区可以包括向第一附加端子延伸的场板，并且其中该场板在场氧化物区上方延伸。
功率器件可以具有交错布局，其中栅极金属焊盘与辅助栅区和第一附加端子直接连接，并且有源栅区包括与第二附加端子连接的栅极指。备选地，该器件可以具有交错布局，其中辅助栅极区、第一附加端子和第二附加端子位于源极金属焊盘下方。有利地，与现有技术设计相比，不需要附加的晶片区来包括辅助栅极结构。
在实施例中，第二附加端子和有源栅极区可以连接在器件的第三维度上。
与有源异质结晶体管相比，有源异质结晶体管可以是高压晶体管，而辅助异质结晶体管可以是低压晶体管。
异质结功率器件还可以包括并联连接在辅助异质结晶体管的第一和第二附加端子之间的二极管。在从有源GaN晶体管的栅极端子与地连接的整个配置的关断期间，并联的二极管充当下拉网络。当正偏置(导通状态)被施加到辅助栅极时，二极管将反向偏置，并且零电流将流过它，这不会影响整个高压配置的电气行为。当零偏置(关断状态)被施加到辅助栅极时，二极管将正向偏置，流过它的关断电流将使有源晶体管的栅极电容放电，从而使整个配置能够关断。在关断状态下，有源晶体管的栅极将保持偏置到最小电压(等于二极管的接通电压)。因此，二极管被设计为将使其接通电压尽可能低，理想情况下为几毫伏。二极管可以与器件单片地形成。二极管可以是简单的肖特基二极管。二极管通常在关断期间将有源栅极下拉至二极管Vth，因此二极管需要被设计为具有尽可能低的阈值电压。可以实现这一点的一个特征是使用凹陷的阳极，以便直接与2DEG接触。
备选地，可以使用现有技术中没有的常开(耗尽模式)GaN功率器件。这种常开器件可以包含基于不连续p-GaN层(或第一导电类型的不连续区)的栅极结构，该不连续p-GaN层包含条纹内的岛或围绕单元的闭合形状，当提供栅极电压时，该单元用于调制由高压端子和低压端子之间的2D电子气(或第二导电类型的二维载气)给出的导电路径。所有这样的岛可以连接至相同的栅电极。应当理解，不连续岛是指在相邻岛之间不存在p-GaN层，因此，在源极端子和漏极端子之间存在由2D电子气提供的直接、通畅的导电路径。然而，相邻的岛在与电流路径相交(正交)的方向上位于一起，从而使施加到p-GaN栅极岛的电位调制岛之间的导电区，从而调制源极和漏极之间的直接路径。连续和不连续栅结构中的p-GaN层在同一工艺步骤中完成，并且连续和不连续的区别通过同一掩膜的布局变化来实现。
该常开(耗尽模式)器件的操作的特征在于存在两个阈值电压。第一阈值电压可以是负的并且等效于经典的常开晶体管的阈值电压，指示从关断状态到导通状态的转变。第二阈值电压优选地是正的并且特征在于急剧的电流增加。第二阈值电压可以与具有连续p-GaN栅极的集成常关器件的值相同。
下面更详细地清楚地讨论和标识两个阈值电压。
除了外延/工艺修改之外，还可以通过布局修改来调整这里被称为器件阈值电压的第一阈值电压。此外，这里提出的耗尽模式(常开)器件可以允许在主导通状态沟道从漏极源变为栅极源之前施加增加的正栅极偏置(＞7V)。这种器件可以在AlGaN层表面上不提供肖特基接触部的制造工艺中实现。
备选地，使用不连续pGaN岛的常开耗尽器件可以通过将栅极和源极连接在一起((或由于将漏极和栅极连接在一起的对称性)成为阳极端子)用于二极管模式。pGaN岛之间的距离(间距)可以用于调整二极管在正向模式下传导电流的电压电平。这比使用连续pGaN层的现有技术尤其有利，该现有技术会导致大的正向电压。例如，pGaN岛(或pGaN岛的多条带)之间的间距可以用于将此开路正向电压调整为0.3至0.5V，这是硅中肖特基二极管特有的。为了避免二极管不期望出现的负开路电压，pGaN岛之间的间距应该非常小(几十或几百纳米的数量级)，或者HEMT的连接在二极管配置中的源极可以具有肖特基接触部。
当在pGaN层下方形成2DEG时，在正向传导期间，电流的第二次增加出现在更高的电压电平(高于开路电压电平)处。在正向传导中，期望二极管在超过该第二电压电平时工作以最小化导通状态电阻。
在所有实施例中，与pGaN岛的接触部可以由欧姆或肖特基金属化制成。
(第一)辅助异质结晶体管的第一附加端子(或漏极(栅极)端子)和第二附加端子(或源极端子)各自可以用作外部栅极端子。
在本发明中，辅助异质结晶体管为第一辅助异质结晶体管，并且所述异质结器件还包括与第一辅助晶体管操作性地并联连接的第二辅助异质结晶体管，以及所述第一辅助异质结晶体管的第一附加端子(或漏极(栅极)端子)可以与第二辅助异质结晶体管的源极端子连接，而所述第一辅助异质结晶体管的第二附加端子(或源极端子)可以与第二辅助异质结晶体管的漏极(栅极)端子操作性地连接。
通过第二辅助异质结晶体管的下拉网络还可以包括在第二辅助晶体管的栅极和漏极端子之间与第二辅助晶体管串联添加的电阻器。电阻器在第二辅助晶体管的栅极和漏极端子之间。因此，电阻器不会形成第一辅助晶体管和有源晶体管的栅极之间的公共结点。电阻器的作用是在异质结功率器件关断期间通过下拉网络减少有源栅极电容放电时间。附加电阻元件通过在关断期间产生第二辅助晶体管栅极端子的与第二辅助晶体管漏极端子相比增加的电位来执行该功能。附加电阻器可以连接在第二辅助晶体管的漏极端子和有源功率晶体管的源极端子之间。在有源器件关断期间，附加电阻器充当并联下拉网络。因此，可以理解，附加电阻器不通过连接第一辅助晶体管的源极和有源晶体管的栅极的公共结点来连接。在有源器件接通和导通状态期间，附加电阻器可以充当电压限制组件以保护有源器件的栅极端子。
通过第二辅助异质结晶体管的下拉网络还可以包括在第二辅助晶体管的栅极和漏极端子之间与第二辅助晶体管串联添加的第三辅助晶体管。第三辅助晶体管的作用是在异质结功率器件关断期间通过下拉网络减少有源栅极电容放电时间。第三辅助晶体管通过在关断期间产生第二辅助晶体管栅极端子的与第二辅助晶体管漏极端子相比增加的电位来执行该功能。第三辅助晶体管可以是耗尽模式低压晶体管。耗尽模式器件可以使用如图18所示的p-GaN岛制成，或者可以是如图19所示的二极管。第三辅助晶体管的栅极端子可以与第三辅助晶体管的源极或漏极端子连接。附加电阻器可以连接在第二辅助晶体管的漏极端子和有源(高压)晶体管的源极端子之间。换言之，可以理解，附加电阻器不通过连接第一辅助晶体管的源极和有源晶体管的栅极的公共结点来连接。在有源器件关断期间，附加电阻器充当并联下拉网络。在有源器件接通和导通状态期间，附加电阻器可以充当电压限制组件以保护有源器件的栅极端子。
异质结功率器件还包括限压电路，该限压电路包括形成分压器和有源地开关的低压增强模式晶体管的两个电阻器。有源地开关的低压增强模式晶体管的漏极源极路径连接在有源功率晶体管的栅极和源极之间。分压器连接在第一辅助异质结晶体管的第一附加端子(或漏极(栅极)端子)和有源(高压)晶体管的源极端子之间。分压器的中点与低压增强模式晶体管的栅极端子连接。当第一附加端子(或漏极(栅极)端子)的电压升高超过某个值(该值可以通过所描述的分压器中电阻器的选择来控制)时，增强模式晶体管可以接通，从而调整有源器件栅极端子和有源(高压)器件源极端子之间的电阻。该功能可以保护有源栅极端子免受过压事件的影响。
异质结功率器件还可以包括如上所述的电压限制电路，其中低压增强模式晶体管被低压耗尽模式晶体管代替。在该实施例中，当第一辅助异质结晶体管的第一附加端子(或漏极(栅极)端子)的电位增加时，可以降低耗尽模式晶体管的电阻，从而调整有源(高压)器件栅极端子和有源器件源极端子之间的电阻。由电阻器形成的分压器确定耗尽模式晶体管的栅极端子上的电位。所描述的电路可以保护有源栅极端子免受过压事件的影响。
异质结功率器件还可以包括由电流感测电阻器和有源地开关的低压增强模式晶体管组成的过流保护电路。有源(高压)晶体管的有源区被分成两个区，其形成两个并联的晶体管。两个晶体管的漏极和栅极端子电连接。并联的两个晶体管分别是低阻(主功率)晶体管和高阻(电流感测)晶体管。电流感测电阻器的第一端子与高阻晶体管的源极端子连接。有源地开关的增强模式晶体管连接在有源(高压)晶体管的栅极端子和电流感测电阻器的第二端子之间。低压增强模式晶体管的栅极端子与电流感测电阻器的第一端子连接。随着通过高阻晶体管的电流增加，电流检测电阻器上的电位降增加，提高低压增强模式电阻器栅极上的电位，从而调整其电阻。通过低压晶体管的临界电流可以接通低压增强模式晶体管，从而限制有源功率晶体管的栅极上的电位。所描述的电路可以保护电路免受过电流事件的影响。所描述的组件可以单片地包括在设计中。
异质结功率器件还可以包括如上所述的过流保护电路，其中低压增强模式晶体管被低压耗尽模式晶体管代替。类似地，耗尽模式晶体管的栅极端子处的电位随着通过电流感测电阻器的电流的增加而增加。随着通过电流感测电阻器的电流增加，耗尽模式晶体管的电阻会降低，降低有源(高压)器件的栅极和源极之间的路径的电阻，从而限制有源栅极端子上的电位。所描述的电路可以保护电路免受过电流事件的影响。
异质结功率器件还可以包括有源米勒钳位器，以在器件关断瞬态期间为有源(高压)器件栅极端子提供附加的下拉网络。有源米勒钳位器由逻辑逆变器和用作下拉网络的有源地开关的晶体管组成。逻辑逆变器可由电阻器或电阻元件(即，负载晶体管)和增强模式晶体管组成。
有源地开关的晶体管可以是增强模式或耗尽模式晶体管。工作时，有源米勒钳位器利用外部栅极端子(即，与栅极驱动器相连的端子)的电压偏置来调整有源地开关的晶体管的电阻，从而在主功率器件正在关断或处于关断状态时提供低电阻下拉路径。当栅极驱动器信号较高时，米勒钳位中有源地开关的晶体管的栅极上的偏置较低(因此其电阻很高)，反之亦然。
电阻器(在这里所示的任何实施例中)可以由工艺中的金属层、AlGaN层或优选地由2DEG制成。为了高封装密度，电阻器可以做成曲折的形状。上述功能块可以谨慎地、单片地或以混合封装的形式包括在设计中。
所描述的功能块中的耗尽模式晶体管可以是现有技术中描述的肖特基栅极HEMT。
此外，所描述的功能块中的常开(耗尽模式)晶体管可以是上述pGaN岛晶体管。
应当理解，如已经提到的，辅助异质结晶体管可以具有互换的源极和漏极。与有源(高压)晶体管不同，辅助异质结中的源极和漏极可以是对称的或以类似的方式制作和布置，以便源极可以充当漏极，反之亦然。
根据本公开的第二方面，提供了一种氮化镓(GaN)芯片，其包括根据前述方面的基于III族氮化物半导体的异质结功率器件和根据前述方面的辅助低压晶体管，但其中辅助栅极区端子与控制电路(块)和下拉电路(块)操作性地连接。
电流控制块可以连接在第一附加端子和辅助栅极区之间。下拉电路块可以连接在辅助栅极端子和异质结功率器件的第一端子(源极)(与GaN芯片的低压端子相同)之间。
GaN芯片还可以包括如上所述的过流保护电路，其中低压晶体管与下拉电路并联。
GaN芯片还可以包括集成的电流控制电路(块)。如上所述，电流控制块提供电流以对辅助栅极电路中的辅助HEMT的栅极进行充电和放电。电流控制块可以连接在第一附加端子和辅助HEMT的栅极之间。
在一些实施例中，集成的电流控制块可以是电阻元件。该电阻元件可以使用金属层或2DEG层制成。
在其他实施例中，电流控制块可以是或包括电流源。电流源可以由低压耗尽模式HEMT和电阻元件组成。低压HEMT的漏极可以连接至第一附加端子，源极连接至电阻元件的第一端子，以及栅极连接至电阻元件的第二端子。电阻元件的第二端子还可以连接至辅助HEMT的栅极端子。
在类似的实施例中，可以包括与电阻元件或电流源并联或串联的RCL网络，以改善电流控制块的特性。
电流控制块还可以包括产生附加电压降的电路。这种电路可以是一个或几个低压二极管、栅极连接至源极的一个或几个低压HEMT、或分压器连接在HEMT(其中分压器的中点与HEMT的栅极端子连接)的漏极和源极端子之间的一个低压增强模式HEMT。
电流控制块还可以包括适配电流控制块中的电流的电路。这种电流降低电路可以包括与电流源中的电阻元件串联或并联的耗尽模式HEMT或增强模式HEMT。所述HEMT的栅极可以与辅助HEMT的栅极和第一端子之间的分压器连接或与集成的下拉电路内的节点连接。
异质结GaN芯片还可以包括集成的下拉电路块。下拉电路块可以连接在辅助HEMT的栅极和第一端子(主功率异质结晶体管的源极端子-与GaN芯片的低压端子相同)之间。
在一些实施例中，集成的下拉电路块可以是并联或串联的一个或多个常开或常关HEMT。可以有与HEMT串联的附加电容器或电阻器。控制所述下拉HEMT的栅极电位以设置下拉HEMT上的电压降，从而设置辅助栅极块的栅极电压和辅助栅极块上的电压降。
在一个实施例中，下拉HEMT的栅极端子可以与辅助HEMT的栅极端子和第一端子之间的分压器的输出连接。
在另一实施例中，下拉HEMT的栅极端子可以与电流控制块的电流源中的HEMT的源极端子与第一端子之间的分压器的输出连接。
在另外的实施例中，下拉HEMT的栅极端子可以与有源栅极和第一端子之间的分压器的输出连接。
在第四实施例中，下拉HEMT的栅极端子可以与第一附加端子和第一端子之间的分压器的输出连接。
在另外的实施例中，附加的电流控制块连接至第一附加端子。该附加电流控制块连接至附加的下拉电路(连接至第一端子)。在该实施例中，第一下拉HEMT的栅极端子可以与附加的下拉电路上的分压器的输出连接。
在下拉电路的所有这些实施例中，分压器可以由电阻元件组成，该电阻元件例如由金属或2DEG形成的电阻器；电容器；由耗尽模式HEMT形成的电流源，其源极与电阻元件的第一端子连接，而栅极与第二端子连接；肖特基二极管，栅极端子与源极端子连接的增强模式HEMT；HEMT，其栅极端子与其漏极和源极之间的分压器的输出连接；或类似的分压器电路。
下拉电路或电流控制或辅助栅极电路还可以包括补偿或降低温度影响的元件。该元件是作为下拉电路一部分的分压器的特定实施例。分压器的第一部分可以包括集成的电阻器，而分压器的第二部分可以包括由常开HEMT(其源极与附加电阻器的第一端子连接，而栅极与电阻器的第二端子连接)组成的电流源。分压器的第一部分还可以包括与电阻器并联的类似电流源。分压器的第二部分还可以包括与电流源并联的电阻器。
分压器的两个部分将在给定电流下随着温度升高而增加电压降。但是电流源和电阻器以不同的速率改变电压降。通过设计常开HEMT和电阻的大小，分压器的输出可以通过设计被设置为下拉电路上的电压降和/或辅助HEMT上的电压降具有更小的温度依赖性。
在另外的实施例中，下拉HEMT的栅极由过流保护电路或过温保护电路控制。
在另外的实施例中，下拉HEMT的栅极由外部电路或由集成在GaN器件上的附加电路直接或间接控制。
GaN芯片可能包括一个以上的主功率器件。例如，低侧功率器件与高侧主功率器件串联连接的半桥配置是可能的。由两个半桥臂或三相GaN芯片配置组成的全桥也是可能的。根据本发明的这一方面，这些配置(半桥或全桥或三相)中的至少一个主功率器件包括如上所述的辅助栅极电路、下拉电路和电流控制电路。
根据本公开的另一方面，提供了一种基于III族氮化物半导体的异质结功率器件的制造方法，该方法包括：
在衬底上形成有源异质结功率晶体管，所述有源异质结晶体管包括：
第一III族氮化物半导体区，包括第一异质结，所述第一异质结包括有源二维载气；
第一端子，操作性地连接至所述III族氮化物半导体区；
第二端子，与所述第一端子横向间隔开并操作性地连接至所述III族氮化物半导体区；
有源栅极区，形成在III族氮化物半导体区之上，所述有源栅极区形成在第一端子与第二端子之间；
在所述衬底上或在另外的衬底上形成第一辅助异质结晶体管，所述辅助异质结晶体管包括：
第二III族氮化物半导体区，包括第二异质结，所述第二异质结包括辅助二维载气；
第一附加端子，操作性地连接至所述第二III族氮化物半导体区；
第二附加端子，与所述第一附加端子横向间隔开并操作性地连接至所述第二III族氮化物半导体区；
辅助栅极区，形成在第二III族氮化物半导体区之上，所述辅助栅极区形成在第一附加端子与第二附加端子之间；
在所述衬底或所述另外的衬底上形成第二辅助异质结晶体管，
将所述第一附加端子与所述辅助栅极区操作性地连接，以及
将所述第二附加端子与所述有源栅极区操作性地连接，
将所述第二辅助异质结晶体管与所述第一辅助晶体管操作性地并联连接，
将所述第一辅助异质结晶体管的第一附加端子与所述第二辅助异质结晶体管的源极端子操作性地连接，以及
将所述第一辅助异质结晶体管的第二附加端子与所述第二辅助异质结晶体管的漏极端子操作性地连接。
该方法还可以包括在有源异质结晶体管和辅助异质结晶体管之间形成隔离区，其将有源二维载气和辅助二维载气隔开。
该方法还可以包括在形成第二III族氮化物半导体区的同时形成第一III族氮化物半导体区。
该方法还可以包括在形成辅助栅区的同时形成有源栅区。
该方法还可以包括同时为第一端子、第二端子、第一附加端子和第二附加端子形成金属化层。
附图说明
本公开将从随后的详细描述和附图中得到更全面的理解，然而，不应认为将本公开限制于所示的特定实施例，而仅用于说明和理解。
图1示意性地示出了现有技术pGaN HEMT的有源区中的横截面；
图2示出了所提出的公开的根据本公开的一个实施例的有源区的横截面的示意性表示；
图3示出了所提出的公开的如在图2的示意性横截面中所示的一个实施例的电路示意性表示；
图4A示出了所提出的公开的另外实施例的电路示意性表示，其中低导通状态电压二极管并联连接在辅助晶体管的漏极和源极之间；
图4B示出了图4A的实施例的3D示意性表示；
图4C示出了图4A的实施例中使用的低压二极管的横截面；
图5示出了所提出的公开的另外实施例的电路示意性表示，其中辅助晶体管的漏极(栅极)端子和源极端子可用作外部栅极端子；
图6示出了所提出的公开的另外实施例的电路示意性表示，其中第二辅助晶体管与第一辅助晶体管并联连接，其中第一低辅助晶体管的漏极(栅极)端子与第二辅助晶体管的源极端子连接，而第一低辅助晶体管的源极端子与第二辅助晶体管的漏极(栅极)端子连接；
图7示出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体管的漏极端子和栅极端子之间添加了电阻器；
图8示出了所提出的公开的另外实施例的电路示意性表示，其中在辅助晶体管的源极端子(第二辅助晶体管的漏极端子)和有源器件的源极端子之间添加了附加电阻器；
图9示出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体管的漏极端子和栅极端子之间添加了第三辅助晶体管；第三辅助晶体管的栅极端子与第三辅助晶体管的源极端子连接；
图10出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体管的漏极端子和栅极端子之间添加了第三辅助晶体管；第三辅助晶体管的栅极端子与第三辅助晶体管的漏极端子连接；
图11示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由形成分压器的两个电阻器和有源地开关的低压增强模式晶体管组成的限压电路；
图12示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由形成分压器的两个电阻器和有源地开关的低压耗尽模式晶体管组成的限压电路；
图13示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电阻器和有源地开关的低压增强模式晶体管组成的过流保护电路；
图14示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电阻器和有源地开关的低压耗尽模式晶体管组成的过流保护电路；
图15示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电阻器、有源地开关的低压增强模式晶体管和有源地开关的耗尽模式晶体管组成的有源米勒钳位电路；
图16示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电阻器、有源地开关的低压增强模式晶体管和有源地开关的耗尽模式晶体管组成的有源米勒钳位电路；
图17示出了现有技术中提出的可以用作有源地开关的晶体管的耗尽模式器件的有源区的横截面的示意性表示；
图18示出了所提出的可以用作有源地开关的晶体管的具有pGaN岛(在现有技术中未发现)的耗尽模式器件的有源区的三维示意性表不；
图19示出了在二极管模式下工作的具有图18所示的pGaN岛的耗尽模式器件的有源区的三维示意性表示；以及
图20示出了图18所示的耗尽模式器件的传输特性。
图21示出了所提出的公开的根据本公开的另一个实施例的有源区的横截面的示意性表示。在该实施例中，第一附加端子16与辅助栅极端子15未操作性地连接。
图22示出了所提出的公开的如在图21示意性横截面中所示的一个实施例的电路示意性表示。
图23示出了所提出的公开的一个实施例的第二方面的示意性表示，其中辅助栅极块的栅极端子由电流控制块和下拉电路块控制。
图24示出了外部栅极电压偏置和有源栅极电压之间的关系。
图25示出了所提出的公开的另外实施例的电路示意性表示，其中电流控制块由电阻元件组成并且下拉电路包括阈值乘法器配置中的HEMT。
图26示出了所提出的公开的另外实施例的电路示意性表示，其中电流控制块包括具有电阻元件与电容元件并联的电阻元件，并且其中下拉电路包括阈值乘法器配置中的HEMT，具有附加的电容元件。
图27示出了所提出的公开的另外实施例的电路示意性表示，其中电流控制块包括常开HEMT和串联的电阻元件，其中常开HEMT的栅极与电阻元件的第二端子连接；以及其中下拉电路包括阈值乘法器配置中的HEMT。在该实施例中，辅助栅极块包括并联的增强模式低压HEMT和肖特基二极管。
图28示出了所提出的公开的另外实施例的电路示意性表示，其中电流控制块包括常开HEMT和串联的电阻元件，其中常开HEMT的栅极与电阻元件的第二端子连接；以及其中下拉电路包括阈值乘法器配置中的HEMT。
图29示出了所提出的公开的另外实施例的电路示意性表示，其中辅助栅极块包括与第一辅助晶体管并联连接的第二辅助晶体管，其中第二辅助晶体管的栅极端子与第一辅助晶体管的源极端子连接；
图30示出了所提出的公开的另外实施例的电路示意性表示，其中下拉电路包括阈值乘法器配置中的HEMT。在该实施例中，下拉电路的分压器包括温度补偿电路，该温度补偿电路包括与电阻元件并联的电流源。
图31示出了所提出的公开的另外实施例的电路示意性表示，其中下拉电路的分压器与电流控制块的HEMT的源极端子连接。
图32示出了所提出的公开的一个实施例的示意性表示，其中辅助栅极块的栅极端子由电流控制块和下拉电路块控制；并且其中米勒钳位HEMT由逻辑逆变器控制。逻辑逆变器由集成的DC/DC电压调节器的输出电压供电。此外，逻辑逆变器的输入是VG到Vlogic电压调节器的输出，将来自第一附加端子的电压限制为针对逆变器电路中包括的集成的GaNHEMT进行优化的电平。
图33示出了所提出的公开的另外实施例的电路示意性表示，其中辅助栅极块包括常开HEMT。
图34示出了所提出的公开的另外实施例的电路示意性表示，其中辅助栅极块包括常开HEMT并且其中辅助栅极块包括与第一辅助晶体管并联连接的第二辅助晶体管，其中栅极端子第二辅助晶体管的源极连接第一辅助晶体管的源极端子；
图35示出了所提出的公开的另外实施例的电路示意性表示，其中辅助栅极块包括常开HEMT并且其中辅助栅极块包括与第一辅助晶体管并联连接的第二辅助常开HEMT，其中第二辅助晶体管的栅极端子与第一端子连接；
图36示出了所提出的公开的另外实施例的电路示意性表示，其中下拉电路的分压器与有源栅极端子连接。
图37示出了所提出的公开的另外实施例的电路示意性表示，其中下拉电路的分压器与有源栅极端子连接，并且其中分压器包括一系列源极-栅极连接的E-HEMT。
图38示出了所提出的公开的另外实施例的电路示意性表示，其中下拉电路的分压器与有源栅极端子连接，并且其中分压器包括阈值乘法器配置中的HEMT。
图39示出了所提出的公开的另外实施例的电路示意性表示，其中下拉电路的分压器与第一附加端子连接，并且其中分压器包括阈值乘法器配置中的HEMT。
图40示出了所提出的公开的另外实施例的电路示意性表示，其中下拉电路的分压器与第一附加端子连接，并且其中分压器包括电流源(由常开HEMT和电阻器形成)和阈值乘法器配置中的HEMT。在该实施例中，分压器的输出是阈值乘法器配置中的HEMT的栅极端子。
图41示出了本公开的另外实施例的交错器件布局，其结合了具有电流控制块和下拉电路块的辅助栅极结构。
图42示出了本公开的另外实施例的交错器件布局，其中具有电流控制块和下拉电路块以及端子区的辅助栅极位于源极焊盘金属下方。
图43示出了所提出的公开的另外实施例的框图，其中根据本公开的GaN芯片功率器件的任何一个实施例位于半桥配置中。
图44示出了所提出的公开的另外实施例的框图，其中根据本公开的GaN芯片功率器件的任何一个实施例位于三相半桥配置中。
具体实施方式
图2示出了所提出的公开的根据本公开的一个实施例的有源区的横截面的示意性表示。在使用中，电流在半导体器件的有源区中流动。在该实施例中，器件包括在器件底部限定主(水平)表面的半导体(例如硅)衬底4。在衬底4下方有衬底端子5。该器件包括过渡层3的在半导体衬底4之上的第一区。过渡层3包括III-V族半导体材料的组合，其用作中间步骤以允许高质量III-V族半导体材料的后续生长。
在过渡层3之上存在第二区2。该第二区2是高质量III-V半导体(例如，GaN)，并且包括若干层。III-V族半导体的包含铝的摩尔分数的第三区1形成在第二区2之上。形成第三区1使得异质结构形成在第二区2和第三区1之间的界面处，从而形成二维电子气(2DEG)。
高p掺杂的III-V族半导体的第四区11形成为与第三区1接触。这具有在器件无偏置时降低2DEG载流子浓度的作用，并且在该实施例中为pGaN材料。栅极控制端子10被配置为在第四区11上方，以控制第二区2和第三区1的界面处的2DEG的载流子密度。高压漏极端子9布置成与第三区1物理接触。高压漏极端子与2DEG形成欧姆接触部。低压源极端子8也被布置为与第三区1物理接触，并且还形成与2DEG的欧姆接触部。
表面钝化电介质7的一部分形成在第四区1之上以及在漏极端子9和源极端子8之间。SiO2钝化层6形成在表面钝化电介质7以及源极端子8和漏极端子9上方。
该器件被竖直切割线分成两个横截面。两个横截面不一定位于同一平面内。上述特征在竖直切割线的一侧(例如，右手侧)。这被称为有源器件205。竖直切割线的另一侧(例如，左手侧)被称为辅助器件210，其还包括半导体衬底4、过渡层3、第二区2和SiO2钝化区6。
包含铝的摩尔分数的III-V族半导体的第五区17位于辅助器件中的第二区2上方，从而异质结构形成在该第五区17和第二区2之间的界面处。这导致第二二维电子气(2DEG)形成在将被称为辅助栅极的区域中。辅助器件210的该AlGaN层17可以与有源器件205中的AlGaN层1相同或不同。AlGaN层厚度和铝摩尔分数是关键参数，因为它们影响2DEG中电子的载流子密度[15]。
高p掺杂的III-V族半导体的第六区14形成在第五区17之上并与第五区17接触。这具有在辅助栅极无偏置时降低2DEG载流子浓度的功能。辅助栅极控制端子15被配置为在第六区14上方，以控制第五区17和第二区2的界面处的2DEG的载流子密度。辅助栅极pGaN层14可以与有源栅极pGaN层11相同或不同。可能不同的关键参数包括但不限于pGaN掺杂和沿x轴的宽度(如图所示)。
沿竖直切割线向下形成隔离区13。这切断了形成在有源器件205中的2DEG与形成在辅助器件210中的2DEG之间的电连接。
第一附加端子16布置在辅助器件210的第五区17之上并与第五区17物理接触。这形成了与辅助器件210的2DEG的欧姆接触部，并且还(经由互连金属)与被配置为在第六区(pGaN)14上方的辅助栅极控制端子15电连接。第一附加端子16被偏置在与辅助器件的辅助栅极端子15相同的电位处。第二附加端子12还布置在辅助器件210的第五区17之上并与其物理接触。这形成了与辅助器件210的2DEG的欧姆接触部，并且(经由互连金属)与被配置为在有源器件205的第四区11上方的有源栅极控制端子10电连接。辅助器件210的第二附加端子12与有源器件205的有源栅极端子10之间的互连可以在第三维度上进行，并且在工艺中可以使用不同的金属层。注意，该互连未在图2的示意性表示中示出。在辅助栅极中使用类似但不一定相同的AlGaN/GaN结构。
当器件在使用时，辅助栅极14、15驱动有源栅极10、11。形成在第一附加端子16和第二附加端子12之间的辅助2DEG层以及辅助p-GaN栅极14下方的部分由施加到辅助栅极端子15的电位控制。
当辅助栅极端子15和短路的第一附加端子16处于0V时，辅助pGaN栅极14下方的辅助2DEG的部分被耗尽。随着辅助栅极偏置(端子15、16两者)的增加，2DEG开始形成在pGaN栅极14下方，该pGaN栅极14与已经形成的2DEG层连接，该2DEG层与第一附加端子16和第二附加端子12连接。2DEG连接现在位于第一附加端子16和第二附加端子12之间。
当第二附加端子12连接至有源栅极10时，该器件现在可以接通。使用这种结构观测到器件阈值电压的正(并且期望的)偏移，因为并非所有施加到辅助栅极15的电位都转移到有源栅极10。该电位的一部分用于在辅助栅极15下方形成辅助2DEG，并且只有一部分被转移到与有源栅极10连接的第二附加端子12。
辅助栅极提供了能够更容易地控制该器件的栅极电阻的附加优势。这可以通过改变场板设计或端子12和15或15和16之间的距离来实现。这可以用于控制由于这些器件的快速开关而观测到的意外振荡。
器件的不同实施例可以包括端子10、15，其为肖特基或欧姆接触部或这两者的任何组合。
图3示出了所提出的公开的如在图2的示意性横截面中所示的一个实施例的电路示意性表示。图3中所示的特征具有与图2中的特征相同的附图标记。
图4A示出了所提出的公开的另外实施例的电路示意性表示，其中低导通状态电压二极管并联连接在辅助晶体管的漏极和源极之间，如图4B中的示意性3D示出所示。该实施例的许多特征与图2的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助A1GaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在该实施例中，低导通状态电压二极管31并联连接在辅助晶体管的漏极16和源极12之间。在将有源GaN晶体管的栅极端子10连接至地的整个配置的关断期间，并联的二极管31充当下拉网络。当正偏置(被称为导通状态)被施加到辅助栅极时，二极管将反向偏置，并且零电流将流过它，这不会影响整个高压配置的电气行为。当零偏置(关断状态)被施加到辅助栅极15时，二极管31将正向偏置，流过它的关断电流将使有源晶体管的栅极电容放电，从而使整个配置能够关断。在关断状态下，有源器件10的栅极将保持偏置到等于二极管的接通电压的最小电压。因此，二极管31被设计为使得其接通电压尽可能低，理想情况下为几毫伏。图4B示出了二极管31可以如何被单片地包括。二极管可以是简单的肖特基二极管，或可以是普通的p-n二极管。二极管31在关断期间将有源栅极10下拉至二极管Vth，因此二极管需要被设计为具有尽可能低的阈值电压。如图4C所示，可以实现这一点的一特征是使用凹陷的阳极，以便直接与2DEG接触。
图5示出了所提出的公开的另外实施例的电路示意性表示，其中辅助晶体管的漏极(栅极)端子16和源极端子12可用作外部栅极端子。该实施例的许多特征与图2的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在这种情况下，外部栅极端子被分成两个端子。由于栅极驱动器接收器输出引脚现在可以直接与提供下拉路径的辅助晶体管的源极端子连接，因此可以(或可以不)省略图4中的组件31。
图6示出了所提出的公开的另外实施例的电路示意性表示，其中第二辅助晶体管34(可以有利地是低压的)与第一辅助晶体管并联连接，其中第一辅助晶体管的漏极(栅极)端子16与第二辅助晶体管的源极端子连接，而第一低辅助晶体管的源极端子12与第二辅助晶体管的漏极(栅极)端子连接。该实施例的许多特征与图2的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化电介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16和第二附加端子12。然而，在这种情况下，在整个配置的关断期间的下拉网络是第二辅助晶体管34。
图7示出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体管34的漏极端子12和栅极端子10之间添加了电阻器41。该实施例的许多特征与图6的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12和第二辅助晶体管34。在该实施例中，电阻器41的作用是在有源器件关断期间通过下拉网络减少有源栅极电容放电时间。附加电阻器通过在关断期间产生第二辅助晶体管栅极端子10的与第二辅助晶体管漏极端子12相比增加的电位来执行此功能。
图8示出了所提出的公开的另外实施例的电路示意性表示，其中在辅助晶体管的源极端子(第二辅助晶体管的漏极端子12)和有源器件的源极端子8之间添加了附加电阻器42。该实施例的许多特征与图7的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、A1GaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12、第二辅助晶体管34和电阻元件41。在该实施例中，附加电阻元件42在有源器件关断期间充当附加下拉网络。在有源器件接通和导通状态期间，附加电阻42可以充当电压限制组件以保护有源器件的栅极端子。
图9示出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体管的漏极端子12和栅极端子10之间添加了第三辅助晶体管58。该实施例的许多特征与图8的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12、第二辅助晶体管34和附加电阻元件41。在该实施例中，第三辅助晶体管的作用是在异质结功率器件关断期间通过下拉网络减少有源栅极电容放电时间。第三辅助晶体管58通过在关断期间产生第二辅助晶体管栅极端子10的与第二辅助晶体管漏极端子12相比增加的电位来执行此功能。第三辅助晶体管是耗尽模式器件。第三辅助晶体管的栅极端子与第三辅助晶体管的源极端子连接。
图10示出了所提出的公开的另外实施例的电路示意性表示，其中在第二辅助晶体管的漏极端子12和栅极端子10之间添加了第三辅助晶体管59。该实施例的许多特征与图8的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、A1GaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助A1GaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12、第二辅助晶体管34和附加电阻元件41。在该实施例中，第三辅助晶体管的作用是在异质结功率器件关断期间通过下拉网络减少有源栅极电容放电时间。第三辅助晶体管59通过在关断期间产生第二辅助晶体管栅极端子10的与第二辅助晶体管漏极端子12相比增加的电位来执行此功能。第三辅助晶体管是耗尽模式器件。第三辅助晶体管的栅极端子与第三辅助晶体管的漏极端子连接。
图11示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电阻器44、电阻器45(形成分压器)和有源地开关的低压增强模式晶体管43组成的限压电路。该实施例的许多特征与图6的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12和第二辅助晶体管34。在该实施例中，当第一附加端子16(或漏极(栅极)端子16)的电位升高超过某个值(该值可以通过所描述的分压器中电阻器(44、45)的选择来控制)时，增强模式晶体管43可以接通，从而调整有源器件栅极端子10和有源器件源极端子8之间的电阻。该功能可以保护有源栅极端子免受过压事件的影响。
图12示出了所提出的公开的另外实施例的电路示意性表示，其中实现了包括电阻器44、电阻器45(形成分压器)和有源地开关的低压耗尽模式晶体管46的限压电路。该实施例的许多特征与图6的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、A1GaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12和第二辅助晶体管34。在该实施例中，当第一辅助异质结晶体管的第一附加端子16(或漏极(栅极)端子16)的电位增加时，可以降低耗尽模式晶体管46的电阻，从而调整有源器件栅极端子10和有源器件源极端子8之间的电阻。由两个电阻器(44、45)形成的分压器确定耗尽模式晶体管46的栅极端子上的电位。所描述的电路可以保护有源栅极端子免受过压事件的影响。
图13示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电流感测电阻器48和有源地开关的低压增强模式晶体管49组成的过流保护电路。该实施例的许多特征与图6的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助A1GaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12和第二辅助晶体管34。在该实施例中，有源(高压)晶体管的有源区被分成两个区，其形成两个并联的晶体管。两个晶体管的漏极和栅极端子电连接。并联的两个晶体管分别是低阻(主功率)晶体管55和高阻(电流感测)晶体管54。电流感测电阻器48的第一端子与高阻晶体管54的源极端子连接。增强模式晶体管49的栅极端子处的电位随着通过电流感测电阻器48的电流的增加而增加。当通过电阻元件48的电流达到临界值时，增强模式晶体管49接通，提供有源(高压)器件的栅极10和源极8之间路径的电阻的降低，从而限制有源栅极端子10上的电位。所描述的电路可以保护电路免受过电流事件的影响。
图14示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电流感测电阻器48和有源地开关的低压耗尽模式晶体管47组成的过流保护电路。该实施例的许多特征与图6的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12和第二辅助晶体管34。在该实施例中，有源(高压)晶体管的有源区被分成两个隔离区，其形成两个并联的晶体管。两个晶体管的漏极和栅极端子电连接。并联的两个晶体管分别是低阻(主功率)晶体管55和高阻(电流感测)晶体管54。电流感测电阻器48的第一端子与高阻晶体管54的源极端子连接。耗尽模式晶体管47的栅极端子处的电位随着通过电阻元件48的电流的增加而增加。随着通过电阻元件48的电流增加，耗尽模式晶体管49的电阻会降低，提供有源(高压)器件的栅极10和源极8之间路径的电阻的降低，从而限制有源栅极端子10上的电位。所描述的电路可以保护电路免受过电流事件的影响。
图15示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电阻器52、有源地开关的低压增强模式晶体管50和有源地开关的耗尽模式晶体管51组成的有源米勒钳位电路。该实施例的许多特征与图6的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、AlGaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助A1GaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12和第二辅助晶体管34。在该实施例中，实施有源米勒钳位电路以在器件关断瞬态期间为有源器件栅极端子10提供附加的下拉网络。
图16示出了所提出的公开的另外实施例的电路示意性表示，其中实现了由电阻器52、有源地开关的低压增强模式晶体管50和有源地开关的增强模式晶体管53组成的有源米勒钳位电路。该实施例的许多特征与图6的特征相似，因此具有相同的附图标记，即，半导体衬底4、衬底端子5、过渡层3、GaN层2、A1GaN层1、有源pGaN层11、有源栅极端子10、表面钝化介质7、低压源极端子8、高压漏极端子9、SiO2钝化层6、隔离区13、辅助AlGaN层17、辅助pGaN层14、辅助栅极15、第一附加端子16、第二附加端子12和第二辅助晶体管34。在该实施例中，实施有源米勒钳位电路以在器件关断瞬态期间为有源器件栅极端子10提供附加的下拉网络。
图17示出了现有技术中提出的在位置46、47、51、58、59、60中可以用作有源地开关的晶体管的耗尽模式器件的有源区的横截面的示意性表示。
图18示出了所提出的在位置46、47、51、58、59中可以用作有源地开关的晶体管的具有pGaN岛(在现有技术中未发现)的耗尽模式器件的有源区的三维示意性表示。
图19示出了在二极管模式下工作并在位置34、58、59使用的具有图18所示的pGaN岛的耗尽模式器件的有源区的三维示意性表示。
图20示出了图18所示的耗尽模式器件的传输特性。
图21示出了根据所提出的发明的第二方面的附加实施例的横截面。图21中所示的特征具有与图2中所示的附图标记相同的附图标记。在该实施例中，第一附加端子16与辅助栅极端子15未操作性地连接。
图22示出了图21的结构的示意性示出，并且该图对应的特征使用相同的附图标记。在该实施例中，一系列组件可以添加在辅助栅极端子15和第一附加端子16之间。仅举例来说，这些组件可以包括但不限于电阻元件、无源元件和电流源中的任何一种或多种。本文呈现此类实施例的另外说明性示例。
在图23中，示出了根据本发明第二方面的实施例的氮化镓(GaN)芯片1000(也被称为智能GaN功率器件或GaN功率或高压集成电路)。GaN芯片可以包括至少三个端子。该至少三个端子可以包括高压端子、低压端子和控制端子中的一个或多个。芯片1000还可以包括一个或多个具有内部栅极的主功率异质结晶体管500。晶体管500的源极端子和漏极端子可以分别与GaN芯片的低压端子和高压端子连接。芯片1000还可以包括电流控制电路530、下拉电路520和/或辅助栅极电路510。辅助栅极电路510可以包含至少一个具有内部栅极的低压异质结晶体管(也被称为辅助晶体管)。
辅助栅极电路510可以通过第一连接至少与一个主功率异质结晶体管500的内部栅极操作性地连接，并且还可以包括将辅助栅极510与控制端子操作性地连接的第二连接。辅助栅极电路510的第三连接可以将辅助栅极电路510的低压异质结晶体管的内部栅极与下拉电路520操作性地连接。
除了与辅助栅极电路连接的至少一个连接之外，下拉电路520还可以包括与电流控制电路连接的至少一个连接、以及与主功率异质结晶体管500的源极端子连接的至少一个连接。
电流控制电路530可以包括与控制端子、辅助栅极电路510和下拉电路520中的每一个连接的至少一个连接。
辅助栅极510可以部分地控制进入主功率异质结晶体管500的内部栅极的电压和电流电平。电流控制电路530可以控制进入下拉电路520的电流电平，并且结合下拉电路可以进一步确定施加到辅助栅极510的低压异质结晶体管的内部栅极的电压电平。下拉电路进而可以有源地下拉低压异质结晶体管的栅极电压，以便对主功率异质结晶体管的内部栅极的电压进行钳位。
参考图22和图23，在一些实施例中，辅助栅极块510的辅助栅极端子15可以通过或经由电流控制块530与辅助栅极块510的第一附加端子16连接。辅助栅极端子15还可以通过或经由下拉电路块520与有源器件块500的源极端子8连接。
当辅助栅极端子15处于或接近0V时，辅助2DEG的在辅助pGaN栅极14下方的部分可以被耗尽。随着第一附加端子偏置被增加，偏置端子15、16两者上的电位可能会增加并且2DEG可能会开始形成在pGaN栅极14的下方。形成在pGaN栅极14下方的2DEG可以与第一附加端子16和第二附加端子12下方的(已经形成的)2DEG层连接。通过连接这些2DEG层，2DEG连接可以形成在第一附加端子16和第二附加端子12之间。
当第二附加端子12连接至有源栅极10时，该器件现在可以接通。使用这种结构观测器件阈值电压的正偏移，因为并非所有施加到第一附加端子16的电位都转移到有源栅极(内部栅极)10。该电位的一部分在辅助栅极510上下降，并且只有一部分被转移到与有源栅极(内部栅极)10连接的第二附加端子12。有利地，如下所述，这能够在不损害器件的导通状态电阻的情况下增加阈值电压。
图24示出了根据本发明的一个实施例的外部栅极电压偏置(GaN芯片控制端子偏置)2501和有源栅极电压(内部栅极电压)2502之间的关系的示例。当外部栅极电压信号初始上升(直到辅助栅极晶体管Vth)时，辅助栅极晶体管具有高电阻。施加的大部分电位在辅助栅极晶体管上下降，并且有源栅极端子的电位保持接近0V。当外部栅极电压信号达到辅助栅极晶体管Vth时，辅助晶体管的电阻变小，而有源栅极端子的电位开始上升。
因此，在GaN芯片多块HEMT中实现了阈值电压增加，而不会影响器件的导通状态电阻。使用这种结构观测到器件阈值电压的正偏移(如图2500所示)，因为并非所有施加到外部栅极的电位都转移到有源栅极(该电位的一部分用于在辅助栅极下形成辅助2DEG)，并且只有一部分转移到与有源栅极10连接的端子12。
当外部栅极16偏置电压达到预先设计的电平时，下拉电路块520开始工作并将辅助晶体管的栅极15朝向有源晶体管源极端子8的电位拉动。辅助晶体管在这种情况下具有高电阻，因此任何附加的外部栅极电位在辅助晶体管上下降，并且有源栅极端子电位随着外部栅极电压信号上升而保持近似恒定，例如恒定在至少约20V。
电流控制块530和下拉电路块520的设计确定了有源栅极端子被钳位的电位。
本文包括具有功能块510、520、530的不同实施方式的几个说明性示例。注意，所述示例的列表不是穷尽的，并且可以在本发明的范围内考虑每个块的不同实施方式的任何组合。这包括辅助栅极的上述几个示例。此外，上述任何或所有保护电路和控制电路(过压、过流、米勒钳位)还可以与图23中所示的功能块结合。
图25示出了所提出的发明的GaN芯片1000a的一个实施例的示意性表示。辅助栅极块510a包括增强模式低压HEMT，电流控制块530a包括电阻器，以及下拉电路520a包括阈值乘法器配置中的HEMT。该实施例中的阈值乘法器配置包括分压器和下拉增强模式HEMT，其中分压器的中点与下拉HEMT的栅极端子连接。在该实施例中，分压器的顶部与下拉增强模式HEMT的漏极和辅助栅极块HEMT的栅极端子连接。
图26示出了所提出的发明的GaN芯片1000b的另外实施例的示意性表示，其中辅助栅极块510b包括增强模式低压HEMT。电流控制块530b包括与RC电路并联的电阻器。并联的RC电路可以改善器件在接通和关断瞬态期间的动态特性。下拉电路520b包括阈值乘法器配置中的具有并联的无源元件的HEMT。无源元件可以改善器件在接通和关断瞬态期间的动态特性。
图27示出了所提出的发明的GaN芯片1000c的另外实施例的示意性表示。辅助栅极块510c包括并联的增强模式低压HEMT和肖特基或p-n二极管。在该实施例中，低导通状态电压二极管并联在辅助晶体管的漏极16和源极12之间。在将有源GaN晶体管的栅极端子10连接至地的整个配置的关断期间，并联的二极管充当下拉网络。当向外部栅极端子16施加正偏置(被称为导通状态)时，二极管将被反向偏置并且零电流将流过它，从而不影响整个高压配置的电气特性。当零偏置(关断状态)施加到辅助栅极15时，二极管被正向偏置，流过它的关断电流将使有源晶体管的栅极电容放电，从而使整个配置能够关断。在关断状态下，有源器件10的栅极将保持偏置到等于二极管的接通电压的最小电压。因此，二极管被设计为将使其接通电压尽可能低，理想情况下为几毫伏。电流控制块530c包括使用低压耗尽模式HEMT的电流源以及电阻器。电阻的值可以被调整以设置可以流过电流源的最大电流电平。下拉电路520c包括阈值乘法器配置中的HEMT。
图28示出了所提出的发明的GaN芯片1000d的另外实施例的示意性表示，其中辅助栅极块510d包括增强模式低压HEMT。电流控制块530d包括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路520d包括阈值乘法器配置中的HEMT。
图29示出了所提出的发明的GaN芯片1000e的另外实施例的示意性表示，其中辅助栅极块510e包括增强模式低压HEMT。此外，在该实施例中，第二辅助晶体管(可以有利地是低压的)与辅助栅极块中的第一辅助晶体管并联连接，其中第一辅助晶体管的漏极端子16与第二辅助晶体管的漏极端子连接，而第一辅助晶体管的源极端子12与第二辅助晶体管的源极(栅极)端子连接。在该实施例中，在整个配置的关断期间的下拉网络为第二辅助晶体管。这类似于图27中所示的实施例，但使用了第二辅助晶体管而不是二极管。电流控制块530e包括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路520e包括阈值乘法器配置中的HEMT。
图30示出了所提出的发明的GaN芯片1000f的另外实施例的示意性表示，其中辅助栅极块510f包括增强模式低压HEMT。此外，在该实施例中，如图29的实施例中所述，第二辅助晶体管与第一辅助晶体管并联连接。电流控制块530f括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路520f包括阈值乘法器配置中的HEMT。在该实施例中，阈值乘法器还包括与阈值乘法器电路的分压器中的电阻器之一并联的电流源。当外部栅极端子上的电压信号较高时，电流源的包含提供在高压晶体管500的有源栅极上实现的钳位电压值中的温度稳定性。
图31示出了所提出的发明的GaN芯片1000j的另外实施例的示意性表示，其中辅助栅极块510j包括增强模式低压HEMT。电流控制块530j包括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路520j包括阈值乘法器配置中的HEMT，其类似于包括分压器和增强模式下拉HEMT的前述实施例。然而，在该实施例中，分压器顶部的电阻器——在前面的实施例中与增强模式下拉HEMT的漏极端子连接——备选地与在控制块的电流源中使用的耗尽模式HEMT的源极端子连接。
图32示出了所提出的发明的另外实施例的框图意性表示。在该实施例中，与图23所示的实施例相比，包括了一些附加的功能块。在该实施例中，与前述实施例一样，包括辅助栅极块、电流控制块和下拉电路块。还包括集成的有源米勒钳位器。
实施有源米勒钳位电路以在器件关断瞬态期间为有源器件栅极端子10提供附加的下拉网络。有源米勒钳位电路可以包括单片集成的米勒钳位晶体管570、逻辑逆变器560、外部栅极信号到逻辑信号转换器540和/或产生合适逆变器VDD轨的直流到直流块550。
如该实施例所示，晶体管570可以包括低压增强模式HEMT。逻辑逆变器560可以包括低压增强模式HEMT和电阻器(类似于图16所示的逆变器电路)。然而，这仅作为示例配置提供，并且可以使用其他逻辑逆变器设计来代替或除此之外还可以使用其他逻辑逆变器设计。逆变器中使用的增强模式器件可以在与有源高压晶体管相同的工艺步骤中形成。因此，可以施加到反相晶体管的栅极的电压信号的上限可以低于外部栅极信号。Vg到逻辑块540可以用于将外部栅极电压信号降低到适合与p-GaN技术增强模式HEMT一起使用的电压信号。
当逆变器的输出较高时，集成的米勒钳位晶体管可以将接近VDD的信号接收到其栅极端子。因此，如果可用的VDD轨高于集成的钳位电阻器可以承受的峰值栅极电压，则DC/DC步骤550可以集成到GaN芯片多块功率器件中以将VDD轨降低到期望的电平。
图33示出了所提出的发明的GaN芯片3000a的另外实施例的示意性表示，其中辅助栅极块610a包括耗尽模式低压HEMT。电流控制块630a包括电阻元件。下拉电路620a包括阈值乘法器配置中的HEMT。该实施例所示的GaN芯片多块功率器件的操作与图25所示的器件的以下操作类似：当外部电压信号超过预定的(通过设计的)电平时，在高压HEMT(主功率异质结晶体管)500的有源栅极端子(内部栅极端子)上实现钳位电压信号。与GaN芯片功率器件1000a相比，在该实施例中在辅助栅极块中使用耗尽模式晶体管在为GaN芯片功率器件3000a提供增加的阈值电压方面可能不那么有效。当有源栅极上的电位较高并且外部栅极端子处的电位较低时，由于耗尽模式晶体管中存在沟道，所以低压耗尽模式HEMT在提供关断路径作为器件的关断网络的一部分的方面可以更有效。
图34示出了所提出的发明的GaN芯片3000b的另外实施例的示意性表示，其中辅助栅极块610b包括耗尽模式低压HEMT。在该实施例中，第二辅助晶体管(其可以有利地是低压晶体管)与辅助栅极块中的第一辅助晶体管并联连接，其中第一辅助晶体管的漏极端子16与第二辅助晶体管的漏极端子连接，而第一辅助晶体管的源极端子12与第二辅助晶体管的源极(栅极)端子连接。在该实施例中，在高压晶体管500的关断期间，包括作为附加下拉网络的第二辅助晶体管。电流控制块630e包括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路620e包括阈值乘法器配置中的HEMT。
图35示出了所提出的发明的GaN芯片3000d的另外实施例的示意性表示，其中辅助栅极块610d包括耗尽模式低压HEMT。此外，在该实施例中，第二耗尽模式辅助晶体管(可以有利地是低压的)与辅助栅极块中的第一辅助晶体管并联连接，其中第一辅助晶体管的漏极端子16与辅助栅极块的漏极端子连接，而第一辅助晶体管的源极端子12与第二辅助晶体管的源极端子连接。第二辅助晶体管的栅极端子与高压晶体管500的源极端子连接。在该实施例中，在高压晶体管500的接通期间，包括作为附加电流路径的第二耗尽模式辅助晶体管。当外部栅极信号变高时，第二耗尽模式晶体管处于饱和模式并提供附加的传导路径用于对高压晶体管500的栅极-源极电容进行充电。当有源栅极端子的电压上升到高于第二耗尽模式晶体管的阈值电压时，该传导路径变得非常具有电阻性。电流控制块630e包括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路620e包括阈值乘法器配置中的HEMT。
图36示出了所提出的发明的GaN芯片5000b的另外实施例的示意性表示，其中辅助栅极块810b包括增强模式低压HEMT。电流控制块830b包括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路820b包括阈值乘法器配置中的HEMT，其包括分压器和下拉增强模式HEMT，其中分压器的中点与下拉HEMT的栅极端子连接。在该实施例中，分压器的顶部连接至有源栅极端子而不是前述实施例中的下拉增强模式HEMT的漏极。
在图37中，分压器的顶部连接至有源栅极端子，该分压器包括与前述实施例中所示的与电阻器串联的源极-栅极连接的多个E-HEMT821c。虽然图37示出了两个串联的HEMT，但是可以使用不同的数量。这些HEMT是一种用于在下拉增强模式HEMT开始工作之前调整有源栅极端子上需要达到的电压电平的可能方法。
图38示出了另一种用于在下拉增强模式HEMT开始工作之前调整有源栅极端子上需要达到的电压电平的方法。图38使用阈值乘法器配置821d中的附加HEMT。
图39示出了所提出的发明的GaN芯片6000a的另外实施例的示意性表示，其中辅助栅极块910a包括增强模式低压HEMT。电流控制块930a包括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路920a包括阈值乘法器配置中的HEMT，其包括分压器，其中分压器的中点与下拉HEMT(类似于前述实施例)的栅极端子连接。然而，在该实施例中，分压器连接至外部栅极端子而不是辅助晶体管的栅极端子。此外，在增强模式下拉HEMT的栅极和源极端子之间可以包括阈值乘法器配置中的另外HEMT。该附加的阈值乘法器用于限制下拉晶体管的栅极端子上的电压。该附加的阈值乘法器可以备选地使用一个或多个串联的二极管来实现。
图40示出了所提出的发明的GaN芯片6000b的另外实施例的示意性表示，其中辅助栅极块910b包括增强模式低压HEMT。电流控制块930b包括使用低压耗尽模式HEMT的电流源以及电阻器。下拉电路920b包括下拉增强模式HEMT，其栅极与分压器(类似于其他实施例)的输出连接。在该实施例中，分压器连接至外部栅极端子并且由电流源和阈值乘法器配置中的HEMT组成。电流源使用低压耗尽模式HEMT和电阻器来实现。分压器(分位器)的输出为附加低压HEMT的栅极。
在另外的实施例中，下拉HEMT的栅极可以优选地通过如上所述的VG到Vlogic调节器，由附加的外部信号来控制，或者下拉HEMT的栅极可以由集成在GaN器件上的附加电路的输出来控制，该附加电路提供诸如过电流保护、欠压锁定、电源电压过压保护、逻辑逆变器或其他的功能。
图41示出了本公开的另外实施例的包括辅助栅极结构的交错器件布局。该实施例的许多特征与图21所示的特征相似，因此具有相同的附图标记，即，有源栅极端子10、低压源极端子8、高压漏极端子9、第一附加端子16和第二附加端子12。该图示中还示出了源极焊盘金属18、漏极焊盘金属19和栅极焊盘金属20。然而，在该实施例中，与现有技术器件中直接与栅极指状部10接触的栅极焊盘金属20不同，它连接至辅助栅极端子16。交错结构中的栅极指状部直接连接至第二附加端子12。注意，在该布局中，与前述实施例中的横截面一样，隔离层存在于辅助栅极和有源器件中的2DEG之间。还示出了该器件中的附加操作块：辅助栅极块510、下拉电路块520、电流控制块530。可以使用互连金属层210进行不同块的连接。
图42示出了本公开的另外实施例的交错器件布局，其中辅助栅极和端子区位于源极焊盘金属下方。类似地，这些电路可以位于栅极焊盘或漏极焊盘(未示出)下方。该实施例的许多特征与图41中所示的特征相似，因此具有相同的附图标记，即，有源栅极端子10、低压源极端子8、高压漏极端子9、第一附加端子16、第二附加端子12、源极焊盘金属18、漏极焊盘金属19、栅极焊盘金属20、辅助栅极块510、下拉电路块520、电流控制块530、互连金属210。然而，在该实施例中，辅助栅极块、电流控制块和下拉电路块位于源极焊盘金属18下方。金属间通孔220可以在工艺中连接不同金属层处的块。与现有技术设计相比，将需要更少的附加晶片面积来包括附加块。注意，在该示出中，附加块位于源极焊盘金属下方，然而本公开旨在包括：附加块可以位于集成电路布局中存在的其他焊盘下方的设计。
图43示出了所提出的公开的另外实施例的框图，其中GaN芯片功率器件35的任何一个实施例位于半桥配置中，其中两个功率器件(高侧和低侧)的外部栅极连接至栅极驱动块，该栅极驱动块又连接至逻辑块。图中包括的不同组件和块可以是分立组件或被单片地连接。这展示了可能的单片集成36、37、38的不同示例，同时使用了辅助栅极的构思。
图44示出了所提出的公开的另外实施例的电路示意性表示，其中根据本公开的GaN芯片功率器件35以标准三相半桥配置进行连接。
应当理解，所有实施例的上述辅助晶体管可以是低压晶体管或高压晶体管。
还应当理解，诸如“顶部”和“底部”、“之上”和“之下”、“横向”和“竖直”、以及“下方”和“上方”、“前面”和“后面”、“下覆”等术语可以按照惯例在本说明书中使用，并且没有暗示器件整体的特定物理方向。
尽管如上阐述已在优选实施例方面说明了本公开，但是应该理解，这些实施例仅是说明性的，并且权利要求不限于这些实施例。鉴于本公开内容，本领域技术人员将能够进行修改和替换，这些修改和替换被认为落入所附权利要求的范围内。在本说明书中公开或示出的每一个特征，无论单独或者与本文公开或示出的任意其他特征进行任意合适组合，可包含在本公开中。
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