具体实施方式

以下结合附图及实施例对本发明进行进一步的详细说明。

本发明所述的增强型与耗尽型HEMT集成器件，通过在P型氮化物栅极层上沉积不同应力的介质，对P型氮化物栅极层下方的势垒层应力进行调控，改变其极化电场强度，最终实现P型氮化物栅增强型和耗尽型HEMT器件的单片集成。

本发明实现的原理为：一方面在增强型半导体器件上沉积压应力介质，使P型氮化物栅极层下方的势垒层受到平面双轴压应力，平面双轴压应力使得势垒层的压电极化方向与自发极化方向相反，晶格总极化强度减弱，P型氮化物栅极层下方异质结界面极化电荷密度减少，导带能级整体上移，沟道层和势垒层异质结界面处二维电子气的浓度减少，提升增强型器件的阈值电压；另一方面，在增强型半导体器件上沉积张应力介质，使P型氮化物栅极层下方的势垒层受到平面双轴张应力，平面双轴张应力使得势垒层的压电极化方向与自发极化方向相同，晶格总极化强度增强，P型氮化物栅极层下方异质结界面极化电荷密度增加，导带能级整体下移，沟道层和势垒层异质结界面处二维电子气的浓度增加，使器件阈值由正向负移至小于零，最终由增强型半导体器件转变为耗尽型半导体器件。

实施例1

一种增强型与耗尽型HEMT集成器件，如图1所示，包括衬底10、缓冲层11、沟道层、势垒层12、第一P型氮化物栅极层131、第二P型氮化物栅极层132，第一P型氮化物栅极层131与第二P型氮化物栅极层132间隔设置；第一P型氮化物栅极层131上设置第一栅极金属161，第二P型氮化物栅极层132上设置第二栅极金属162；第一P型氮化物栅极层131及其周边一定范围的区域定义为增强区域，第二P型氮化物栅极层132及其周边一定范围的区域定义为耗尽区域。增强区域通常包括第一P型氮化物栅极层131、第一栅极金属161以及周边一定范围等金属区域及无金属区域；耗尽区域通常包括第二P型氮化物栅极层132、第二栅极金属162以及周边一定范围等金属区域及无金属区域。增强区域覆盖压应力介质层20，并设置第一源极金属141、第一漏极金属151，形成增加型半导体器件；耗尽区域覆盖张应力介质层30，并设置第二源极金属142、第二漏极金属152，形成耗尽型半导体器件。

具体实施时，所述的单片集成电路包括衬底10、GaN缓冲层11、沟道层、AlGaN势垒层12、P型氮化物栅极层；其中，P型氮化物栅极层的材料为p-GaN、p-AlGaN、p-InGaN或p-InAlGaN；压应力介质层20的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合，张应力介质层30的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合。

压应力介质层20的厚度为30nm-1000nm，压应力介质层20的应力值为-250MPa～-3GPa；张应力介质层30的厚度为30nm-1000nm，张应力介质层30的应力值为200MPa～3GPa。

基于本发明的结构，增加型半导体器件的阈值电压为0.5V～2.5V，耗尽型半导体器件的阈值电压为-0.5V～-1V。

实施例2

本实施例提供一种增强型与耗尽型HEMT集成器件的制备方法，用于制备所述的单片集成电路(如实施例1记载的单片集成电路)，以先制备增强型半导体器件、再制备耗尽型半导体器件的制备方法为例，包括如下步骤：

1)在衬底10上制备氮化物外延结构，本实施例中，氮化物外延结构为P型氮化物HEMT外延结构，包括衬底10、GaN缓冲层11、沟道层、AlGaN势垒层12、P型氮化物栅极层；其中，衬底包括硅，氮化镓，碳化硅，蓝宝石等材料中的一种。

2)对P型氮化物层进行选择性蚀刻，形成第一P型氮化物栅极层131、第二P型氮化物栅极层132；本实施例中，通过光刻工艺定义增强型半导体器和耗尽型半导体器件的栅极图形，利用选择性刻蚀技术刻蚀掉多余的P型氮化物，形成增强型半导体器和耗尽型半导体器件的栅极图形，即第一P型氮化物栅极层131、第二P型氮化物栅极层132；具体实施时，可采用干法刻蚀(如ICP，RIE，ECR等方法)。其中，P型氮化物层的材料是p-GaN、p-AlGaN、p-InGaN或p-InAlGaN。

3)在第一P型氮化物栅极层131上制备第一栅极金属161，在第二P型氮化物栅极层132上制备第一栅极金属161；具体实施时，可采用蒸镀、溅射等方式进行制备，可采用的金属体系包括Ti、Al、Ni、Au或Ta等，以及包含所述的金属体系的合金或所述的金属体系的化合物。

第一P型氮化物栅极层131及其周边一定范围的区域定义为增强区域，第二P型氮化物栅极层132及其周边一定范围的区域定义为耗尽区域。

4)在氮化物外延结构的表面(整面)沉积压应力介质层20，压应力介质层20覆盖增强区域与耗尽区域。具体实施时，可使用PECVD、LPCVD等方法沉积压应力介质层20。经旋涂光刻胶，曝光，显影，使增强区域被光刻胶覆盖，耗尽区域暴露在外。采用干法刻蚀(如ICP，RIE)或湿法刻蚀工艺，选择性地去除覆盖耗尽区域的压应力介质层20。其中，压应力介质层20的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合；压应力介质层20的整体厚度为30nm-1000nm，应力值为-250MPa～-3GPa(“-”表示压应力)。

5)在氮化物外延结构的表面(整面)沉积张应力介质层30，张应力介质层30覆盖压应力介质层20、耗尽区域。具体实施时，可使用PECVD，LPCVD等方法沉积张应力介质层30。经旋涂光刻胶，曝光，显影，使耗尽区域被光刻胶覆盖，增强区域的压应力介质层20暴露在外。采用干法刻蚀(如ICP，RIE，ECR)或湿法刻蚀工艺，选择性去除覆盖压应力介质层20的张应力介质层30。其中，张应力介质层30的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合；张应力介质层30的整体厚度为30nm-1000nm，应力值为200MPa～3GPa。

6)在增强区域制备第一源极金属141、第一漏极金属151，形成增加型半导体器件；在耗尽区域制备第二源极金属142、第二漏极金属152，形成耗尽型半导体器件。具体地，在压应力介质层20分别开口，对开口位置，在压应力介质层20上分别制备第一源极金属141、第一漏极金属151；在张应力介质层30分别开口，对开口位置，在张应力介质层30上分别制备第二源极金属142、第二漏极金属152。

实施例3

本实施例与实施例2的区别在于，本实施例以先制备耗尽型半导体器件、再制备增强型半导体器件，对应的，本实施例的步骤4)、步骤5)分别如下：

4)在氮化物外延结构的表面(整面)沉积张应力介质层30，张应力介质层30覆盖增强区域与耗尽区域。具体实施时，可使用PECVD、LPCVD等方法沉积张应力介质层30。经旋涂光刻胶，曝光，显影，使耗尽区域被光刻胶覆盖，增强区域暴露在外。采用干法刻蚀(如ICP，RIE，ECR)或湿法刻蚀工艺，选择性地去除覆盖增强区域的张应力介质层30。其中，张应力介质层30的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合；张应力介质层30的整体厚度为30nm-1000nm，应力值为200MPa～3GPa。

5)在氮化物外延结构的表面(整面)沉积压应力介质层20，压应力介质层20覆盖张应力介质层30、增强区域。具体实施时，可使用PECVD等方法沉积张应力介质层30。经旋涂光刻胶，曝光，显影，使增强区域被光刻胶覆盖，耗尽区域的张应力介质层30暴露在外。采用干法刻蚀(如ICP，RIE)或湿法刻蚀工艺，选择性去除覆盖张应力介质层30的压应力介质层20。其中，压应力介质层20的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合；压应力介质层20的整体厚度为30nm-1000nm，应力值为-250MPa～-3GPa(“-”表示压应力)。

其他部分与实施例2相同。

实施例4

本实施例与实施例2、实施例3的区别在于，压应力介质层20与张应力介质层30的制备工艺不同，本实施例中，利用转换应力介质的应力特性，先沉积整面的压应力介质层20，再通过高温退火使压应力介质层20转换为张应力介质层30，再沉积压应力介质层20，进而获得不同区域的压应力介质层20与张应力介质层30的结合。相比实施例2、实施例3，本实施例的制备方法在工艺步骤与工艺窗口等方面，能够取得比实施例2、实施例3更优化的效果，即简化工艺步骤，工艺窗口精度要求较低。

具体地，本实施例所述的增强型与耗尽型HEMT集成器件的制备方法，包括如下步骤：

1)在衬底10上制备氮化物外延结构，本实施例中，氮化物外延结构为P型氮化物HEMT外延结构，包括衬底10、GaN缓冲层11、沟道层、AlGaN势垒层12、P型氮化物栅极层。

2)对P型氮化物层进行选择性蚀刻，形成第一P型氮化物栅极层131、第二P型氮化物栅极层132；本实施例中，通过光刻工艺定义增强型半导体器和耗尽型半导体器件的栅极图形，利用选择性刻蚀技术刻蚀掉多余的P型氮化物，形成增强型半导体器和耗尽型半导体器件的栅极图形，即第一P型氮化物栅极层131、第二P型氮化物栅极层132；具体实施时，可采用干法刻蚀(如ICP，RIE，ECR等方法)。其中，P型氮化物层的材料是p-GaN、p-AlGaN、p-InGaN或p-InAlGaN。

3)在第一P型氮化物栅极层131上制备第一栅极金属161，在第二P型氮化物栅极层132上制备第一栅极金属161；具体实施时，可采用蒸镀、溅射等方式进行制备，可采用的金属体系包括Ti、Al、Ni、Au或Ta等，以及包含所述的金属体系的合金或所述的金属体系的化合物。

第一P型氮化物栅极层131及其周边一定范围的区域定义为增强区域，第二P型氮化物栅极层132及其周边一定范围的区域定义为耗尽区域。

4)在氮化物外延结构的表面(整面)沉积压应力介质层20，压应力介质层20覆盖增强区域与耗尽区域。具体实施时，可使用PECVD、LPCVD等方法沉积压应力介质层20。

5)进行高温退火，使压应力介质层20转换成张应力介质层30；本实施例中，退火温度为700-1000℃，退火时间为1-5小时。其中，张应力介质层30的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合；张应力介质层30的整体厚度为30nm-1000nm，应力值为200MPa～3GPa。

6)采用刻蚀或其他去除方法，选择性地去除覆盖增强区域的张应力介质层30。

7)在氮化物外延结构的表面(整面)沉积压应力介质层20，压应力介质层20覆盖增强区域、张应力介质层30。其中，压应力介质层20的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合；压应力介质层20的整体厚度为30nm-1000nm，应力值为-250MPa～-3GPa(“-”表示压应力)。

8)采用刻蚀或其他去除方法，选择性地去除覆盖张应力介质层30的压应力介质层20。

9)在增强区域制备第一源极金属141、第一漏极金属151，形成增加型半导体器件；在耗尽区域制备第二源极金属142、第二漏极金属152，形成耗尽型半导体器件。具体地，在压应力介质层20分别开口，对开口位置，在压应力介质层20上分别制备第一源极金属141、第一漏极金属151；在张应力介质层30分别开口，对开口位置，在张应力介质层30上分别制备第二源极金属142、第二漏极金属152。

实施例5

本实施例与实施例4的区别在于，沉积张应力介质层30，将张应力介质层30转换为压应力介质层20，再沉积张应力介质层30，进而获得不同区域的压应力介质层20与张应力介质层30的结合。对应的，本实施例的步骤4)至步骤8)具体如下：

4)在氮化物外延结构的表面(整面)沉积张应力介质层30，张应力介质层30覆盖增强区域与耗尽区域。具体实施时，可使用PECVD、LPCVD等方法沉积张应力介质层30。

5)进行高温退火，使张应力介质层30转换成压应力介质层20；本实施例中，退火温度为700-1000℃，退火时间为1-5小时。其中，压应力介质层20的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合；压应力介质层20的整体厚度为30nm-1000nm，应力值为-250MPa～-3GPa(“-”表示压应力)。

6)采用刻蚀或其他去除方法，选择性地去除覆盖耗尽区域的压应力介质层20。

7)在氮化物外延结构的表面(整面)沉积张应力介质层30，张应力介质层30覆盖耗尽区域、压应力介质层20。其中，张应力介质层30的应力介质为氮化硅、氧化硅或氮氧化硅的一种或几种组合；张应力介质层30的整体厚度为30nm-1000nm，应力值为200MPa～3GPa。

8)采用刻蚀或其他去除方法，选择性地去除覆盖压应力介质层20的张应力介质层30。

其他部分与实施例4相同。

实施例6

如图2所示，本实施例与实施例1的区别在于，增强区域与耗尽区域覆盖不同种类的钝化层40，压应力介质层20与张应力介质层30分别对应增强区域与耗尽区域，覆盖于钝化层40上；避免当使用PECVD沉积压应力介质层20和张应力介质层30时，对非栅区域的AlGaN层造成损伤，引入大量表面态。

本实施例中，钝化层40的厚度小于压应力介质层20、张应力介质层30的厚度；钝化层40的压应力值低于压应力介质层20的应力值，钝化层40的张应力值低于张应力介质层30的应力值。钝化层40的应力值为-250MPa～150MPa；钝化层40的厚度小于20nm。钝化层40为氮化硅、氧化硅、氮化铝或氧化铝的一种或几种组合。

其他部分与实施例1相同。

实施例7

本实施例提供一种增强型与耗尽型HEMT集成器件的制备方法，用于制备所述的单片集成电路(如实施例6记载的单片集成电路)。本实施例与实施例2、实施例3、实施例4、实施例5基本相同。

对应钝化层40，相比实施例2、实施例3，本实施例在步骤3)与步骤4)之间，相比实施例4、实施例5，本实施例在步骤3)与步骤4)之间，还包括如下步骤：

在氮化物外延结构的表面(整面)沉积应力介质，形成钝化层40，钝化层40覆盖增强区域、耗尽区域。其中，增强区域与耗尽区域覆盖不同种类的钝化层40。具体实施时，可采用ALD、LPCVD、PECVD、PVD等薄膜生长工艺整面沉积一层低应力介质，即钝化层40。

本实施例中，钝化层40为氮化硅、氧化硅、氮化铝或氧化铝的一种或几种组合。钝化层40的厚度小于20nm，应力值为-250MPa～150MPa。

其他部分与实施例2、实施例3、实施例4、实施例5对应相同。

上述实施例仅是用来说明本发明，而并非用作对本发明的限定。只要是依据本发明的技术实质，对上述实施例进行变化、变型等都将落在本发明的权利要求的范围内。