具体实施方式

在下文中，将参考附图来详细描述本公开的实施例的各种示例。

图1图示了根据本公开的实施例的存储器系统100。

参考图1，存储器系统100可以包括存储数据的存储器装置110和控制存储器装置110的操作的存储器控制器120。

存储器装置110包括多个存储器块，并且响应于存储器控制器120的控制而执行操作。存储器装置110的操作可以包括读取操作、编程操作(也称为写入操作)、擦除操作等。

存储器装置110可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元(也简称为“单元”)。这样的存储器单元阵列可以存在于多个存储器块的每一个中。

存储器装置110可以包括DDR SDRAM(双倍数据速率同步动态随机存取存储器)、LPDDR4(低功率双倍数据速率4)SDRAM、GDDR(图形双倍数据速率)SDRAM、LPDDR(低功耗DDR)、RDRAM(Rambus动态随机存取存储器)、NAND闪存、3D NAND闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等中的任一个。

存储器装置110可以具有三维阵列结构。本公开的实施例不仅可以应用于其中电荷存储层由导电浮栅配置的闪存装置，而且可以应用于其中电荷存储层由电介质层配置的电荷陷阱闪存(CTF)存储器装置。

存储器装置110从存储器控制器120接收命令、地址等，并且访问存储器单元阵列中由地址选择的存储器区域。换言之，存储器装置110可以对由地址选择的存储器区域执行与命令相对应的操作。

例如，存储器装置110可以执行编程操作、读取操作和擦除操作。在编程操作中，存储器装置110可以将数据编程在由地址选择的存储器区域中。在读取操作中，存储器装置110可以从由地址选择的存储器区域读取数据。在擦除操作中，存储器装置110可以擦除由地址选择的存储器区域中存储的数据。

存储器控制器120可以控制针对存储器装置110的写入(编程)、读取、擦除和后台操作。例如，后台操作可以包括垃圾收集(GC)操作、损耗均衡(WL)操作、坏块管理(BBM)操作等中的一个或多个。

存储器控制器120可以响应于主机的请求来控制存储器装置110的操作。与此不同，不管主机的请求如何，存储器控制器120都可以控制存储器装置110的操作。

在实施例中，存储器控制器120和主机可以彼此分离。在另一实施例中，存储器控制器120和主机可以被集成到一个装置中。在下文中，为了便于说明，将假定存储器控制器120和主机彼此分离。

参考图1，存储器控制器120可以包括存储器接口122和控制电路123，并且可以进一步包括主机接口121。

主机接口121提供用于与主机通信的接口。

当从主机接收请求时，控制电路123可以通过主机接口121接收请求，然后可以执行对所接收的请求进行处理的操作。

存储器接口122与存储器装置110耦合并且提供用于与存储器装置110通信的接口。即，存储器接口122可以在控制电路123的控制下提供存储器装置110和存储器控制器120之间的接口。

控制电路123执行存储器控制器120的整体控制操作，从而控制存储器装置110的操作。为此，例如，控制电路123可以包括处理器124和工作存储器125，并且可以进一步包括检错和纠错(ECC)电路126。

处理器124可以控制存储器控制器120的整体控制操作并且可以执行逻辑计算。处理器124可以通过主机接口121与主机通信，并且可以通过存储器接口122与存储器装置110通信。

处理器124可以执行闪存转换层FTL的功能。处理器124可以通过闪存转换层FTL将由主机提供的逻辑块地址LBA转换为物理块地址PBA。闪存转换层FTL可以接收逻辑块地址LBA，并且使用映射表将所接收的逻辑块地址LBA转换为物理块地址PBA。

根据映射单位，存在闪存转换层FTL的多种地址映射方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。然而，实施例不限于此。

处理器124被配置为将从主机接收的数据随机化。例如，处理器124可以在编程操作中使用随机化种子来将从主机接收的数据随机化。经随机化的数据被提供给存储器装置110，并且被编程到存储器装置110的存储器单元阵列。

处理器124被配置为在读取操作中对从存储器装置110接收的数据进行去随机化。例如，处理器124可以使用去随机化种子来对从存储器装置110接收的数据进行去随机化。经去随机化的数据可以被输出到主机。

处理器124可以通过执行固件来控制存储器控制器120的操作。换言之，为了控制存储器控制器120的整体控制操作并执行逻辑计算，处理器124可以在引导时执行或驱动加载到工作存储器125的固件。

作为待在存储器系统100中执行的程序的固件可以包括各种功能层。

例如，固件可以包括闪存转换层FTL、主机接口层HIL、闪存接口层FIL等中的至少一个。闪存转换层FTL执行从主机向存储器系统100请求的逻辑地址和存储器装置110的物理地址之间的转换功能。主机接口层HIL用于对来自主机的请求进行分析并且将请求传送到闪存转换层FTL。闪存接口层FIL将从闪存转换层FTL指示的命令传送到存储器装置110。

例如，这样的固件可以被存储在存储器装置110中，然后被加载到工作存储器125。

工作存储器125可以存储驱动存储器控制器120所需的固件、程序代码、命令和数据。作为易失性存储器的工作存储器125可以包括SRAM(静态RAM)、DRAM(动态RAM)、SDRAM(同步DRAM)等中的至少一个。

检错和纠错(ECC)电路126可以被配置为检测目标数据的错误位并且使用纠错码来纠正所检测的错误位。在此，目标数据可以是工作存储器125中存储的数据、从存储器装置110读取的数据等。

ECC电路126可以使用纠错码对数据进行解码。ECC电路126可以包括各种代码解码器中的任一个。例如，用于执行非系统代码解码的解码器或用于执行系统代码解码的解码器可以被用于实现ECC电路126。

例如，ECC电路126可以以扇区为单位来检测每个读取数据的错误位。即，每个读取数据可以由多个扇区构成。扇区可以是小于页的数据单位，页是闪存的读取单位。构成每个读取数据的扇区可以通过地址彼此匹配。

ECC电路126可以计算误码率BER，并且可以以扇区为单位确定错误是否可纠正。例如，当误码率BER高于参考值时，ECC电路126可以确定对应的扇区不可纠正或是故障的扇区。另一方面，当误码率BER等于或小于参考值时，ECC电路126可以确定对应的扇区可纠正或是合格的扇区。

ECC电路126可以对所有读取的数据顺序地执行检错和纠错操作。当读取数据中包括的扇区可纠正时，ECC电路126可以省略针对下一读取数据的对应扇区的检错和纠错操作。当以此方式完成针对所有读取数据的检错和纠错操作时，ECC电路126可以检测最终被确定为不可纠正的扇区。可能存在被确定为不可纠正的一个或多个扇区。ECC电路126可以将关于被确定为不可纠正的一个或多个扇区的信息(例如，地址信息)传送到处理器124。

总线127可以被配置为在存储器控制器120的部件121、122、124、125和126之间提供信道。总线127可以包括例如用于传送各种控制信号、命令等的控制总线、用于传送各种数据的数据总线等。

存储器控制器120的上述部件121、122、124、125和126仅用于例示目的。可以省略存储器控制器120的上述部件121、122、124、125和126中的一些，或者存储器控制器120的上述部件121、122、124、125和126中一些可以被集成为一个。视情况而定，除了上述部件121、122、124、125和126之外，存储器控制器120还可以包括一个或多个其他部件。

在下文中，将参考图2来更详细地描述存储器装置110。

图2图示了根据本公开的实施例的图1的存储器装置110。

参考图2，存储器装置110可以包括存储器单元阵列210、地址解码器220、读取和写入电路230、控制逻辑240和电压发生电路250。

存储器单元阵列210可以包括多个存储器块BLK1至BLKz(z是2或更大的自然数)。

在多个存储器块BLK1至BLKz中，可以设置多个字线WL和多个位线BL，并且可以布置多个存储器单元MC。

多个存储器块BLK1至BLKz可以通过多个字线WL与地址解码器220耦合。多个存储器块BLK1至BLKz可以通过多个位线BL与读取和写入电路230耦合。

多个存储器块BLK1至BLKz中的每一个可以包括多个存储器单元MC。例如，多个存储器单元MC可以是非易失性存储器单元，并且非易失性存储器单元可以具有垂直沟道结构。

存储器单元阵列210可以具有二维结构或三维结构。

存储器单元阵列210中包括的多个存储器单元MC中的每一个可以存储至少1位数据。例如，存储器单元阵列210中包括的多个存储器单元MC中的每一个可以是存储1位数据的单级单元(SLC)。对于另一实例，存储器单元阵列210中包括的多个存储器单元MC中的每一个可以是存储2位数据的多级单元(MLC)。对于另一实例，存储器单元阵列210中包括的多个存储器单元MC中的每一个可以是存储3位数据的三级单元(TLC)。对于又一实例，存储器单元阵列210中包括的多个存储器单元MC中的每一个可以是存储4位数据的四级单元(QLC)。对于另一实例，存储器单元阵列210可以包括多个存储器单元MC，每个存储器单元存储5位或更多位的数据。

参考图2，地址解码器220、读取和写入电路230、控制逻辑240和电压发生电路250可以用作用于驱动存储器单元阵列210的外围电路。

地址解码器220可以通过多个字线WL耦合到存储器单元阵列210。

地址解码器220可以响应于控制逻辑240的控制而操作。

地址解码器220可以通过存储器装置110中的输入/输出缓冲器(未示出)来接收地址。地址解码器220可以对所接收的地址中的块地址进行解码。地址解码器220可以选择与经解码的块地址相对应的至少一个存储器块。

地址解码器220可以从电压发生电路250接收读取电压Vread和通过电压Vpass。

在读取电压施加操作中，地址解码器220可以将读取电压Vread施加到选定存储器块中的选定字线WL，并且将通过电压Vpass施加到选定存储器块中其余的未选定字线WL。

在编程验证操作中，地址解码器220可以将由电压发生电路250生成的验证电压施加到选定存储器块中的选定字线WL，并且将通过电压Vpass施加到选定存储器块中其余的未选定字线WL。

地址解码器220可以被配置为对所接收的地址中的列地址进行解码。地址解码器220可以将经解码的列地址发送到读取和写入电路230。

存储器装置110的读取操作和编程操作可以以页为单位来被执行。在请求读取操作或编程操作时接收的地址可以包括块地址、行地址和列地址中的至少一个。

地址解码器220可以分别基于块地址和行地址来选择一个存储器块和一个字线。列地址可以由地址解码器220解码，并且被提供给读取和写入电路230。

地址解码器220可以包括块解码器、行解码器、列解码器和地址缓冲器中的至少一个。

读取和写入电路230可以包括多个页缓冲器PB。读取和写入电路230可以在存储器单元阵列210的读取操作中用作读取电路，并且可以在存储器单元阵列210的写入操作中用作写入电路。

上述读取和写入电路230也可以被称为页缓冲器电路或数据寄存器电路，其包括多个页缓冲器PB。读取和写入电路230可以包括负责数据处理功能的数据缓冲器，并且还可以包括负责高速缓存功能的高速缓存缓冲器。

多个页缓冲器PB可以通过多个位线BL耦合到存储器单元阵列210。多个页缓冲器PB可以在读取操作和编程验证操作中向与存储器单元耦合的位线BL连续地供应感测电流来感测存储器单元的阈值电压Vth，并且可以根据所选择的存储器单元的编程状态，通过感测流过感测节点的电流量的变化来将感测数据锁存。

读取和写入电路230可以响应于从控制逻辑240输出的页缓冲器控制信号进行操作。

在读取操作中，读取和写入电路230临时存储读取数据，并且将所存储的读取数据输出到存储器装置110的输入/输出缓冲器。在实施例中，读取和写入电路230可以包括除了多个页缓冲器PB(或页寄存器)之外的列选择电路。

控制逻辑240可以与地址解码器220、读取和写入电路230以及电压发生电路250耦合。控制逻辑240可以通过存储器装置110的输入/输出缓冲器来接收命令CMD和控制信号CTRL。

控制逻辑240可以响应于控制信号CTRL来控制存储器装置110的整体操作。控制逻辑240可以输出用于调整多个页缓冲器PB的感测节点的预充电电位水平的控制信号。

控制逻辑240可以控制读取和写入电路230来执行存储器单元阵列210的读取操作。电压发生电路250可以响应于由控制逻辑240提供的控制信号而生成在读取操作中使用的读取电压Vread和通过电压Vpass。

图3图示了根据本公开的实施例的图2所示的存储器装置110的存储器块BLK。

参考图3，存储器块BLK可以包括多个页PG和多个串STR。

多个页PG对应于多个字线WL，并且多个串STR对应于多个位线BL。

在存储器块BLK中，多个字线WL和多个位线BL可以设置为彼此交叉。例如，多个字线WL中的每一个可以在行方向上延伸，并且多个位线BL中的每一个可以在列方向上延伸。对于另一示例，多个字线WL中的每一个可以在列方向上延伸，并且多个位线BL中的每一个可以在行方向上延伸。

当多个字线WL和多个位线BL彼此交叉时，可以在多个字线WL和多个位线BL的交叉处设置多个存储器单元MC。

存储器单元MC中的每一个可以包括晶体管TR。晶体管TR可以包括漏极、源极和栅极。晶体管TR的漏极(或源极)可以直接地或经由另一晶体管与对应的位线BL耦合。晶体管TR的源极(或漏极)可以直接或经由另一晶体管与源极线耦合。源极线可以接地。晶体管TR的栅极可以包括浮置栅极FG和控制栅极CG。浮置栅极FG可以被电介质层包围，并且通过字线WL提供的栅极电压可以被施加到控制栅极CG。

在图2所示的多个存储器块BLK1至BLKz的每一个中，第一选择线(也称为源极选择线(或漏极选择线))可以附加地设置在两个最外字线之间更靠近读取和写入电路230的第一最外字线的外部，并且第二选择线(也称为漏极选择线(或源极选择线))可以附加地设置在两个最外字线之间的第二最外字线的外部。

另外，至少一个第一虚设字线可以设置在第一最外字线和第一选择线之间。至少一个第二虚设字线可以设置在第二最外字线和第二选择线之间。

当存储器装置110具有图3所示的存储器块结构时，可以以页为单位来执行读取操作和编程操作(写入操作)，并且可以以存储器块为单位来执行擦除操作。

图4图示了根据本公开的实施例的图2所示的存储器装置110的字线WL和位线BL的结构。

参考图4，存储器装置110可以包括核心区域和辅助区域。存储器单元MC设置在核心区域中，并且辅助区域对应于存储器装置110中除核心区域之外的其余区域。在核心区域中，设置了多个页PG和多个串STR。

参考图4，多个字线WL1至WL9和多个位线BL被布置为彼此交叉。多个字线WL1至WL9可以与行解码器410耦合，并且多个位线BL可以与列解码器420耦合。与图2的读取和写入电路230相对应的数据寄存器430可以被设置在多个位线BL和列解码器420之间。

例如，如图4所示，多个字线WL1至WL9可以分别对应于多个页PG。与此不同，如果多个字线WL1至WL9中的每一个的尺寸较大，则多个字线WL1至WL9中的每一个可以对应于至少两个或更多个(例如，两个或四个)页PG。页PG是执行编程操作和读取操作的最小单位。可以对同一页PG中的所有存储器单元MC同时执行编程操作和读取操作。

多个位线BL可以包括奇数位线BL和偶数位线BL。

为了访问目标存储器单元MC，可以经由输入/输出端子，通过行解码器410和列解码器420将地址输入到核心区域中，并且地址可以指定目标存储器单元MC。指定目标存储器单元MC是指访问位于与行解码器410耦合的字线WL1至WL9以及与列解码器420耦合的位线BL彼此交叉的位置处的目标存储器单元MC，以便将数据编程到目标存储器单元MC，或者从目标存储器单元MC读出编程的数据。

在第一方向(例如，X轴方向)上延伸的页PG由被称为字线WL的公共线束缚(耦合)，并且在第二方向(例如，Y轴方向)上延伸的串STR由被称为位线BL的公共线束缚(耦合)。共同束缚是指对应存储器单元MC通过相同的材料层在结构上彼此耦合，并且相同的电压通过相同的材料层同时施加到存储器单元MC。尽管向其施加相同的电压，但是在串联连接到相同材料层的存储器单元MC之中，位于中间位置处的存储器单元MC或位于最后位置处的存储器单元MC可能会受到其先前存储器单元MC中的电压降的影响。因此，施加到串联连接到相同材料层的存储器单元MC之中的第一存储器单元MC和最后存储器单元MC的电压可能彼此略有不同。

由于在存储器装置110的所有数据处理操作中经由数据寄存器430对数据进行编程和读取，因此数据寄存器430在存储器装置110中起关键作用。因此，当数据寄存器430中的数据处理被延迟时，存储器装置110中的所有其他部件需要保持其操作，直到数据寄存器430完成数据处理。结果，当数据寄存器430的性能劣化时，存储器装置110的整体性能可能劣化。

参考图4，一个串STR包括与多个字线WL1至WL9分别耦合的多个晶体管TR1至TR9。存在多个晶体管TR1至TR9的区域对应于对应串STR中的存储器单元MC。如上面参考图3所述，多个晶体管TR1至TR9中的每一个包括控制栅极CG和浮置栅极F。

多个字线WL1至WL9包括分别设置为更靠近串STR的两个端部的第一最外字线WL1和第二最外字线WL9。第一选择线DSL可以设置在第一最外字线WL1的外部，并且第二选择线SSL可以设置在第二最外字线WL9的外部。在串STR的信号路径中，数据寄存器430比第二最外字线WL9更靠近第一最外字线WL1。

第一选择晶体管D-TR包括与第一选择线DSL耦合的栅极电极，但是不包括浮置栅极FG。第二选择晶体管S-TR包括与第二选择线SSL耦合的栅极电极，但是不包括浮置栅极FG。

第一选择晶体管D-TR用作导通或关断对应串STR和数据寄存器430之间的耦合的开关。第二选择晶体管S-TR用作导通或关断对应串STR和源极线SL之间的耦合的开关。即，第一选择晶体管D-TR和第二选择晶体管S-TR位于对应串STR的两个端部处，并且用作将信号耦合和去耦合的网守。

在编程操作中，为了将电子填充到待被编程的位线BL的目标存储器单元MC中，存储器系统100通过将所设置的导通电压Vcc施加到第一选择晶体管D-TR的栅极电极来导通第一选择晶体管D-TR，并且通过将所设置的关断电压(例如，0V)施加到第二选择晶体管S-TR的栅极电极来关断第二选择晶体管S-TR。

在读取操作或验证操作中，存储器系统100导通第一选择晶体管D-TR和第二选择晶体管S-TR两者。因此，可以通过对应串STR将电流放电到与接地相对应的源极线SL，从而可以测量位线BL的电压水平。然而，在读取操作中，由于第一选择晶体管D-TR和第二选择晶体管S-TR位于对应串STR的两个端部处，第一选择晶体管D-TR和第二选择晶体管S-TR的导通-关断定时之间可能存在时间差。

在擦除操作中，存储器系统100可以通过源极线SL向衬底提供设定电压(例如，+20V)。在擦除操作中，存储器系统100将第一选择晶体管D-TR和第二选择晶体管S-TR两者浮置，从而提供无限电阻。因此，存储器系统100被构造为使得第一选择晶体管D-TR和第二选择晶体管S-TR不起作用，并且电子可以仅在浮置栅极FG和衬底之间由于电势差而操作。

图5图示了根据本公开的实施例的图1所示的存储器系统100中加载状态检查延迟信息的操作。

参考图5，存储器系统100中包括的存储器装置110可以包括多个存储器管芯DIE_1、DIE_2、DIE_3和DIE_4，每个存储器管芯包括多个存储器块BLK。图5图示了包括四个存储器管芯DIE_1、DIE_2、DIE_3和DIE_4的存储器装置110。然而，存储器装置110中包括的存储器管芯的数目不限于此。

存储器系统100中包括的存储器控制器120可以从存储器装置110加载针对多个存储器管芯DIE_1、DIE_2、DIE_3和DIE_4中的每一个的状态检查延迟信息SCD_INF。

状态检查延迟信息SCD_INF指示状态检查延迟，状态检查延迟与当存储器控制器120指示存储器装置110在对应存储器管芯中包括的存储器块上执行编程操作时以及当存储器控制器120向存储器装置110发送用于检查针对对应存储器块的编程操作是否完成的状态检查命令时之间的时间差相对应。

状态检查命令用于在存储器装置110执行编程操作时指示存储器装置110执行检查编程操作是否完成的操作。

当作为检查存储器装置110的状态的结果确定编程操作未完成时，存储器控制器120可以再次向存储器装置110发送状态检查命令来检查编程操作是否完成。

例如，如果针对特定存储器管芯的状态检查延迟信息是10ms，则在指示存储器装置110对特定存储器管芯中包括的存储器块执行编程操作之后10ms结束时，存储器控制器120可以将状态检查命令发送到存储器装置110。

存储器控制器120给予存储器装置110时间延迟(其被设置为从当存储器控制器120指示存储器装置110执行编程操作时到当存储器控制器120向存储器装置110发送状态检查命令时)的原因是在处理针对特定存储器管芯的状态检查命令的过程中，存储器装置110占用了信道，无法针对共享该信道的另一存储器管芯执行读取/编程操作。特别地，尽管存储器控制器120可以以交错方式从配置有不同存储器管芯中包括的存储器块的超级存储器块中读取数据/向其中编程数据，如果由于针对特定存储器管芯的状态检查命令的处理而无法执行针对另一存储器管芯的读取/编程操作，则存储器系统100的读取/编程性能可能劣化。

因此，存储器控制器120可以设置直到将状态检查命令发送到存储器装置110的时间延迟，使得在执行针对特定存储器管芯的编程操作时，可以执行针对另一存储器管芯的读取/编程操作。

存储器控制器120可以在引导时从存储器装置110加载状态检查延迟信息SCD_INF。状态检查延迟信息SCD_INF可以被存储在存储器装置110中包括的一些存储器块中。

从存储器装置110加载的状态检查延迟信息SCD_INF可以被存储在存储器控制器120中包括的工作存储器125中。

存储器控制器120可以基于状态检查延迟信息SCD_INF来确定将状态检查命令发送到存储器装置110的时间点。

参考图5，当存储器装置110包括四个存储器管芯DIE_1至DIE_4时，状态检查延迟信息SCD_INF可以包括：i)指示针对存储器管芯DIE_1的状态检查延迟的第一管芯状态检查延迟信息SCD_INF_DIE_1、ii)指示针对存储器管芯DIE_2的状态检查延迟的第二管芯状态检查延迟信息SCD_INF_DIE_2、iii)指示针对存储器管芯DIE_3的状态检查延迟的第三管芯状态检查延迟信息SCD_INF_DIE_3、以及iv)指示针对存储器管芯DIE_4的状态检查延迟的第四管芯状态检查延迟信息SCD_INF_DIE_4。

例如，假设第一管芯状态检查延迟信息SCD_INF_DIE_1为10ms，并且第二管芯状态检查延迟信息SCD_INF_DIE_2为15ms。在这种情况下，当对存储器管芯DIE_1中包括的存储器块执行第一编程操作时，当在第一编程操作开始之后10ms结束时，存储器控制器120可以向存储器装置110发送状态检查命令。此外，当对存储器管芯DIE_2中包括的存储器块执行第二编程操作时，当在第二编程操作开始之后15ms结束时，存储器控制器120可以向存储器装置110发送状态检查命令。

当存储器控制器120针对存储器管芯DIE_1中包括的存储器块和存储器管芯DIE_2中包括的存储器块并行地执行第一编程操作和第二编程操作时，存储器控制器120可以在第一编程操作和第二编程操作开始之后10ms(10ms和15ms中的较小值)结束或者15ms(10ms和15ms中的较大值)结束时，将状态检查命令发送至存储器装置110。

存储器控制器120基于上述状态检查延迟信息SCD_INF来确定向存储器装置110发送状态检查命令的时间点的原因如下。

将给定数目的数据编程到存储器管芯中所需的时间可以被定义为针对存储器管芯的编程时间。由于在将数据编程到存储器管芯时，存储器管芯处于繁忙状态，编程时间也可以被称为存储器管芯的繁忙时间，并且其含义不受其名称的限制。由于针对每个存储器管芯的编程时间可以根据每个存储器管芯的特性(例如，随时间的劣化、温度、每个字线的特性等)而变化，因此可能难以预测编程时间。

如果在对特定存储器管芯开始编程操作之后、在针对特定存储器管芯的编程时间经过之前，存储器控制器120向存储器装置110发送状态检查命令，则状态检查命令可能占用信道，并且如上所述，这可能干扰针对另一存储器管芯的读取/编程操作。

另一方面，如果在针对特定存储器管芯的编程时间经过之后，存储器控制器120将状态检查命令发送到存储器装置110，则即使针对特定存储器管芯的编程操作完成，针对特定存储器管芯的状态检查操作也可能被延迟执行。结果，针对特定存储器管芯的下一操作(例如，读取/编程操作)可能被延迟。

因此，为了将由于过早或过晚向存储器装置110发送状态检查命令(即，在不适当的时间点向存储器装置110发送状态检查命令)而导致的性能劣化最小化，存储器控制器120可以基于上述状态检查延迟信息SCD_INF来优化将状态检查命令发送到存储器装置110的时间点。

同时，加载到存储器控制器120的状态检查延迟信息SCD_INF可以随着时间的流逝而更新，而不是保持为固定值。这是因为随着时间的流逝重复执行读取/编程/擦除操作，存储器装置110中包括的存储器管芯的操作特性可能劣化，或者可能因外部条件(例如，温度)而变化。因此，为了反映存储器管芯在编程操作中的操作特性的这种变化，存储器控制器120可以更新状态检查延迟信息SCD_INF。

在下文中，将描述存储器控制器120更新状态检查延迟信息SCD_INF的时间点。

图6图示了根据本公开的实施例的在图1所示的存储器系统100中更新状态检查延迟信息SCD_INF的时间点。

参考图6，存储器系统100中包括的存储器控制器120可以在存储器装置110处于空闲状态时更新状态检查延迟信息SCD_INF。

当存储器装置110处于空闲状态时，存储器装置110不执行由主机请求的操作(例如，读取/编程/擦除操作)和由存储器控制器120触发的后台操作(例如，GC、RR、或WL)中的任一个。

由于在存储器装置110处于空闲状态时存储器控制器120更新了状态检查延迟信息SCD_INF，可以防止在存储器装置110执行读取/编程/擦除操作或后台操作时发生的性能劣化。当在存储器装置110执行读取/编程/擦除操作或后台操作时更新状态检查延迟信息SCD_INF时，可能发生性能劣化。

在下文中，将描述存储器控制器120更新状态检查延迟信息SCD_INF的方法。

图7图示了根据本公开的实施例的图1所示的存储器系统100中用于更新状态检查延迟信息SCD_INF的目标存储器块。

参考图7，存储器控制器120可以测量针对存储器装置110中包括的存储器块BLK之中的目标存储器块TGT_BLK的编程时间tPROG，并且可以使用所测量的编程时间tPROG来更新存储器控制器120中存储的状态检查延迟信息SCD_INF。

存储器控制器120可以使用各种方法在存储器装置110中包括的存储器块BLK之中选择目标存储器块TGT_BLK。

例如，存储器控制器120可以随机选择存储器装置110中包括的存储器块BLK之一作为目标存储器块TGT_BLK。

例如，存储器控制器120可以在存储器装置110中包括的存储器块BLK之中选择一个空闲存储器块作为目标存储器块TGT_BLK。空闲存储器块是在对存储器块完成擦除操作之后仍未对其编程有效数据的存储器块。

存储器控制器120在空闲存储器块之中选择目标存储器块TGT_BLK的原因是因为存储器控制器120可以编程任意数据(例如，虚设数据)以测量目标存储器块TGT_BLK的编程时间tPROG，然后从目标存储器块TGT_BLK中擦除任意数据。为了测量编程时间tPROG的目的而被编程到目标存储器块TGT_BLK的任意数据应被删除而不应被主机访问，因为任意数据不是由主机请求编程的数据。

如果将任意数据编程到其中存储了有效数据的目标存储器块TGT_BLK，然后擦除目标存储器块TGT_BLK中存储的数据，则目标存储器块TGT_BLK中存储的有效数据可能丢失。因此，存储器控制器120可以选择没有存储有效数据的空闲存储器块之一作为目标存储器块TGT_BLK。

状态检查延迟信息SCD_INF中待被更新的部分可以根据其中包括目标存储器块TGT_BLK的存储器管芯而变化。

例如，如图7所示，当目标存储器块TGT_BLK被包括在存储器管芯DIE_1中时，存储器控制器120可以测量目标存储器块TGT_BLK的编程时间tPROG，并且可以更新状态检查延迟信息SCD_INF中的指示针对存储器管芯DIE_1的状态检查延迟的第一管芯状态检查延迟信息SCD_INF_DIE_1。

与此不同，如果目标存储器块TGT_BLK被包括在存储器管芯DIE_2中，则存储器控制器120可以测量目标存储器块TGT_BLK的编程时间tPROG，并且可以更新状态检查延迟信息SCD_INF中的指示针对存储器管芯DIE_2的状态检查延迟的第二管芯状态检查延迟信息SCD_INF_DIE_2。

图8图示了根据本公开的实施例的图1所示的存储器系统100中测量目标存储器块TGT_BLK的编程时间的操作。

参考图8，存储器控制器120向存储器装置110发送虚设命令DUMMY_CMD来测量目标存储器块TGT_BLK的编程时间tPROG。

虚设命令DUMMY_CMD是指示存储器装置110执行将虚设数据编程到存储器装置110的目标存储器块TGT_BLK的操作的命令。虚设数据仅用于测量目标存储器块TGT_BLK的编程时间tPROG的目的，并且因此不被主机访问。虚设命令DUMMY_CMD也可以被称为训练命令或测量命令，并且其含义不受其名称的限制。

虚设数据的大小可以被设置为等于或小于可以在与一个字线耦合的存储器单元中存储的数据的大小。虚设数据的大小被设置为较小，使得当存储器装置110在处理虚设命令DUMMY_CMD时从主机接收请求时，存储器装置110快速处理由主机请求的操作(例如，读取/编程/擦除操作)。

例如，可以通过仅在一个字线中对虚设数据进行编程来测量目标存储器块TGT_BLK的编程时间tPROG。在另一示例中，可以通过将虚设数据编程到多个字线中的每个字线来测量目标存储器块TGT_BLK的编程时间tPROG。在后一种情况下，目标存储器块TGT_BLK的编程时间tPROG可以被确定为与多个字线相对应的测量值的平均值、最大值或最小值。

例如，当假设与字线0相对应的虚设数据的编程时间为5ms，与字线1相对应的虚设数据的编程时间为4ms，并且与字线2相对应的虚设数据的编程时间为是6ms时，目标存储器块TGT_BLK的编程时间tPROG可以被确定为4ms、5ms和6ms中的最小值4ms。

图9图示了根据本公开的实施例的图1所示的存储器系统100中测量目标存储器块TGT_BLK的编程时间的方法。

参考图9，在响应于虚设命令DUMMY_CMD而开始针对虚设数据的编程操作之后，存储器控制器120在每个预设时间(例如，1ms)检查由虚设命令DUMMY_CMD指示的编程操作是否完成，以便测量目标存储器块TGT_BLK的编程时间。在图9中，步骤1至步骤6分别表示在开始针对虚设数据的编程操作之后检查的预设时间的编号。

参考图9，存储器控制器120可以在步骤5处检查到针对虚设数据的编程操作尚未完成，并且可以在步骤6处检查到针对虚设数据的编程操作完成。因此，在六个预设时间结束之后，存储器控制器120可以确定由虚设命令DUMMY_CMD指示的编程操作完成。

在这种情况下，在实际完成针对虚设数据的编程操作的时间点OPT_TIME与由存储器控制器120确定目标存储器块TGT_BLK的编程时间的时间点MSR_TIME之间可能存在微小的间隙。

可以以各种方式来设置测量目标存储器块TGT_BLK的编程时间的时间点。如上所述，在实施例中，当发生预设的特定事件(例如，针对虚设数据的编程操作的完成)时，存储器控制器120可以测量目标存储器块TGT_BLK的编程时间。

在另一实施例中，存储器控制器120可以定期地测量目标存储器块TGT_BLK的编程时间。在下文中，将描述存储器控制器120定期地测量目标存储器块TGT_BLK的编程时间的情况。

图10图示了根据本公开的实施例的图1所示的存储器系统100中用于测量目标存储器块TGT_BLK的编程时间tPROG的测量周期。

参考图10，存储器控制器120可以在每个设置的测量周期MSR_PERIOD测量目标存储器块TGT_BLK的编程时间tPROG。

测量周期MSR_PERIOD可以是固定值，但是可以随时间改变。

这是因为，在存储器装置110中包括的每个存储器管芯的操作特性随时间的流逝而变化时，如果存储器控制器120在不考虑操作特性的这样的变化的情况下以固定的测量周期来测量目标存储器块TGT_BLK的编程时间tPROG，则目标存储器块TGT_BLK的劣化可能加速，这可能影响存储器系统100的整体可靠性。

另外，这是因为即使在存储器装置110需要快速处理由主机请求的操作的情况下，如果存储器控制器120以固定的测量周期来测量目标存储器块TGT_BLK的编程时间tPROG，则由主机请求的操作的处理速度可能减慢，这可能降低存储器系统100的整体吞吐量。

在下文中，将描述改变上述测量周期的一个示例。

图11图示了根据本公开的实施例的图1所示的存储器系统100中测量周期根据编程/擦除(P/E)循环计数的变化。

针对存储器块的编程/擦除循环计数指示将数据编程到存储器块以及然后擦除数据以重新编程另一数据的编程/擦除操作已对存储器块被执行的次数。

参考图11，当目标存储器块TGT_BLK的编程/擦除循环计数为10时的测量周期MSR_PERIOD_1比当目标存储器块TGT_BLK的编程/擦除循环计数为20时的测量周期MSR_PERIOD_2更短。换言之，随着目标存储器块TGT_BLK的编程/擦除循环计数增加，用于测量目标存储器块TGT_BLK的编程时间的测量周期MSR_PERIOD变长。

随着目标存储器块TGT_BLK的编程/擦除循环计数增加，用于测量目标存储器块TGT_BLK的编程时间的测量周期MSR_PERIOD变长的原因如下。

如上所述，存储器控制器120将虚设数据编程到目标存储器块TGT_BLK来测量目标存储器块TGT_BLK的编程时间，然后从目标存储器块TGT_BLK擦除虚设数据。

当目标存储器块TGT_BLK的编程/擦除循环计数具有较高的值时，这意味着目标存储器块TGT_BLK已被编程/擦除很多，因此发射性能劣化。因此，随着将虚设数据编程到目标存储器块TGT_BLK以测量目标存储器块TGT_BLK的编程时间以及然后擦除目标存储器块TGT_BLK的操作重复，加速了目标存储器块TGT_BLK的性能劣化。因此，用于测量目标存储器块TGT_BLK的编程时间的测量周期MSR_PERIOD应当更长，以减慢目标存储器块TGT_BLK的性能劣化。

存储器控制器120可以基于针对在每个测量周期测量的目标存储器块TGT_BLK的编程时间的加权移动平均值来更新状态检查延迟信息SCD_INF。

获得加权移动平均值的方法利用相对于旧数据的优先级来反映经平均的最新数据。例如，可以通过以下等式来获得加权移动平均值。

【等式】

f(n+1)＝f(n)+((cur_val)-f(n))*(weight),

其中f(n)表示在第n测量时间计算的先前平均值，f(n+1)表示在第(n+1)测量时间计算的当前平均值，cur_val表示最新数据，并且weight表示应用于最新数据的权重。

例如，当假设f(n)＝1，cur_val＝2，weight＝0.5时，f(n+1)＝1+(2-1)*(0.5)＝1.5。

在下文中，将描述使用获得加权移动平均值的上述方法来更新状态检查延迟信息SCD_INF的一个示例。

假设先前由存储器控制器120计算的针对目标存储器块TGT_BLK的编程时间的加权移动平均值是10ms。另外，假设目标存储器块TGT_BLK被包括在存储器装置110中包括的存储器管芯DIE_1中。此外，假设当计算加权移动平均值时施加的权重为0.5。

此时，假设最新数据(即，由存储器控制器120当前测量的针对目标存储器块TGT_BLK的编程时间)为15ms。在这种情况下，针对目标存储器块TGT_BLK的编程时间的加权移动平均值从10ms变为10+(15-10)*(0.5)＝12.5ms。

此后，假设在经过测量周期MSR_PERIOD之后，最新数据(即，由存储器控制器120再次测量的针对目标存储器块TGT_BLK的编程时间)为14.5ms。在这种情况下，针对目标存储器块TGT_BLK的编程时间的加权移动平均值从12.5ms变为12.5+(14.5-12.5)*(0.5)＝13.5ms。

存储器控制器120可以基于13.5ms(即，针对目标存储器块TGT_BLK的编程时间的加权移动平均值的最新值)来更新状态检查延迟信息SCD_INF。存储器控制器120可以将状态检查延迟信息SCD_INF更新为通过添加设定余量值而获得的值，其中设定余量值可以是0或更大。

例如，假设设定余量值为0.5ms，则存储器控制器120可以将针对存储器管芯DIE_1的状态检查延迟信息SCD_INF_DIE_1更新为13.5+0.5＝14ms。

图12图示了根据本公开的实施例的图1所示的存储器系统100中基于状态检查延迟信息SCD_INF来确定将状态检查命令发送到存储器装置110的时间点的操作。

存储器控制器120可以基于针对存储器装置110中的多个存储器管芯的状态检查延迟信息SCD_INF的最小值来确定将状态检查命令发送到存储器装置110的时间点。

参考图12，存储器控制器120可以基于存储器管芯DIE_2的状态检查延迟信息SCD_INF_DIE_2来确定将状态检查命令发送到存储器装置110的时间点，状态检查延迟信息SCD_INF_DIE_2作为分别针对四个存储器管芯DIE_1、DIE_2、DIE_3和DIE_4的状态检查延迟信息SCD_INF_DIE_1、SCD_INF_DIE_2、SCD_INF_DIE_3和SCD_INF_DIE_4之中的最小值。

存储器控制器120基于状态检查延迟信息SCD_INF的最小值来确定将状态检查命令发送到存储器装置110的时间点的原因是，通过在编程操作已完成之后尽快处理针对存储器管芯的状态检查命令，来针对已完成编程操作的存储器管芯执行后续操作，而没有任何延迟。

例如，假设四个存储器管芯DIE_1、DIE_2、DIE_3和DIE_4的状态检查延迟信息SCD_INF_DIE_1、SCD_INF_DIE_2、SCD_INF_DIE_3和SCD_INF_DIE_4分别是15ms、10ms、20ms和30ms。

当假设存储器控制器120通过使用15ms而不是状态检查延迟信息SCD_INF_DIE_1、SCD_INF_DIE_2、SCD_INF_DIE_3和SCD_INF_DIE_4之中的最小值10ms来确定将状态检查命令发送到存储器装置110的时间点时，在开始将数据并行地编程到四个存储器管芯DIE_1、DIE_2、DIE_3和DIE_4的操作之后的15ms结束时，存储器控制器120发送状态检查命令。

在这种情况下，在开始编程操作之后的10ms结束时，存储器管芯DIE_2完成编程操作，然后存储器管芯DIE_2处于空闲状态达15-10＝5ms，直到向其发送状态检查命令。因此，出现的问题在于，针对存储器管芯DIE_2的后续操作(例如，读取/编程/擦除)被延迟了5ms。

因此，为了解决上述问题，在将数据并行地编程到四个存储器管芯DIE_1、DIE_2、DIE_3和DIE_4的操作开始之后的10ms结束时，存储器控制器120发送状态检查命令，使得可以在无延迟的情况下，执行针对存储器管芯DIE_2的后续操作。

图13是图示了根据本公开的实施例的操作图1中所示的存储器控制器120的方法的流程图。

参考图13，在S1310处，存储器控制器120可以从存储器装置110加载存储器装置110中包括的多个存储器管芯中的每个存储器管芯的状态检查延迟信息SCD_INF。

在S1320处，存储器控制器120可以基于状态检查延迟信息SCD_INF来确定向存储器装置110发送状态检查命令的时间点。当在存储器装置110上执行编程操作时，状态检查命令指示存储器装置110执行检查编程操作是否完成的操作。

在S1330处，在存储器装置110处于空闲状态时，存储器控制器120可以更新状态检查延迟信息SCD_INF。

同时，存储器控制器120的上述操作可以由图1的控制电路123来控制，并且可以被执行为使得图1的处理器124执行或驱动固件，存储器控制器120的整体操作被编程到该固件。

图14图示了根据本公开的实施例的计算系统1400。

参考图14，计算系统1400可以包括存储器系统100、用于控制计算系统1400的整体操作的中央处理单元(CPU)1410、用于存储与计算系统1400的操作有关的数据和信息的RAM1420、用于向用户提供使用环境的UI/UX(用户界面/用户体验)模块1430、用于以有线和/或无线方式与外部装置进行通信的通信模块1440以及用于管理由计算系统1400使用的功率的功率管理模块1450。计算系统1400的上述部件电耦合到系统总线1460。

计算系统1400可以是PC(个人计算机)、诸如智能手机、平板电脑的移动终端或任何各种电子装置。

计算系统1400可以进一步包括用于提供操作电压的电池，并且可以进一步包括应用芯片组、图形相关模块、相机图像处理器(CIS)、DRAM等。此外，对于本领域技术人员显而易见的是，计算系统1400可以包括其他部件。

存储器系统100不仅可以包括将数据存储在磁盘中的装置(例如，硬盘驱动器(HDD))，还可以包括将数据存储在非易失性存储器中的装置(例如，固态驱动器(SDD)、通用闪存(UFS)装置或嵌入式MMC(eMMC)装置)。非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻RAM)、FRAM(铁电RAM)等中的任一个。另外，存储器系统100可以被实现为各种类型的存储装置，并且可以被安装在各种电子装置中。图14的存储器系统100可以利用图1所示的存储器系统100来实现。

尽管已出于例示性目的描述了本公开的示例性实施例，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施例应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施例和附图的限制。本公开的精神和范围应由所附权利要求书解释，并且涵盖落入所附权利要求书范围内的所有等同物。