闪存存储器单元字节可变高持久性数据存储器的共享源极线存储器架构
阅读说明：本技术 闪存存储器单元字节可变高持久性数据存储器的共享源极线存储器架构 (Shared source line memory architecture for a flash memory cell byte-variable high-endurance data memory ) 是由 J-I·皮 K·休伊特 于 2019-08-16 设计创作，主要内容包括：存储器阵列包括(a)被布置成多个字节的多个存储器单元、(b)连接到每个字节的单独字线以及(b)多条共享源极线,每条共享源极线连接到至少两个字节,使得阵列中的每个字节可通过单独字线和共享源极线寻址。由于该存储器阵列架构,对第一字节执行的编程操作将共享源极线电压施加在非所选第二字节(其中禁止电压施加到连接到该第二字节的位线)上,产生了与常规存储器阵列中的对角(或行)编程干扰状况相对应的干扰状况。使用共享源极线可减少所需的源极线驱动器的数量,从而减少了该存储器阵列的开销面积,同时可实现传统的字节可变EEPROM的向后兼容性。(The memory array includes (a) a plurality of memory cells arranged in a plurality of bytes, (b) an individual word line connected to each byte, and (b) a plurality of shared source lines, each shared source line connected to at least two bytes, such that each byte in the array is addressable by an individual word line and a shared source line. Due to the memory array architecture, a program operation performed on a first byte applies a shared source line voltage on a non-selected second byte, with an inhibit voltage applied to the bit line connected to the second byte, creating a disturb condition corresponding to a diagonal (or row) program disturb condition in a conventional memory array. The use of shared source lines reduces the number of source line drivers required, thereby reducing the overhead area of the memory array, while achieving backward compatibility of conventional byte-alterable EEPROMs.)
相关专利申请
本申请要求2018年8月17日提交的美国临时专利申请号62/719444的优先权，该申请的内容据此全文呈现。
技术领域
本公开涉及集成电路存储器设备，更具体地，涉及包括存储器阵列的存储器设备，该存储器阵列利用用于字节可变闪存存储器的共享源极线(SL)架构，以实现管芯或芯片的高耐久性和/或减小其面积。
背景技术
通用存储器设备，诸如电可擦除可编程只读存储器(EEPROM)闪存存储器设备，利用字节可选存储器阵列。
图1示出了常规字节可选存储器阵列的示例，该字节可选存储器阵列使用单个(字节)选择晶体管(圈出)来选择存储器单元阵列的特定字节(由虚线表示)，例如，来编程或擦除所选字节。
图2示出了示例性常规存储器阵列架构，在该存储器阵列架构中，使用单独的注入阱分开字节，例如，总部位于亚利桑那州钱德勒市的美国微芯科技公司(MicrochipTechnology Inc.)在某些PMOS电可擦除单元(PEEC)和NMOS电可擦除单元(NEEC)设计中采用这种方法。如图所示，每条水平字线可以跨多个字节延伸，这些字节通过单独的阱彼此隔开。然而，这种阱分开架构通常要求在相应的芯片或管芯上具有较大的面积。
图3示出了常规单栅极存储器单元设计的示例，该设计使用在美国微芯科技公司的某些嵌入式(ESF)存储器单元设计中。该存储器单元的逻辑状态由浮栅(FG)中的电子电荷(正电荷或负电荷)决定。具体地，擦除操作将电子从浮栅提取到字线，以在浮栅中产生正电荷，而编程操作通过字线下的掺杂沟道中产生的沟道电流将电子从位线注入浮栅中，使浮栅带负电。
图4示出了根据图3所示设计的示例性 ESF存储器单元的三个横截面视图，以及操作电压表，以示出示例性存储器单元的读取、擦除和编程端子条件。
图5示出了示例性双浮栅 ESF存储器单元的类似细节，该存储器单元也结合了图3所示的设计，但带有一对浮栅。具体地，图5示出了(a)示例性双浮栅存储器单元的SEM横截面视图、(b)该存储器单元的布局俯视图、(c)该存储器单元的电路示意图以及(d)该存储器单元的示例性操作电压表。
如本领域中已知的，选择存储器阵列中的特定单元(例如，用于编程或擦除此类单元)通常向阵列中的相邻单元施加至少一个电压，这可能在相邻单元中引起不必要的“干扰”效应，从而可能影响此类单元的耐久性寿命。由编程操作引起的干扰效应称为“编程干扰”效应，而由擦除操作引起的干扰效应称为“擦除干扰”效应。编程干扰效应通常更显著，因此更容易出现问题。
图6示出了由常规存储器阵列中的编程操作引起的示例性编程干扰效应，其中，阵列中的多个字节共享字线(WL)和选择线(SL)。具体地，图6是常规存储器阵列的一部分的示意图，示出了当前被选择用于编程操作的特定位单元(存储器单元)，以及三种类型的非所选位单元(单元a、b和c)，该非所选位单元可能会受到由于对所选位单元进行编程操作而引起的编程干扰效应影响。在该示例中，通过向源极线SL施加高编程电压Vpp，向字线WL1施加Vcc，并且向位线施加0.7V来选择所选位单元，而同一行上的非所选单元则需要将高电压(Vinh)施加到相应位线的以禁止对此类存储器单元进行编程操作。
非所选位单元受到的干扰效应通常取决于相应非所选单元与所选单元(例如，正被编程(或擦除)的单元)之间的关系。参考图6，“列干扰”状况出现在与所选单元在同一列但不同行的非所选单元(例如，在“A”处示出的单元)中。“行干扰”状况出现在与所选单元在同一行但不同列的非所选位单元(每个该非所选位单元在“B”处示出)中。如图所示，将禁止电压Vinh施加到未选列的位线，以减小行干扰效应。最后，“对角干扰”状况出现在与所选单元不在同一行或列的非所选单元(每个该非所选单元在“C”处示出)中。对角干扰效应通常不如行干扰效应和/或列干扰效应显著，因此问题较少。例如，某些常规阵列中的存储器单元在125℃下受到至少100k周期的对角干扰状况之后未显示出显著的电流衰减。
图7示出了存储器单元横截面和干扰应力表，其共同示出了常规闪存存储器阵列中的典型编程干扰应力状况，包括行干扰、列干扰和对角干扰应力状况。存储器单元横截面视图示出了对相邻所选单元上进行编程操作期间施加在未选存储器单元的相应字线、源极线和位线上的示例性电压，用于(a)布置在与正被编程的单元同一行的未选存储器单元、(b)布置在与正被编程的单元同一列的未选存储器单元以及(c)被布置成与正被编程的单元成对角关系(例如，在与已编程的单元相邻的行和相邻的列中)的未选存储器单元。干扰应力表示出了施加到正被编程的单元以及三类未选单元的示例性电压，该三类未选单元如三个横截面视图中所示。如上所述，对角干扰状况通常对单元长期耐久性几乎没有影响，例如，受到对角干扰状况超过100k周期后几乎没有显示出任何衰减。
图8示出了使用分裂栅存储器单元的字节可变闪存存储器阵列100的一部分的示例性布局。在该示例中，每个字节均连接到与其他字节不同的单独字线和与单独源极线，这被称为“完全解码”阵列。示例性闪存存储器阵列100被组织成字节102，其中每个字节包括8个逻辑位104，每个逻辑位104包括一对物理位单元106，使得每个字节102包括16个位单元。阵列100的所示区域包括在102A和102B处示出的两个字节。每个字节102A和102B中的16位通过各自的源极线(有源)带110以及延伸跨过16位的一对字线(多晶硅2)带112连接，其中该对字线带112通过在更高层(未示出)中形成的竖直延伸带彼此连接。
如图8所示，字节102A的源极线带110与字节102B的源极线带110断开连接。类似地，字节102A的两条字线带112与字节102B的两条字线带112断开连接。因此，阵列100定义了字节可变架构，在该架构中，字节选择通过在源极线和字线的方向上(在该示例中为水平方向)相邻字节102之间的源极线和字线两者的物理分离来实现。因此，阵列中的每个字节102可通过字线(具体地，如图8所示的一对连接的字线带112)、源极线(具体地，字线带110)和8条位线独立地寻址，每条位线连接到相应字节102的单个逻辑位104(由一对物理位单元106组成，如图8所示)。
图9示出了图8所示的完全解码的字节可变闪存存储器阵列100的示例性示意图。由于每个字节102可通过字线(用于字节擦除)和源极线(用于字节编程)可独立寻址，阵列100进行完全解码，该字线和源极线与每个其他字节102的字线和源极线分开。此外，每列中的字节连接到8条共享位线，使得每个字节中的每个逻辑位可独立寻址。由于每个字节在擦除和编程操作期间被完全解码，因此在此类操作期间不会受到干扰。
完全解码的存储器阵列通常要求在管芯/芯片上具有较大的面积。例如，完全解码的1k字节的常规存储器阵列包括1k源极驱动器和1k字线驱动器。每个源极驱动器通常较大，因为其需要以很小的电压降为相应的闪存存储器单元提供编程电流。
需要一种具有以下特征的改进的嵌入式数据闪存存储器阵列：(a)字节/字可变、(b)高耐久性(例如，不受编程干扰或抗编程干扰)、(c)与 ESF(嵌入式)NOR闪存存储器或其他分裂栅闪存存储器单元架构和操作兼容，和/或(d)需要减小管芯/芯片上的面积。
发明内容
本发明的实施方案提供了一种改进的存储器阵列。一些实施方案提供了一种利用共享源极线(SL)架构的字节可变的闪存存储器架构，所述共享源极线架构可实现高耐久性(例如，类似于常规存储器阵列中的对角干扰的编程干扰)和/或减小在芯片/管芯上的开销面积。在一些实施方案中，存储器阵列包括NOR闪存存储器，例如 ESF(嵌入式)存储器或其他分裂栅闪存存储器单元。
如本文所用，“字节”可包括任何数量的位，例如1位、2位、3位、4位、5位、6位、7位、8位或更多位。
一个实施方案提供了一种存储器阵列，其包括(a)被布置成多个字节的多个存储器单元、(b)多条单独字线，每条字线连接到所述多个字节中的一个字节、以及(c)连接到所述多个字节的共享源极线，使得所述多个字节中的每个字节可通过所述单独字线中的一条字线以及所述共享源极线寻址。每个字节可包括多个存储器单元，并且所述存储器阵列可包括连接到每个字节的多条位线，其中连接到每个相应字节的所述多条位线连接到相应字节中的所述多个存储器单元。
在一个实施方案中，所述多个字节是所述存储器阵列中字节的子集。
在一个实施方案中，所述多个字节包括2字节、4字节、8字节、16字节、32字节、64字节或128字节。
在一个实施方案中，所述多个字节至少包括连接到公共源极线的第一字节和第二字节，并且对所述第一字节的编程操作将源极线电压施加在与对角编程干扰状况相对应的第二字节上。
在一个实施方案中，所述多个字节至少包括第一字节和第二字节；所述第一字节连接到所述多条字线中的第一字线；所述第二字节连接到所述多条字线中的第二字线；所述第一字节和所述第二字节连接到所述公共源极线；所述第一字节连接到至少一条第一位线；并且所述第二字节连接到与所述至少一条第一位线分开的至少一条第二位线。
在一个实施方案中，存储器阵列包括驱动器，所述驱动器被配置为，针对对所述第一字节执行的编程操作：将第一字线电压施加在连接到所述第一字节的所述第一字线，将源极线电压施加在连接到所述第一字节和所述第二字节两者的所述共享源极线，将禁止电压施加在连接到所述第二字节的所述至少一条第二位线。
在一些实施方案中，所述多个存储器单元包括NOR闪存存储器单元。在一些实施方案中，所述多个存储器单元包括多个分裂栅存储器单元。在一些实施方案中，所述多个分裂栅存储器单元包括具有共享擦除栅的分裂栅单元。在一些实施方案中，所述多个分裂栅存储器单元包括具有共享耦合栅的分裂栅存储器单元。在一些实施方案中，所述多个分裂栅存储器单元包括嵌入式存储器单元。
在一个实施方案中，所述存储器阵列包括用于所述共享源极线的单个源极线驱动器，使得所述存储器阵列中的单个源极线驱动器的总数量少于所述存储器阵列中的字节的总数量。
另一个实施方案提供了一种包括存储器阵列的存储器设备，所述存储器阵列包括被布置成多个字节的多个存储器单元；多条单独字线，每条字线连接到所述多个字节中的一个字节；多条共享源极线，每条共享源极线连接到所述多个字节中的至少两个字节；多个字线驱动器，该多个字线驱动器被配置为将电压施加到所述多条单独字线；以及多个源极线驱动器，该多个源极线驱动器被配置为将电压施加到所述多条共享源极线。所述多个字节中的每个字节可通过(a)连接到相应源极字线驱动器的所述单独字线中的一条字线和(b)连接到相应源极线驱动器的所述共享源极线中的一条共享源极线寻址。由于每条共享源极线连接到至少两个字节，所述存储器设备中的共享源极线的数量少于所述存储器设备中的字线的数量，并且所述存储器设备中的源极线驱动器的数量少于所述存储器设备中的字线驱动器的数量。
在一个实施方案中，每条共享源极线连接到2字节、4字节、8字节、16字节、32字节、64字节或128字节。在一个实施方案中，所述多个存储器单元包括NOR闪存存储器单元。在一个实施方案中，所述多个存储器单元包括分裂栅存储器单元。在一个实施方案中，所述多个存储器单元包括嵌入式存储器单元。
另一个实施方案提供了一种操作存储器阵列的方法，所述存储器阵列包括至少第一字节和第二字节、第一字线和连接到所述第一字节的至少一条第一位线、第二单独字线和连接到所述第二字节的至少一条第二位线、以及连接到所述第一字节和所述第二字节两者的共享源极线。这包括通过以下方式对所述第一字节执行编程操作：在连接到所述第一字节的所述第一字线上施加第一字线电压，在连接到所述第一字节的所述至少一条第一位线上施加相应数据电压，以及在连接到所述第一字节和所述第二字节两者的所述共享源极线上施加源极线电压。
在一个实施方案中，所述方法还包括，在对所述第一字节进行编程操作期间，在连接到所述第二字节的所述至少一条第二位线上施加禁止电压，其中，所述禁止电压减少由于对所述第一字节进行编程操作而引起的对所述第二字节的干扰效应。
附图说明
下文结合附图描述了本公开的示例性方面和实施方案：
图1示出了使用单个字节选择晶体管来选择存储器单元阵列的特定字节(例如，编程或擦除所选字节)的常规字节可选存储器阵列的示例；
图2示出了示例性常规存储器阵列架构，在该存储器阵列架构中，使用注入阱分开字节；
图3示出了常规单栅极存储器单元设计的示例，该设计体现在某些嵌入式(ESF)存储器单元设计中；
图4示出了示例性闪存存储器单元的三个横截面视图以及操作电压表，以示出示例性存储器单元的读取、擦除和编程功能；
图5示出了示例性双浮栅闪存存储器单元的细节，包括示出了(a)示例性存储器单元的SEM横截面视图、(b)存储器单元的布局俯视图、(c)存储器单元的电路示意图以及(d)存储器单元的示例性操作电压表；
图6示出了由常规存储器阵列中的编程操作引起的示例性编程干扰效应，包括列干扰效应、行干扰效应和对角干扰效应；
图7示出了存储器单元的横截面和干扰应力表，其示出了常规闪存存储器阵列中的典型编程干扰应力状况，包括行干扰、列干扰和对角干扰应力状况；
图8示出了使用分裂栅存储器单元的常规字节可变闪存存储器阵列的一部分的示例性布局；
图9示出了图8所示的完全解码的字节可变闪存存储器阵列的示例性示意图；
图10A和图10B示出了根据未选存储器单元受到对角干扰状况(图10A)的示例性实施方案以及未选存储器单元受到行干扰状况(图10B)的示例性实施方案的字节可变分裂栅闪存存储器阵列中的两个相邻字节的示意图，该存储器阵列使用共享源极线；
图11示出了根据本发明的示例性实施方案的字节可变存储器阵列的示例性布局和示意图，该存储器阵列使用分裂栅存储器单元并且使用共享源极线；
图12A和图12B示出了根据未选存储器单元受到对角干扰状况(图12A)的示例性实施方案以及未选存储器单元受到行干扰状况(图12B)的示例性实施方案的示例性共享源极线存储器阵列的示意图；并且
图13是根据本发明的示例性实施方案的结合至少一个共享源极线存储器阵列的示例性存储器设备的示意图。
具体实施方式
本公开的实施方案提供了一种字节可变闪存存储器阵列架构，其可利用共享源极线(SL)架构来改善存储器阵列的存储器单元耐久性和/或满足减小管芯面积的要求。
本发明的一些实施方案可利用共享源极线，其中，存储器阵列中的多个字节共享各条共享源极线。存储器阵列中的任何合适数量的字节均可共享各条共享源极线。使用共享源极线可减少所需的源极线驱动器的数量，并且因此减少芯片上阵列的总开销面积面积，同时与常规存储器阵列设计相比，仍然可降低干扰效应。
在一些实施方案中，存储器阵列可包括(a)被布置成多个字节的多个存储器单元、(b)连接到每个字节的单独字线、以及(b)多条共享源极线，每条共享源极线连接到至少两个字节，使得阵列中的每个字节可通过单独字线和共享源极线寻址。每个字节可包括多个存储器单元，并且所述存储器阵列可包括连接到每个字节的多条位线，其中连接到每个相应字节的所述多条位线分别连接到相应字节中的所述多个存储器单元。由于此类存储器阵列的架构，在第一字节上进行的编程操作将共享源极线电压施加在非所选第二字节上(并且可施加禁止电压到连接到第二字节的位线)，产生与常规存储器阵列中的对角编程干扰状况相对应的干扰状况。每条共享源极线可连接到任何合适数量的字节，例如2字节、4字节、8字节、16字节、32字节、64字节或128字节。阵列中的存储器单元可包括NOR闪存存储器单元，例如嵌入式(ESF)存储器单元或其他分裂栅存储器单元。
图10A和图10B为根据未选存储器单元受到对角干扰状况的示例性实施方式(图10A)以及未选存储器单元受到行干扰状况的示例性实施方式(图10B)的示例性字节可变分裂栅闪存存储器阵列的一部分的示意图，该存储器阵列利用连接到多个字节的共享源极线。更具体地，图10A和10B为字节可变分裂栅闪存存储器阵列200中的两个相邻字节202A和字节202B的示意图，该存储器阵列200类似于上述存储器阵列100，但使用连接到字节202A和字节202B的共享源极线(共享源极线可连接到阵列200中的任何数量的字节，具体取决于特定阵列设计)。
在图10A所示的示例性具体实施中，通过分别向WL1、共享源极线SL和BL0-7施加相应电压Vcc、Vpp和“DATA”，对字节202A执行字节编程操作。如图所示，Vpp也经由共享源极线被施加到未选相邻字节202B，禁止电压Vinh被施加到字节202B的位线BL8-15，并且0V可被施加到字节202B的WL2。如图10A所示，作为共享源极线配置和示例性偏置条件的结果，未选字节202B受到对应于对角编程干扰状况(参见例如下文讨论的图6和图7)的电压影响，该对角编程干扰状况已知为问题最少的干扰状况。
在图10B所示的示例性具体实施中，字节编程操作是在与图10A的示例性具体实施相同的偏置条件下进行，但施加到字节202B的WL2是非零电压Vcc，而不是图10A的具体实施中的0V。如图10B所示，作为共享源极线配置和示例性偏置条件的结果，未选字节202B受到对应于行编程干扰状况(参见例如下文讨论的图6和图7)的电压影响，该行编程干扰状况类似于对角干扰状况，因此相对也没有问题。
图11示出了根据本发明示例性实施方案的字节可变阵列300的示例性布局(顶部)和示意图(底部)，该字节可变阵列300使用分裂栅存储器单元以及共享源极线。在该示例中，每行四字节302A-302D共享公共源极线310。
图12A和图12B是根据未选存储器单元受到对角干扰状况的示例性具体实施(图10A)和未选存储器单元受到行干扰状况的示例性具体实施(图10B)的示例性共享源极线存储器阵列400的示意图。图12A和图12B所示的阵列400可对应于图10A和图10B所示的局部阵列。
如图12A和图12B所示，每行字节402连接到共享源极线SL。在图12A所示的示例性具体实施中，通过将相应电压Vcc、Vpp和“DATA”分别施加到WL1、共享源极线SL1和BL0-7，对字节402A执行字节编程操作。如图所示，还经由共享源极线SL1将Vpp施加到未选相邻字节402B，将禁止电压Vinh施加到字节402B的位线BL8-15，还可以将0V施加到字节402B的WLx+2。图12A所示，作为共享源极线配置和示例性偏置条件的结果，未选字节402B受到对应于对角编程干扰状况(参见例如下文讨论的图6和图7)的电压影响，对角编程干扰状况已知为问题最少的干扰状况。
在图12B所示的示例性具体实施中，字节编程操作在与图12A的示例性具体实施相同的偏置条件下进行，但是施加到未选字节402B的WLx+2是非零电压Vcc，而不是图12A的具体实施中的0V。如图12B所示，作为共享源极线配置和示例性偏置条件的结果，未选字节402B受到对应于行编程干扰状况(参见例如下文讨论的图6和图7)的电压影响，行编程干扰状况类似于对角干扰状况，因此相对也没有问题。
本发明的实施方案可具有优于常规存储器阵列的各种优点。例如，将多个字节(例如，2字节、4字节、8字节、...等字节)连接到共享源极线减少了阵列中的源极线驱动器的数量，同时使编程操作期间未选字节受到对应于(最差)常规存储器阵列中的对角干扰状况的干扰状况。由本共享源极线架构提供的等效对角干扰状况可实现存储器阵列的高耐久性(寿命)。因此，例如，对所选字节执行编程操作会对与所选字节相同的共享源极线上的非所选字节造成轻微的干扰影响，并且即使对所选字节执行至少100k个编程循环后，也不会造成非所选字节的显著衰减。
本发明的实施方案可减少源极线驱动器的数量(例如，作为阵列中字节数的比率/百分比)，从而减小源极线驱动器所需的占位面积并减小芯片/管芯的总体大小。
图13是根据本发明的示例性实施方案的示例性存储器设备500的示意图。存储器设备500可包括一个或多个存储器芯片(或管芯)502。每个存储器芯片502可包括存储器字节504的阵列、源极线驱动器506、字线驱动器508、电流源和模拟HV源510、感测放大器和Ysel节点522、以及任何其他合适的电路组件。如上所述，存储器阵列504中的每个字节可连接到单独字线(每条字线连接到相应的字线驱动器)和共享源极线(每条共享源极线连接到相应的源极线驱动器)。每条共享源极线可连接到任何合适数量的字节，例如2字节、4字节、8字节、16字节、32字节、64字节或128字节。
使用共享源极线的结果，例如，与常规芯片布局相比，每N字节使用一条共享源极线可使得源极线驱动器的数量(从而源极线驱动器在芯片上所需的占位面积)减小到N分之一。例如，如果芯片502包括1024字节并且每组4字节连接到共享源极线，则芯片可包括1024个字线驱动器，但仅包括256个源极线驱动器(1024除以4)，因此可将所需的源极驱动器的占位面积减小到四分之一或约四分之一。
本文所公开的概念，包括使用共享源极线来寻址多个字节，可应用于各种类型的存储器单元，包括SuperFlash ESF存储器(上文讨论)和其他合适类型的单元。例如，本发明所公开的概念还可应用于具有在两个浮栅和/或两个选择栅之间使用公共源极的存储器单元的任何阵列，诸如SuperFlash存储器单元和叠栅存储器单元(例如，多晶硅1和多晶硅2栅形成为自对准堆叠排列。本发明所公开的概念也可应用于任何合适的分裂栅闪存存储器单元，包括例如(a)使用共享擦除栅的分裂栅单元，例如第6747310号美国专利中公开的存储器单元，具体地在其图2A至图4E以及说明书对应部分中公开的存储器单元，该公开内容以引用方式并入本文，以及(b)使用共享耦合栅的分裂栅单元，例如第8711363号美国专利中公开的存储器单元，具体地在其图1和说明书对应部分中公开的存储器单元，该公开内容以引用方式并入本文。
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