具体实施方式

将参照稍后详细描述的各种实施方式以及附图来描述本公开的优点和特征及其实现方法。本公开不限于以下实施方式，而是可以以其它形式实施。提供这些实施方式以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的技术精神。

还应注意，在本说明书中，“连接/联接”不仅指代一个组件直接联接另一组件，而且还指代一个组件通过中间组件间接联接另一组件。在说明书中，当元件被称为“包括”或“包含”组件时，除非上下文另外明确指出，否则它不排除其它组件，而是可以进一步包括其它组件。

图1是例示根据本公开的实施方式的存储器系统的图。

参照图1，存储器系统1000可以包括存储数据的存储器装置1100，以及在主机2000的控制下控制存储器装置1100的存储器控制器1200。

主机2000可以使用诸如外围组件互连-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)之类的接口协议与存储器系统1000进行通信。另外，主机2000和存储器系统1000之间的接口协议不限于上述示例，并且可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)之类的各种接口协议之一。

存储器控制器1200可以控制存储器系统1000的整体操作，并且可以控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以通过响应于从主机2000接收的请求而控制存储器装置1100，来编程或读取数据。另外，存储器控制器1200可以存储包括在存储器装置1100中的主存储块和子存储块的信息，并且可以选择存储器装置1100以使得依据针对编程操作加载的数据量而对主存储块或子存储块执行编程操作。在实施方式中，存储器装置1100可以包括例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus DRAM(RDRAM)或闪存。

存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。

图2是例示图1的存储器装置的图。

参照图2，存储器装置1100可以包括其中存储有数据的存储器单元阵列100。存储器装置1100可以包括外围电路200，外围电路200被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读取操作、以及用于擦除所存储的数据的擦除操作。存储器装置1100可以包括控制逻辑300，该控制逻辑300在存储器控制器(例如，图1的1200)的控制下控制外围电路200。

存储器单元阵列100可以包括多个存储块MB1至MBk(其中，k是正整数)。为了便于描述，多个存储块MB1至MBk当中的每个存储块可以称为存储块110。本地线LL和位线BL1至BLm(其中，m是正整数)可以联接至多个存储块MB1至MBk当中的每个存储块110。例如，本地线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。此外，本地线LL可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。这里，第一选择线可以是源极选择线，而且第二选择线可以是漏极选择线。例如，本地线LL可以包括字线、漏极选择线和源极选择线、以及源极线。例如，本地线LL可以进一步包括虚设线。例如，本地线LL可以进一步包括管线。本地线LL可以联接至多个存储块MB1至MBk当中的每个存储块110，并且位线BL1至BLm可以共同联接至存储块MB1至MBk。存储块MB1至MBk可以各自以二维(2D)结构或三维(3D)结构实现。例如，具有2D结构的存储块110中的存储器单元可以在平行于基板的方向上布置。例如，具有3D结构的存储块110中的存储器单元可以垂直地层叠在基板上。

外围电路200可以在控制逻辑300的控制下对存储块MB1至MBk中的被选存储块110执行编程操作、读取操作和擦除操作。例如，外围电路200可以在控制逻辑300的控制下通过向字线当中的被选字线施加读取电压并且向其余字线施加通过电压，来读取联接至被选字线的存储器单元中所存储的数据。此外，外围电路200可以在控制逻辑300的控制下通过向字线当中的被选字线施加验证电压并向其余字线施加通过电压，来验证联接至被选字线的存储器单元。此外，外围电路200可以在控制逻辑300的控制下对存储块MB1至MBk当中的被选存储块110的被选页执行测试编程操作和测试读取操作。测试编程操作可以是将具有预设图案的数据编程到被选页的操作，并且测试读取操作可以是读取在已经执行了测试编程操作的被选页中存储的数据并检测已经发生读取失败的失败位的操作。在测试读取操作期间，外围电路200可以对失败位的数量进行计数，并且可以向控制逻辑300发送计数(即，计数值)。

例如，外围电路200可以包括电压发生电路210、行解码器220、读/写电路230、列解码器240、输入/输出电路250、失败位计数器260和源极线驱动器270。

电压发生电路210可以响应于操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。电压发生电路210可以依据操作模式使用外部电压Vext或使用内部电压来生成操作电压Vop。外部电压Vext可以是通过外部电压焊盘从存储器系统(例如，图1的1000)的外部电压源提供的电源电压。内部电压可以是在存储器装置1100中生成的电源电压。

例如，电压发生电路210可以在控制逻辑300的控制下使用外部电压Vext或使用内部电压生成编程电压、验证电压、通过电压、导通电压、读取电压、源极线电压等。

行解码器220可以响应于行地址RADD而向联接至存储块MB1至MBk当中的被选存储块110的本地线LL传送操作电压Vop。

读/写电路230可以包括联接至位线BL1到BLm的多个页缓冲器PB1到PBm。页缓冲器PB1至PBm可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，在编程操作期间，页缓冲器PB1至PBm可以临时存储通过数据线DL接收的数据，并且可以基于所存储的数据来控制相应位线BL1至BLm的电位电平。此外，在读取操作或验证操作期间，页缓冲器PB1至PBm可以感测位线BL1至BLm的电压或电流。

列解码器240可以响应于列地址CADD而在输入/输出电路250和读/写电路230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器PB1至PBm交换数据，或者可以通过列线CL与输入/输出电路250交换数据。

输入/输出电路250可以向控制逻辑300发送从存储器控制器(例如，图1的1200)接收的命令CMD和地址ADD，或者可以与列解码器240交换数据DATA。

在测试读取操作期间，失败位计数器260可以通过将从读/写电路230接收的感测电压VPB与参考电压进行比较，来对失败位的数量进行计数，然后可以生成第一失败位计数Fail_bit_a或第二失败位计数Fail_bit_b。在实施方式中，失败位计数器260可以将在测试编程操作中要编程的编程数据与在测试读取操作中读取的读取数据进行比较，对作为比较的结果与编程数据不同的读取数据进行计数，然后生成第一个失败位计数Fail_bit_a或第二失败位计数Fail_bit_b。

源极线驱动器270可以通过源极线SL联接到存储器单元阵列100中所包括的存储器单元，并且可以控制源极节点的电压。在示例中，源线驱动器270可以在读取操作或验证操作期间将每个存储器单元的源极节点电联接到接地节点。此外，在编程操作期间，源极线驱动器270可以将接地电压施加到每个存储器单元的源极节点。源极线驱动器270可以在擦除操作期间向每个存储器单元的源极节点施加擦除电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且可以响应于源极线控制信号CTRL_SL来控制源极节点的电压。

控制逻辑300可以响应于命令CMD和地址ADD通过输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和源极线控制信号CTRL_SL来控制外围电路200。

控制逻辑300可以控制电压发生电路210以使得在存储器装置1100的诸如编程操作、读取操作或擦除操作之类的整体操作期间，使用外部电压Vext或使用内部电压来生成操作电压Vop。

当使用内部电压生成每个操作电压Vop时，控制逻辑300可以将操作电压Vop上升到目标电位(即，目标电平)的上升时间存储为参考上升时间。当使用外部电压Vext生成操作电压Vop时，控制逻辑300可以将操作电压Vop上升到目标电位的上升时间与参考上升时间进行比较，并且可以基于比较结果生成调整操作电压Vop上升到目标电位的上升时间所需的修整信号trim<n：1>。

在实施方式中，控制逻辑300可以控制外围电路200以使得基于内部电压执行测试编程操作和测试读取操作，并且可以存储在测试读取操作之后检测到的第一失败位计数Fail_bit_a。控制逻辑300可以控制外围电路200以使得基于外部电压Vext执行测试编程操作和测试读取操作，并且可以将在测试读取操作之后检测到的第二失败位计数Fail_bit_b与第一失败位计数Fail_bit_a进行比较。控制逻辑300可以基于第二失败位计数Fail_bit_b与第一失败位计数Fail_bit_a之间的比较结果，生成调整操作电压Vop上升至目标电位的上升时间所需的修整信号trim<n：1>。

图3是例示存储块(例如图2的存储块MB1至MBk当中的存储块110)的图。

参照图3，存储块110可以被配置为使得平行布置的多条字线联接在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL，而且第二选择线可以是漏极选择线DSL。详细地，存储块110可以包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别联接到多个串ST，并且源极线SL可以共同地联接到多个串ST。由于多个串ST可以具有相同的配置，因此将以示例的方式详细描述联接到第一位线BL1的串ST。

串ST可以包括在源极线SL和第一位线BL1之间串联连接的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。一个串ST可以包括一个或更多个源极选择晶体管SST和漏极选择晶体管DST，并且可以包括比图中所示的存储器单元F1至F16更多的存储器单元。

源极选择晶体管SST的源极可以联接至源极线SL，而且漏极选择晶体管DST的漏极可以联接至第一位线BL1。存储器单元F1至F16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。包括于不同串ST中的源极选择晶体管SST的栅极可以联接至源极选择线SSL，漏极选择晶体管DST的栅极可以联接至漏极选择线DSL，并且存储器单元F1至F16的栅极可以联接到多条字线WL1至WL16。包括于不同的串ST中的存储器单元当中的联接到相同的字线的一组存储器单元可以称为“物理页PPG”。因此，存储块110中可以包括与字线WL1至WL16的数量相同数量的物理页PPG。

一个存储器单元可以存储一位数据。这通常称为“单级单元(SLC)”。在这种情况下，一个物理页PPG可以存储与一个逻辑页LPG相对应的数据。与一个逻辑页LPG相对应的数据可以包括与包括于一个物理页PPG中的单元的数量相同数量的数据位。此外，一个存储器单元可以存储两位或更多位的数据。该单元通常称为“多级单元(MLC)”。此处，一个物理页PPG可以存储与两个或更多个逻辑页LPG相对应的数据。

图4是例示具有三维(3D)结构的存储块(例如图2的存储块MB1至MBk当中的存储块110)的示例的图。

参照图4，存储器单元阵列100可以包括多个存储块MB1至MBk。多个存储块MB1至MBk当中的每个存储块110可以包括多个串ST11至ST1m和ST21至ST2m。在实施方式中，串ST11至ST1m和ST21至ST2m中的每个可以形成为“U”形状。在第一存储块MB1中，可以在行方向(例如，X方向)上布置m个串。尽管在图4中例示了在列方向(例如，Y方向)上布置两个串，但是该实施方式是为了便于描述而给出的，并且在其它实施方式中，可以在列方向(例如，Y方向)上布置三个或更多个串。

多个串ST11至ST1m和ST21至ST2m中的每个串可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。

源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可以具有相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每个可以包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，可以在每个串中设置用于提供沟道层的柱。例如，可以在每个串中设置用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。

每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCp之间。

在实施方式中，布置在同一行中的串的源极选择晶体管可以联接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可以联接到不同的源极选择线。在图4中，第一行中的串ST11至ST1m的源极选择晶体管可以联接至第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可以联接至第二源极选择线SSL2。

在其它实施方式中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接到一条源极选择线。

每个串中的第一存储器单元MC1至第n存储器单元MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以在垂直方向(例如，Z方向)上顺序地布置，并且可以串联地联接在源极选择晶体管SST和管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn可以在垂直方向(例如，Z方向)上顺序地布置，并且可以串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp与第p+1存储器单元MCp+1至第n存储器单元MCn可以通过管式晶体管PT彼此联接。每个串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。当提供虚设存储器单元时，可以稳定地控制相应串的电压或电流。每个串的管式晶体管PT的栅极可以联接到管线PL。

每个串的漏极选择晶体管DST可以联接在相应位线与存储器单元MCp+1至MCn之间。在行方向上布置的串可以联接到在行方向上延伸的相应漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以联接至漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以联接至第二漏极选择线DSL2。

在列方向上布置的串可以联接到在列方向上延伸的位线。在图4中，第一列中的串ST11和ST21可以联接到第一位线BL1。第m列中的串ST1m和ST2m可以联接到第m位线BLm。

在沿行方向布置的串当中，联接至相同字线的存储器单元可以构成一个页。例如，在第一行中的串ST11至ST1m当中，联接到第一字线WL1的存储器单元可以构成一个页。在第二行的串ST21至ST2m当中，联接到第一字线WL1的存储器单元可以构成一个附加页。可以通过选择漏极选择线DSL1和DSL2中的任何一条来选择在单行方向上布置的串。通过选择字线WL1至WLn中的任何一条，可以从被选串中选择一个页。

图5是例示具有3D结构的存储块(例如，存储块MB1至MB当中的存储块110)的示例的图。

参照图5，存储器单元阵列100可以包括多个存储块MB1至MBk。多个存储块MB1至MBk当中的每个存储块110可以包括多个串ST11′至ST1m′和ST21′至ST2m′。串ST11′至ST1m′和串ST21′至ST2m′中的每一个可以沿着垂直方向(例如，Z方向)延伸。在存储块110中，可以在行方向(例如，X方向)上布置m个串。尽管在图5中例示了在列方向(例如，Y方向)上布置两个串，但该实施方式是为了便于描述而给出的，并且在其它实施方式中，可以在列方向(例如，Y方向)上布置三个或更多个串。

串ST11′至ST1m′和ST21′至ST2m′中的每个串可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。

每个串的源极选择晶体管SST可以联接在源极线SL与存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可以联接到相同的源极选择线。布置在第一行中的串ST11′至ST1m′的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的串ST21′至ST2m′的源极选择晶体管可以联接到第二源极选择线SSL2。在实施方式中，串ST11′至ST1m′和ST21′至ST2m′的源极选择晶体管可以共同联接到单条源极选择线。

每个串中的第一存储器单元MC1至第n存储器单元MCn可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接至第一字线WL1至第n字线WLn。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。当提供虚设存储器单元时，可以稳定地控制相应串的电压或电流。因此，可以提高存储在存储块110中的数据的可靠性。

每个串的漏极选择晶体管DST可以联接在相应位线与存储器单元MC1至MCn之间。在行方向上布置的串的漏极选择晶体管DST可以联接到沿着行方向延伸的漏极选择线。第一行中的串ST11′至ST1m′的漏极选择晶体管DST可以联接至第一漏极选择线DSL1。第二行中的串ST21′至ST2m′的漏极选择晶体管DST可以联接至第二漏极选择线DSL2。

也就是说，除了从每个串中排除管式晶体管PT之外，图5的存储块110可以具有与图4的存储块110的等效电路类似的等效电路。

图6是例示图2的电压发生电路的图。

参照图6，电压发生电路210可以包括内部电压发生器211、选择器212、调整器213和可变电阻电路214。

内部电压发生器211可以在存储器装置的整体操作期间生成并输出内部电压Vint。

可变电阻电路214可以从外部装置接收外部电压Vext，并通过依据预设电阻值控制所供应的电流量来输出接收到的外部电压Vext作为输入外部电压Vext_r。

可变电阻电路214可以响应于修整信号trim<n：1>来设置电阻值。

选择器212可以响应于模式信号(在图6中称为“模式”)而输出内部电压Vint或输入外部电压Vext_r。例如，当模式信号对应于使用内部电压Vint生成操作电压Vop的操作模式时，选择器212可以响应于模式信号而选择性地输出内部电压Vint。例如，当模式信号对应于使用外部电压Vext生成操作电压Vop的操作模式时，选择器212可以响应于模式信号而选择性地输出输入外部电压Vext_r。调整器213可以从选择器212接收内部电压Vint或输入外部电压Vext_r，然后生成并输出操作电压Vop。

图7是例示图6的可变电阻电路的图。

参照图7，可变电阻电路214可以包括第一开关214<1>至第n开关214<n>。第一开关214<1>至第n开关214<n>可以并联联接在用于接收外部电压Vext的输入端子与用于输出输入外部电压Vext_r的输出端子之间。第一开关214<1>至第n开关214<n>中的每个响应于修整信号trim<n：1>中的任何一个而执行开关操作，并且第一开关214<1>至第n开关214<n>可以分别具有不同的电阻值。

因此，可变电阻电路214可以响应于修整信号trim<n：1>而将其电阻值改变为预设电阻值，并且可以控制在将外部电压Vext切换至输入外部电压Vext_r的操作期间使用改变后的电阻值所传输的电流量。

图8是例示图2的控制逻辑的图。

参照图8，控制逻辑300可以包括上升时间测量电路310、第一寄存器320、修整信号发生器330和第二寄存器340。

当使用由图2的内部电压发生器211生成的内部电压Vint生成操作电压Vop时，上升时间测量电路310可以接收操作电压Vop，测量操作电压Vop上升到目标电位的第一上升时间time_a，并且将第一上升时间time_a设置为参考上升时间。

此外，当使用由图7的接收外部电压Vext的可变电阻电路214生成的输入外部电压Vext_r来生成操作电压Vop时，上升时间测量电路310可以接收操作电压Vop，并且可以测量操作电压Vop上升到目标电位的第二上升时间time_b并输出第二上升时间time_b。

第一寄存器320可以从上升时间测量电路310接收参考上升时间time_a，并且可以存储参考上升时间time_a。当执行使用外部电压Vext生成操作电压Vop的操作时，第一寄存器320可以输出所存储的参考上升时间time_a。

当执行使用外部电压Vext生成操作电压Vop的操作时，修整信号发生器330可以将从第一寄存器320接收的参考上升时间time_a与从上升时间测量电路310接收的第二上升时间time_b进行比较，然后可以生成并输出修整信号trim<n：1>。

例如，修整信号发生器330可以基于参考上升时间time_a和第二上升时间time_b之间的差来生成修整信号trim<n：1>，并且可以生成并输出修整信号trim<n：1>，使得当第二上升时间time_b比参考上升时间time_a短时，可变电阻电路214的电阻值增大。此外，修整信号发生器330可以生成并输出修整信号trim<n：1>，使得当第二上升时间time_b比参考上升时间time_a长时，可变电阻电路214的电阻值减小。

第二寄存器340可以接收并存储第一失败位计数Fail_bit_a，该第一失败位计数Fail_bit_a是通过对在基于使用内部电压Vint生成的操作电压Vop执行测试编程操作和测试读取操作之后的失败位的数量进行计数而获得的。在基于使用外部电压Vext生成的操作电压Vop执行测试编程操作和测试读取操作之后，第二寄存器340可以输出存储在其中的第一失败位计数Fail_bit_a。

修整信号发生器330可以通过比较第二失败位计数Fail_bit_b与第一失败位计数Fail_bit_a来生成修整信号trim<n：1>，该第二失败位计数Fail_bit_b是通过对在基于使用外部电压Vext生成的操作电压Vop执行基于测试编程操作和测试读取操作之后的失败位的数量进行计数而获得的，并且第一失败位计数Fail_bit_a是从第二寄存器340接收的。例如，修整信号发生器330可以生成并输出修整信号trim<n：1>，使得当第二失败位计数Fail_bit_b大于第一失败位计数Fail_bit_a时，可变电阻电路214的电阻值增大。相反，修整信号发生器330可以生成并输出修整信号trim<n：1>，使得当第二失败位计数Fail_bit_b小于或等于第一失败位计数Fail_bit_a时，保持可变电阻电路214的电阻值。

图9是例示根据本公开的实施方式的操作存储器装置的方法的流程图。

将参照图2至图9描述根据本公开的实施方式的操作存储器装置的方法。

在操作S910，控制逻辑300可以控制电压发生电路210，使得执行使用内部电压生成操作电压的操作。

例如，电压发生电路210的内部电压发生器211可以在控制逻辑300的控制下被激活以生成和输出内部电压Vint。选择器212可以从内部电压发生器211接收内部电压Vint，并且可以响应于模式信号选择内部电压Vint并向调整器213输出内部电压Vint。调整器213可以使用接收到的内部电压Vint来生成操作电压Vop，并且向行解码器220输出操作电压Vop。行解码器220联接到本地线LL，并且依据本地线LL的负载值来不同地要求提供给行解码器220的操作电压Vop上升到目标电平的时间。

在操作S930，控制逻辑300的上升时间测量电路310可以接收由调整器213生成的操作电压Vop，并且可以测量操作电压Vop上升到目标电平的第一上升时间time_a。第一寄存器320可以接收由上升时间测量电路310测量的第一上升时间time_a，并且可以存储第一上升时间作为参考上升时间。

在操作S950，控制逻辑300可以控制电压发生电路210，使得执行使用外部电压的操作电压生成操作。

例如，电压发生电路210的可变电阻电路214可以通过外部焊盘接收外部电压Vext，并且可以输出通过基于预设电阻值控制外部电压Vext的电流量而生成的输入外部电压Vext_r。选择器212可以从可变电阻电路214接收输入外部电压Vext_r，并且可以响应于模式信号而选择输入外部电压Vext_r，然后向调整器213输出输入外部电压Vext_r。调整器213可以使用接收到的输入外部电压Vext_r来生成操作电压Vop，并且向行解码器220输出操作电压Vop。

在操作S970，控制逻辑300的上升时间测量电路310可以接收由调整器213生成的操作电压Vop，并且可以测量操作电压Vop上升到目标电平的第二上升时间time_b。

在操作S990，控制逻辑300的修整信号发生器330将从第一寄存器320接收的参考上升时间time_a与从上升时间测量电路310接收的第二上升时间time_b进行比较。修整信号发生器330可以基于比较结果而生成并输出修整信号trim<n：1>。

例如，修整信号发生器330可以基于参考上升时间time_a和第二上升时间time_b之间的差来生成修整信号trim<n：1>，并且可以生成并输出修整信号trim<n：1>，使得当第二上升时间time_b比参考上升时间time_a短时可变电阻电路214的电阻值增大。此外，修整信号发生器330可以生成并输出修整信号trim<n：1>，使得当第二上升时间time_b比参考上升时间time_a长时可变电阻电路214的电阻值减小。

可变电阻电路214可以响应于修整信号trim<n：1>将先前设置的电阻值设置为新的电阻值。

在本公开的实施方式中，以通过执行操作S950至S990来设置可变电阻电路的电阻值的情况为例进行说明，并且通过在操作S990之后重新执行从操作S950开始的过程，第二上升时间可以被控制为使得第二上升时间等于或长于第一上升时间。

因此，当使用内部电压生成操作电压时出现的操作电压上升间隔和当使用外部电压生成操作电压时出现的操作电压上升间隔被控制为彼此相似。此外，当使用外部电压执行存储器装置的整体操作时，可以改善存储器装置的操作特性。

图10是例示根据本公开的实施方式的操作存储器装置的方法的流程图。

将参照图2至图8和图10描述根据本公开的本实施方式的存储器装置的操作方法。

在操作S1010，控制逻辑300可以控制外围电路200以使得基于内部电压执行测试编程操作。

例如，电压发生电路210的内部电压发生器211可以在控制逻辑300的控制下被激活以生成和输出内部电压Vint。选择器212可以从内部电压发生器211接收内部电压Vint，并且可以响应于模式信号而选择内部电压Vint并向调整器213输出内部电压Vint。调整器213可以使用接收到的内部电压Vint生成操作电压Vop，并且向行解码器220输出操作电压Vop。

在测试编程操作期间，读/写电路230的页缓冲器PB1至PBm可以接收并临时存储具有预设图案或随机图案的编程数据，并且可以基于临时存储的编程数据来控制相应位线BL1至BLm的电位电平。

行解码器220可以响应于行地址RADD而向联接到被选存储块(例如，MB1)的本地线LL传送操作电压Vop。例如，在操作电压Vop当中，编程电压可以施加到被选字线，并且通过电压可以施加到未选字线，因此可以执行测试编程操作。

可以对从被选存储块(例如，MB1)中选择的至少一页执行测试编程操作。

在操作S1030，控制逻辑300可以控制外围电路200以使得基于内部电压执行测试编程操作。

例如，电压发生电路210可以使用内部电压Vint生成并输出多个操作电压Vop。行解码器220可以响应于行地址RADD而向联接到被选存储块(例如，MB1)的本地线LL传送操作电压Vop。例如，在操作电压Vop当中，读取电压可以施加到被选字线，并且通过电压可以施加到未选字线，因此可以执行测试读取操作。在测试读取操作中选择的字线可以与在测试编程操作中选择的字线相同。

读/写电路230的页缓冲器PB1至PBm可以在测试读取操作期间通过感测位线BL1至BLm的电位电平或电流量来检测读取数据。读/写电路230可以基于检测到的读取数据来生成并输出感测电压VPB。

在操作S1050，可以基于测试读取操作的结果来执行第一单元特性检查操作。例如，在测试读取操作期间，失败位计数器260可以通过将从读/写电路230接收的感测电压VPB与参考电压进行比较来对失败位的数量进行计数，然后可以生成第一失败位计数Fail_bit_a。在实施方式中，失败位计数器260可以将在测试编程操作中要编程的编程数据与在测试读取操作中读取的读取数据进行比较，作为比较的结果而检测出与编程数据不同的读取数据，然后生成第一失败位计数Fail_bit_a。所生成的第一失败位计数Fail_bit_a可以发送并存储在控制逻辑300的第二寄存器340中。

在操作S1070，控制逻辑300可以控制外围电路200以使得基于外部电压执行测试编程操作。

例如，电压发生电路210可以使用外部电压Vext生成多个操作电压Vop并输出操作电压Vop。

在测试编程操作期间，读/写电路230的页缓冲器PB1至PBm可以接收并临时存储具有预设图案或随机图案的编程数据，并且可以基于临时存储的编程数据控制相应位线BL1至BLm的电位电平。在操作S1070处的编程数据可以具有与上述操作S1010处的编程数据相同的数据图案。

行解码器220可以响应于行地址RADD而向联接到被选存储块(例如，MB1)的本地线LL传送操作电压Vop。例如，在操作电压Vop当中，编程电压可以施加到被选字线，并且通过电压可以施加到未选字线，因此可以执行测试编程操作。

可以对从被选存储块(例如，MB1)中选择的至少一页执行测试编程操作。

在操作S1070从被选存储块中选择的至少一页可以是与在上述操作S1010从被选存储块中选择的至少一页相同的页。也就是说，在实施方式中，可以在操作S1070处执行测试编程操作，使得与在操作S1010处的测试编程操作相同的编程数据被编程到与在操作S1010处的测试编程操作相同的页。

在操作S1090，控制逻辑300可以控制外围电路200以使得基于外部电压执行测试读取操作。

例如，电压发生电路210可以使用外部电压Vext来生成并输出多个操作电压Vop。行解码器220可以响应于行地址RADD而向联接到被选存储块(例如，MB1)的本地线LL传送操作电压Vop。例如，在操作电压Vop当中，读取电压施加到被选字线，并且通过电压可以施加到未选字线，因此可以执行测试读取操作。在测试读取操作中选择的字线可以与在测试编程操作中选择的字线相同。

读/写电路230的页缓冲器PB1至PBm可以在测试读取操作期间通过感测位线BL1至BLm的电位电平或电流量来检测读取数据。读/写电路230可以基于检测到的读取数据来生成并输出感测电压VPB。

在操作S1110，可以基于测试读取操作的结果来执行第二单元特性检查操作。例如，在测试读取操作期间，失败位计数器260可以通过将从读/写电路230接收的感测电压VPB与参考电压进行比较，来生成第二失败位计数Fail_bit_b。在实施方式中，失败位计数器260可以将在测试编程操作中要编程的编程数据与在测试读取操作中读取的读取数据进行比较，作为比较的结果而检测出与编程数据不同的读取数据，然后生成第二失败位计数Fail_bit_b。第二失败位计数Fail_bit_b可以被发送给控制逻辑300的修整信号发生器330。

在操作S1130，控制逻辑300的修整信号发生器330可以将从失败位计数器260接收的第二失败位计数Fail_bit_b与从第二寄存器340接收的第一失败位计数Fail_bit_a进行比较。

当作为操作S1130的比较结果，第一失败位计数Fail_bit_a小于第二失败位计数Fail_bit_b时(在“否”的情况下)，修整信号发生器330可以在操作S1150中生成并输出修整信号trim<n：1>以使得增大可变电阻电路214的电阻值。因此，可以增大可变电阻电路214的电阻值，并且可以重新执行从上述操作S1070开始的过程。

当作为操作S1130的比较结果，第一失败位计数Fail_bit_a大于或等于第二失败位计数Fail_bit_b时(在“是”的情况下)，修整信号发生器330可以生成并输出修整信号trim<n：1>，使得保持可变电阻电路214的电阻值。

根据本公开的实施方式，将依据基于内部电压执行测试编程操作和测试读取操作的结果而检测到的失败位的数量与依据基于外部电压执行测试编程操作和测试读取操作的结果而检测到的失败位的数量进行比较，并且基于比较的结果来设置可变电阻电路的电阻值。因此，当使用外部电压执行存储器装置的整体操作时，可以改善存储器装置的操作特性。

图11是例示根据本公开的实施方式的操作存储器装置的方法的流程图。

图12是例示在编程状态下的阈值电压分布以描述阈值电压分布测量方法的图。

将参照图2至图8、图11、和图12描述根据本公开的本实施方式的存储器装置的操作方法。

在操作S1210，控制逻辑300可以控制外围电路200以使得基于内部电压执行测试编程操作。

例如，电压发生电路210的内部电压发生器211可以在控制逻辑300的控制下被激活以生成和输出内部电压Vint。选择器212可以从内部电压发生器211接收内部电压Vint，并且可以响应于模式信号而选择内部电压Vint并向调整器213输出内部电压Vint。调整器213可以使用接收到的内部电压Vint生成操作电压Vop，并且向行解码器220输出操作电压Vop。

在测试编程操作期间，读/写电路230的页缓冲器PB1至PBm可以接收并临时存储具有预设图案或随机图案的编程数据，并且可以基于临时存储的编程数据控制相应位线BL1至BLm的电位电平。

行解码器220可以响应于行地址RADD而向联接到被选存储块(例如，MB1)的本地线LL传送操作电压Vop。例如，在操作电压Vop当中，编程电压可以施加到被选字线，并且通过电压可以施加到未选字线，因此可以执行测试编程操作。

可以对从被选存储块(例如，MB1)中选择的至少一页执行测试编程操作。作为测试编程操作的结果，至少一个被选页中所包括的存储器单元可以被编程为至少一个编程状态PV。

在操作S1230，控制逻辑300可以控制外围电路200以使得执行第一阈值电压分布测量操作。

例如，控制逻辑300控制外围电路200以使得在第一阈值电压分布测量操作期间，检测低点(LP)和高点(HP)，低点(LP)是已经执行了测试编程操作的存储器单元当中具有最低阈值电压的存储器单元的阈值电压，并且高点(HP)是具有最高阈值电压的存储器单元的阈值电压。

例如，电压发生电路210可以使用内部电压Vint生成并输出包括验证电压的多个操作电压Vop。行解码器220可以响应于行地址RADD而向联接到被选存储块(例如，MB1)的本地线LL传送操作电压Vop。例如，在操作电压Vop当中，验证电压可以施加到被选字线，并且通过电压可以施加到未选字线。

读/写电路230的页缓冲器PB1至PBm可以通过感测位线BL1至BLm的电位电平或电流量来检测验证数据。当基于读取的验证数据检测到具有低于验证电压的阈值电压的存储器单元时，控制逻辑200可以通过将验证电压减小预设的步长电压来重置验证电压，并且可以控制外围电路200以使得重新执行上述验证操作。当基于读取的验证数据未检测到具有低于验证电压的阈值电压的存储器单元时，控制逻辑200可以检测最后使用的验证电压作为第一阈值电压分布的低点LP。

此外，当在类似于上述方法逐渐增加验证电压的同时执行验证操作并且未检测到具有高于验证电压的阈值电压的存储器单元时，可以检测到最后使用的验证电压作为第一阈值电压分布的高点HP。

在操作S1250，控制逻辑300可以控制外围电路200以使得基于外部电压执行测试编程操作。

例如，电压发生电路210可以使用外部电压Vext生成多个操作电压Vop并输出操作电压Vop。

在测试编程操作期间，读/写电路230的页缓冲器PB1至PBm可以接收并临时存储具有预设图案或随机图案的编程数据，并且可以基于临时存储的编程数据控制相应位线BL1至BLm的电位电平。操作S1250处的编程数据可以具有与上述操作S1210处的编程数据相同的数据图案。

行解码器220可以响应于行地址RADD而向联接到被选存储块(例如，MB1)的本地线LL传送操作电压Vop。例如，在操作电压Vop当中，编程电压可以施加到被选字线，并且通过电压可以施加到未选字线，因此可以执行测试编程操作。

可以对从被选存储块(例如，MB1)中选择的至少一页执行测试编程操作。作为测试编程操作的结果，至少一个被选页中所包括的存储器单元可以被编程为至少一个编程状态PV。

在操作S1270，控制逻辑300可以控制外围电路200以使得执行第二阈值电压分布测量操作。

可以类似于第一阈值电压分布测量操作地执行第二阈值电压分布测量操作。也就是说，在第二阈值电压分布测量操作期间，可以检测第二阈值电压分布的低点LP和高点HP。

在操作S1290，控制逻辑300可以确定第二阈值电压分布是否被包括在第一阈值电压分布中。

例如，当第二阈值电压分布的高点HP低于或等于第一阈值电压分布的高点HP时，控制逻辑300可以确定第二阈值电压分布被包括在第一阈值电压中，而当第二阈值电压分布的高点HP高于第一阈值电压分布的高点HP时，控制逻辑300可以确定第二阈值电压分布不包括在第一阈值电压分布中。

在实施方式中，当第二阈值电压分布的低点LP等于或高于第一阈值电压分布的低点LP并且第二阈值电压分布的高点HP低于或等于第一阈值电压分布的高点HP时，控制逻辑300可以确定第二阈值电压分布被包括在第一阈值电压分布中。相反，当第二阈值电压分布的低点LP低于第一阈值电压分布的低点LP时或者当第二阈值电压分布的高点HP高于第一阈值电压分布的高点HP时，控制逻辑300可以确定第二阈值电压分布不包括在第一阈值电压分布中。

当在上述操作S1290处第二阈值电压分布包括在第一阈值电压分布中(在“是”的情况下)时，修整信号发生器330可以生成并输出修整信号trim<n：1>，使得保持可变电阻电路214的电阻值。

当在上述操作S1290处，第二阈值电压分布不包括在第一阈值电压分布中(在“否”的情况下)时，修整信号发生器330可以在操作S1310处生成并输出修整信号trim<n：1>以使得增大可变电阻电路214的电阻值。因此，可以增大可变电阻电路214的电阻值，并且可以重新执行从上述操作S1250开始的过程。

图13是例示具有图2的存储器装置的存储器系统的实施方式的图。

参照图13，存储器系统30000可以被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100(例如，图1的存储器装置1100)和能够控制存储器装置1100的操作的存储器控制器1200(例如，图1的存储器控制器1200)。存储器控制器1200可以在处理器3100的控制下控制存储器装置1100的数据存取操作，例如，编程操作、擦除操作或读取操作。

可以在存储器控制器1200的控制下经由显示器3200输出被编程到存储器装置1100的数据。

无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号转换成可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并且向存储器控制器1200或显示器3200发送经处理的信号。存储器控制器1200可以将由处理器3100处理的信号编程到存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号转换成无线电信号，并通过天线ANT向外部装置输出无线电信号。输入装置3400可以用于输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据。输入装置3400可以被实现为诸如触摸板、计算机鼠标之类的指点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得经由显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据、或者从输入装置3400输出的数据。

在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器3100的一部分或者实现为与处理器3100分开提供的芯片。

图14是例示具有图2的存储器装置的存储器系统的实施方式的图。

参照图14，存储器系统40000可以被实施在个人计算机、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。

存储器系统40000可以包括存储器装置1100(例如，图1的存储器装置1100)和能够控制存储器装置1100的数据处理操作的存储器控制器1200(例如，图1的存储器控制器1200)。

处理器4100可以根据通过输入装置4200输入的数据经由显示器4300输出存储器装置1100中所存储的数据。例如，输入装置4200可以实现为诸如触摸板、计算机鼠标之类的指点装置、小键盘或键盘。

处理器4100可以控制存储器系统40000的整体操作，并且可以控制存储器控制器1200的操作。在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器4100的一部分或实现为与处理器4100分开提供的芯片。

图15是例示具有图2的存储器装置的存储器系统的实施方式的图。

参照图15，存储器系统50000可以被实现为图像处理装置，例如，数码相机、设置有数码相机的移动电话、设置有数码相机的智能电话、或设置有数码相机的平板PC。

存储器系统50000可以包括存储器装置1100(例如，图1的存储器装置1100)和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200(例如，图1的存储器控制器1200)。

存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且可以向处理器5100或存储器控制器1200传输经转换的数字信号。在处理器5100的控制下，经转换的数字信号可以经由显示器5300输出或可以通过存储器控制器1200存储在存储器装置1100中。此外，可以在处理器5100或存储器控制器1200的控制下经由显示器5300输出存储器装置1100中所存储的数据。

在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以实现为处理器5100的一部分或者实现为与处理器5100分开提供的芯片。

图16是例示具有图2的存储器装置的存储器系统的实施方式的图。

参照图16，存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100(例如，图1的存储器装置1100)、存储器控制器1200(例如，图1的存储器控制器1200)和卡接口7100。

存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。

此外，卡接口7100可以根据主机60000的协议来对主机60000和存储器控制器1200之间的数据交换进行接口连接。在实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口7100可以是指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件、或者由硬件执行的信号传输方法。

当存储器系统70000联接到诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。

本公开在执行使用外部电压生成操作电压的操作时调整操作电压上升的时间，从而提高了存储器装置的可靠性。

此外，本公开可以通过基于使用外部电压生成的操作电压执行测试操作来检查单元特性，从而提高存储器装置的可靠性。

虽然出于示例性目的已经公开了本公开的各种实施方式，但是本领域技术人员将理解，可以有各种修改、添加和替换。因此，本公开的范围必须由所附权利要求书和权利要求书的等同物来定义，而不是由它们之前的说明书来定义。

相关申请的交叉引用

本申请要求于2020年4月7日提交的韩国专利申请No.10-2020-0042382的优先权，其全部内容通过引用合并于此。