具体实施方式

各种实施方式涉及一种具有提高的操作特性的半导体装置。

本文公开的具体结构描述或功能描述仅是出于描述本公开的实施方式的目的而为例示性的。实施方式可以以各种其它形式实现，并且不应当被解释为限于本文阐述的实施方式。

附图是各种实施方式(和中间结构)的示意图示。因此，可以预期例如由于制造技术和/或公差而导致的图示的配置和形状的偏差。因此，所描述的实施方式不应当被解释为限于本文示出的特定配置和形状，而是可以包括不脱离如所附权利要求中所限定的本发明的精神和范围的配置和形状的偏差。

在附图中，为了图示清晰，可能放大尺寸。应当理解，当一个元件被称为在两个元件“之间”时，该一个元件可以是该两个元件之间的唯一元件，或者也可以存在一个或更多个插入元件。应当理解，附图是所描述的装置的简化示意图示，并且可能不包括公知的细节或部件。

还应当理解，当一个元件被称为“连接到”或“联接到”另一元件时，该一个元件可以直接位于该另一元件上，连接或联接到该另一元件，或者可以存在一个或更多个中间元件。此外，连接/联接可以不限于物理连接，而是还可以包括非物理连接，例如无线连接。

如本文所用，单数形式还旨在包括复数形式，除非上下文另有明确相反指示。

还应当理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”、“含有”指定所描述的元件的存在，并且不排除一个或更多个其它元件的存在或添加。如本文所用，术语“和/或”包括相关联的列出项目中的一个或更多个的任意和所有组合。

还应当注意，在不脱离本发明的范围的情况下，一个实施方式中存在的特征可以与另一实施方式的一个或更多个特征一起使用。

图1是示出根据本公开的一个实施方式的半导体装置的配置的框图。

参照图1，半导体装置100可以包括单元阵列110和外围电路120。外围电路120可以包括地址解码器121、读写电路123、输入/输出(I/O)电路124、控制逻辑125和源极线电压提供电路126。半导体装置100可以是存储器装置。在一个实施方式中，半导体装置100可以是易失性存储器装置。在另一实施方式中，半导体装置100可以是非易失性存储器装置。例如，半导体装置100可以是闪存存储器装置。

单元阵列110可以通过行线RL连接到地址解码器121，并且通过列线CL连接到读写电路123。行线RL可以是字线，并且列线CL可以是位线。然而，字线和位线是相对概念。行线可以是位线，并且列线可以是字线。

单元阵列110可以通过公共源极线CSL连接到源极线电压提供电路126。开关可以连接在公共源极线CSL和源极线电压提供电路126之间。可以由开关来控制公共源极线CSL和源极线电压提供电路126之间的电连接，并且可以由控制逻辑125来控制开关。

单元阵列110可以包括至少一个平面。平面可以包括多个存储器块BLK，并且可以将存储器块BLK分组为多个组GR。每个组GR可以包括多个存储器块BLK。公共源极线CSL可以连接到组GR。各个公共源极线CSL可以一一对应地分别连接到各个组GR。此外，可以独立驱动连接到不同组GR的公共源极线CSL。每一个存储器块BLK可以包括多个存储器串。此外，每一个存储器块BLK可以包括多个页。

控制逻辑125可以连接到地址解码器121、读写电路123、I/O电路124和源极线电压提供电路126。控制逻辑125可以从I/O电路124接收命令CMD和地址ADDR。根据接收到的命令CMD，控制逻辑125可以控制地址解码器121、读写电路123和源极线电压提供电路126执行内部操作。

地址解码器121可以通过行线RL连接到单元阵列110。例如，地址解码器121可以通过字线、虚设字线、源极选择线和漏极选择线连接到单元阵列110。此外，地址解码器121可以在控制逻辑125的控制下控制行线RL。例如，地址解码器121可以从控制逻辑125接收地址ADDR，并且在单元阵列110的各个组GR中选择一个组GR。作为另一示例，地址解码器121可以根据接收到的地址ADDR在单元阵列110的各个存储器块BLK中选择一个块BLK。

可以以页为单位执行半导体装置100的编程操作和读取操作。例如，在编程操作和读取操作中，地址ADDR可以包括块地址和行地址。地址解码器121可以对接收到的地址ADDR中的块地址进行解码。地址解码器121可根据所解码的块地址产生块选择信号，并且根据块选择信号选择一个存储器块BLK。此外，地址解码器121可以根据所解码的块地址或块选择信号生成组选择信号。地址解码器121可以根据组选择信号选择一个组GR。

地址解码器121可以对接收到的地址ADDR中的行地址进行解码，并且根据所解码的行地址选择所选存储器块BLK的任何一页。

可以以存储器块为单位执行半导体装置100的擦除操作。例如，在擦除操作中，地址ADDR可以包括块地址。地址解码器121可以对接收到的地址ADDR中的块地址进行解码。地址解码器121可以根据所解码的块地址选择一个存储器块BLK，并且选择对应的存储器块所属的组GR。

源极线电压提供电路126向公共源极线CSL提供源极线电压。源极线电压提供电路126可以响应于命令CMD而提供用于编程操作、读取操作或擦除操作的源极线电压。可以根据组选择信号选择组GR，并且所选组GR的公共源极线可以电连接到源极线电压提供电路126。未选组GR可以与源极线电压提供电路126电断开并且被浮置。源极线电压可以仅施加到所选组GR的公共源极线CSL，而不施加到未选组GR的公共源极线CSL。源极线电压可以包括擦除电压、电源电压、接地电压、预充电电压等。

读写电路123可以通过列线CL连接到单元阵列110。读写电路123可以包括多个页缓冲器。页缓冲器可以通过列线CL访问单元阵列110。

在编程操作中，读写电路123可以传输从I/O电路124接收的数据DATA，并且所选页的存储器单元可以根据传输的数据DATA进行编程。数据DATA可以是待分别编程到各个存储器单元的多位数据。在读取操作中，读写电路123可以通过列线CL从所选页的存储器单元读取数据DATA，并且将读取的数据DATA输出到I/O电路124。在擦除操作中，读写电路123可以使列线CL浮置。在编程操作和擦除操作中可以包括验证操作。验证操作可以以类似于读取操作的方式的方式执行。

图2和图3是示出根据本公开的一个实施方式的半导体装置的单元阵列结构的电路图。

参照图2，单元阵列可以包括多个存储器块BLK。存储器块BLK可以沿第一方向I布置、沿与第一方向I相交的第二方向II布置，或者沿第一方向I和第二方向II布置。此外，存储器块BLK可以沿第三方向III层叠。第三方向III可以是从由第一方向I和第二方向II限定的平面突起的方向。第三方向III可以垂直于该平面。

每一个存储器块BLK可以包括多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可以沿第三方向III延伸。第三方向III可以是存储器单元MC进行层叠的方向。在该实施方式中，m可以是2或更大的整数。

第一存储器块BLK1可以包括连接在位线BL1至BLm和公共源极线CSL之间的存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m当中的在第二方向II上布置在同一条线上的存储器串可以共享位线BL1至BLm中的相应的一条位线。

存储器串MS11至MS1m和MS21至MS2m中的每一个可以包括至少一个源极选择晶体管SST、多个存储器单元MC和至少一个漏极选择晶体管DST。存储器串MS11至MS1m和MS21至MS2m中的每一个还可以包括连接在源极选择晶体管SST和存储器单元MC之间的至少一个源极侧虚设存储器单元。存储器串MS11至MS1m和MS21至MS2m中的每一个还可以包括连接在漏极选择晶体管DST和存储器单元MC之间的至少一个漏极侧虚设存储器单元。

被包括在存储器串MS11至MS1m和MS21至MS2m中的每一个中的至少一个源极选择晶体管SST可以串联连接在存储器单元MC和公共源极线CSL之间。源极选择晶体管SST的栅电极可以连接到至少一条源极选择线SSL。此外，处于相同水平的源极选择晶体管SST可连接到同一源极选择线SSL。

被包括在存储器串MS11至MS1m和MS21至MS2m中的每一个中的存储器单元MC可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。存储器单元MC的栅电极可以连接到字线WL，并且处于相同水平的存储器单元MC可以连接到同一字线WL。驱动存储器单元MC所需的字线电压(编程偏压、预编程偏压和读取偏压等)可以施加到每一条字线WL。

被包括在存储器串MS11至MS1m和MS21至MS2m中的每一个中的至少一个漏极选择晶体管DST可以串联连接在位线BL1至BLm中的相应的位线和存储器单元MC之间。漏极选择晶体管DST的栅电极可以连接到至少一条漏极选择线DSL。布置在相同行(第一方向I)上的存储器串(MS11至MS1m或MS21至MS2m)的漏极选择晶体管DST中的处于相同水平的漏极选择晶体管DST可以连接到相同的漏极选择线DSL。此外，布置在不同行(第一方向I)上的漏极选择晶体管SST可以连接到不同的漏极选择线DSL。

属于同一存储器块BLK的存储器串MS11至MS1m和MS21至MS2m共享公共源极线CSL。此外，多个存储器块BLK可以共享公共源极线，并且共享公共源极线CSL的存储器块可以构成一个组。可以独立驱动连接到不同组的公共源极线CSL。

参照图3，存储器块BLK可以包括连接在公共源极线CSL和位线BL1至BLm之间的存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可包括串联连接的至少一个源极选择晶体管SST、多个存储器单元MC、至少一个管式晶体管PT、多个存储器单元MC和至少一个漏极选择晶体管DST。存储器串MS11至MS1m和MS21至MS2m中的每一个可以布置成“U”形形状。

管式晶体管PT可以连接漏极侧存储器单元MC和源极侧存储器单元MC。此外，存储器串MS11至MS1m和MS21至MS2m中的每一个的管式晶体管PT的栅极可以连接到管线PL。该结构的其余部分类似于参照图2描述的结构，并且例如将会省略重复的描述。

图4是示出根据本公开的一个实施方式的半导体装置的配置的图。

参照图4，半导体装置可以包括存储器块BLK1至BLKx、公共源极线CSL1至CSLx以及源极线电压提供电路SSC。此外，半导体装置还可以包括开关SW1至SWx。这里，x是2或更大的整数。

一个平面PL可以包括多个存储器块BLK1至BLKx。可以将存储器块BLK1至BLKx分组为多个组GR1至GRx。属于组GR1至GRx的存储器块BLK1至BLKx的数量可以彼此相等或不同。第一组GR1可以包括各个第一存储器块BLK1。第二组GR2可以包括各个第二存储器块BLK2。第三组GR3可以包括各个第三存储器块BLK3。第x组GRx可以包括各个第x存储器块。

一个平面PL可以包括多条公共源极线CSL1至CSLx。公共源极线CSL1至CSLx可以彼此电隔离。公共电源极线CSL1至CSLx可以分别通过开关SW1至SWx电连接到源极线电压提供电路SSC。

公共源极线CSL1至CSLx可以分别连接到组GR1至GRx。第一公共源极线CSL1可以连接到第一组GR1。第一公共源极线CSL1共同连接到各个第一存储器块BLK1。第二公共源极线CSL2可以连接到第二组GR2。第二公共源极线CSL2可共同连接到各个第二存储器块BLK2。第三公共源极线CSL3可以连接到第三组GR3。第三公共源极线CSL3可以共同连接到各个第三存储器块BLK3。第x公共源极线CSLx可以连接到第x组GRx。第x公共源极线CSLx可以共同连接到各个第x存储器块BLKx。

源极线电压提供电路SSC提供源极线电压。源极线电压提供电路SSC根据接收到的命令提供源极线电压。源极线电压可以是擦除电压、电源电压、接地电压和预充电电压等。在编程操作中，源极线电压提供电路SSC可以提供正电压。例如，源极线电压提供电路SSC可以提供电源电压作为源极线电压。在读取操作中，源极线电压提供电路SSC可以提供接地电压或提供正电压。在擦除操作中，源极线电压提供电路SSC可以提供擦除电压。

可以由开关SW1至SWx控制公共源极线CSL1至CSLx与源极线电压提供电路SSC之间的连接。开关SW1至SWx可以接通或断开。可以由控制逻辑125控制开关SW1至SWx。可以接通对应于所选存储器块所属的组的开关，并且可断开其它开关。因此，可以将源极线电压提供到所选组的公共源极线，并且可以使未选组的公共源极线浮置。与此同时，在某些情况下，至少一个未选开关可以与所选开关一起接通。在这些情况下，可以将源极线电压提提供到至少一个未选组。

当选择了各个第一存储器块BLK1中的一个第一存储器块BLK1时，可以通过组选择信号接通第一开关SW1，并且可以断开其它开关SW2至SWx。第一公共源极线CSL1可以电连接到源极线电压提供电路SSC。此外，其它公共源极线CSL2至CSLx可以与源极线电压提供电路SSC电断开。

当选择各个第二存储器块BLK2中的一个第二存储器块BLK2时，可以通过组选择信号接通第二开关SW2，并且可以断开其它开关SW1和SW3至SWx。第二公共源极线CSL2可以电连接到源极线电压提供电路SSC。此外，其它公共源极线CSL1和CSL3至CSLx可以与源极线电压提供电路SSC电断开，并且可以被浮置。

类似地，当选择各个第三存储器块BLK3中的一个第三存储器块BLK3时，可以通过组选择信号接通第三开关SW3，并且可以断开其它开关SW1、SW2和SW4至SWx。第三公共源极线CSL3可以电连接到源极线电压提供电路SSC。此外，其它公共源极线CSL1、CSL2和CSL4至CSLx可以与源极线电压提供电路SSC电断开，并且可以被浮置。

根据上述配置，能够改善半导体装置的操作特性。在编程操作中，能够减小公共源极线的负载电容(loading capacitance)，并且能够对公共源极线快速充电。此外，能够减小位线的漏电流。在读取操作中，能够减小位线的漏电流，并且能够通过减小感测电流来确保读取裕量(read margin)。在擦除操作中，能够减小未选组的应力，并且能够减少第一页的读取失败(read fail)。

图5是示出根据本公开的一个实施方式的半导体装置的操作的图，其示出了禁止编程的存储器串的编程操作条件。

参照图5，在第一时间t1，将编程电压Vpgm施加到所选字线sel_WL，并且将通过电压Vpass施加到未选字线unsel_WL。所选字线sel_WL的电压可以达到通过电压Vpass，并且然后增加到编程电压Vpgm。截止源极选择晶体管和漏极选择晶体管，从而能够使未选存储器串的沟道升压。因此，未选存储器串的沟道电压CH_potential增大，并且未选存储器串被禁止编程。

对应于所选组的公共源极线sel_CSL电连接到源极线电压提供电路，并且源极线电压Vsl施加到所选公共源极线sel_CSL。可以使对应于未选组的未选公共源极线浮置。

在第二时间t2，使所选字线sel_WL、未选字线unsel_WL和所选公共源极线sel_CSL放电。所选字线sel_WL可以早于未选字线unsel_WL放电。

根据上述操作方法，独立地控制被包括在一个平面中的各个公共源极线，从而能够提高编程操作特性。当被包括在相同平面中的存储器块共享一条公共源极线时，由于公共源极线和未选存储器块的源极选择线之间存在的电容器，公共源极线可能缓慢充电(见虚线)。另一方面，根据本公开的实施方式，由于仅将源极线电压Vsl施加到所选公共源极线sel_CSL，因此所选公共源极线sel_CSL能够快速充电。

图6是示出根据本公开的一个实施方式的半导体装置的操作的图，其示出了禁止编程的存储器串的编程操作条件。

参照图6，在第一时间t1，对应于所选组的公共源极线sel_CSL电连接到源极线电压提供电路，并且源极线电压Vsl施加到所选公共源极线sel_CSL。可以使对应于未选组的未选公共源极线浮置。通过接通源极选择晶体管而将存储器串连接到所选源极线sel_CSL。因此，存储器串的沟道得以预充电。

在第二时间t2，将编程电压Vpgm施加到所选字线sel_WL，并且将通过电压Vpass施加到未选字线unsel_WL。所选字线sel_WL的电压可以达到通过电压Vpass，并且然后增加到编程电压Vpgm。截止源极选择晶体管和漏极选择晶体管，从而使未选存储器串的沟道能够升压。因此，未选存储器串的沟道电压CH_potential增大。

在第三时间t3，使所选字线sel_WL、未选字线unsel_WL和所选公共源极线sel_CSL放电。所选字线sel_WL可以早于未选字线unsel_WL放电。

根据上述操作方法，通过使用所选公共源极线sel_CSL对存储器串的沟道区进行预充电。因此，即使当采用电平低于图5所示的通过电压Vpass的电平的通过电压Vpass时，沟道区也能够充分升压，并且能够最小化通过干扰(pass disturb)。此外，由于源极线电压Vsl仅施加到所选公共源极线sel_CSL，因此所选公共源极线sel_CSL能够快速充电。

图7是示出根据本公开的一个实施方式的存储器系统的图。

参照图7，存储器系统1000可以包括被配置为存储数据的存储器装置1200和被配置为在存储器装置1200和主机2000之间通信的存储器控制器1100。

主机2000可以是将数据存储在存储器系统1000中或从存储系统1000获取数据的装置或系统。主机2000可以生成针对各种操作的请求RQ，并且将所生成的请求RQ输出到存储器系统1000。请求RQ可以包括针对编程操作的编程请求、针对读取操作的读取请求和针对擦除操作的擦除请求等。主机2000可以通过各种接口与存储器系统1000通信，各种接口例如为快速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)、快速非易失性存储器(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)。

主机2000可以包括计算机、便携式数字装置、平板、数字摄像机、数字音频播放器、电视、无线通信装置和蜂窝电话中的至少一种，但是本公开的实施方式不限于此。

存储器控制器1100可以控制存储器系统1000的整体操作。存储器控制器1100根据主机2000的请求RQ控制存储器装置1200。存储器控制器1100可以根据主机2000的请求控制存储器装置1200执行编程操作、读取操作和擦除操作等。另选地，存储器控制器1100可以在没有主机2000的任何请求的情况下执行后台操作以提高存储器系统1000的性能。

存储器控制器1100可以将控制信号CTRL和数据信号DQ发送到存储器装置1200，以控制存储器装置1200的操作。控制信号CTRL和数据信号DQ可以通过不同的输入/输出线发送到存储器装置1200。数据信号DQ可以包括命令CMD、地址ADD或数据DATA。控制信号CTRL可以用于区分输入数据信号DQ的时段。

存储器装置1200可以在存储器控制器1100的控制下执行编程操作、读取操作和擦除操作等。在一个实施方式中，存储器装置1200可以由当电源中断时存储的数据消失的易失性存储器装置实现。在一个实施方式中，存储器装置1200可以由即使在电源中断时也会保留存储的数据的非易失性存储器装置实现。在一个实施方式中，存储器装置1200可以是上述半导体装置100。存储器装置1200可以是闪存存储器装置。

当从主机2000请求编程操作、读取操作或擦除操作时，存储器控制器1100命令存储器装置1200执行编程操作、读取操作或擦除操作，使得通过使用参照图1至图6描述的方法来选择存储器块。

图8是示出根据本公开的一个实施方式的存储器系统的图。

参照图8，存储器系统30000可以实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置2200和能够控制存储器装置2200的操作的存储器控制器2100。

存储器控制器2100可以在处理器3100的控制下控制存储器装置2200的数据存取操作，例如编程操作、擦除操作或读取操作等。

编程在存储器装置2200中的数据可以在存储控制器2100的控制下通过显示器3200输出。

无线电收发机3300可以通过天线ANT发送/接收无线电信号。例如，无线电收发机3300可以将通过天线ANT接收的无线电信号改变为能够由处理器3100处理的信号。例如，处理器3100可以处理从无线电收发机3300输出的信号，并且将处理的信号发送到存储器控制器2100或显示器3200。存储器控制器2100可以将由处理器3100处理的信号发送到存储器装置2200。此外，无线电收发机3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变的无线电信号输出至外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据的装置，并且可以实现为诸如触摸板、计算机鼠标、小键盘或键盘的定点装置。处理器3100可以控制显示器3200的操作，使得能够通过显示器3200输出从存储器控制器2100输出的数据、从无线电收发机3300输出的数据或者从输入装置3400输出的数据。

在一些实施方式中，能够控制存储器装置2200的操作的存储器控制器2100可以实现为处理器3100的一部分，或者实现为与处理器3100分离的芯片。

图9是示出根据本公开的一个实施方式的存储器系统的图。

参照图9，存储器系统40000可以实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。

存储器系统40000可以包括存储器装置2200和能够控制存储器装置2200的数据处理操作的存储器控制器2100。

处理器4100可以根据通过输入装置4200输入的数据通过显示器4300输出存储在存储器装置2200中的数据。例如，输入装置4200可以实现为诸如触摸板、计算机鼠标、小键盘或键盘的定点装置。

处理器4100可以控制存储器系统40000的整体操作，并且控制存储器控制器2100的操作。在一些实施方式中，能够控制存储器装置2200的操作的存储器控制器2100可以实现为处理器4100的一部分，或实现为与处理器4100分离的芯片。

图10是示出根据本公开的一个实施方式的存储器系统的图。

参照图10，存储器系统50000可以实现为图像处理装置，例如数字摄像机、具有附接到其上的数字摄像机的移动终端、具有附接到其上的数字摄像机的智能电话，或具有附接到其上的数字摄像机的平板PC。

存储器系统50000可以包括存储器装置2200和能够控制存储器装置2200的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器2100。

存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且可以将转换的数字信号发送到处理器5100或存储器控制器2100。在处理器5100的控制下，转换的数字信号可以通过显示器5300输出，或者可以通过存储器控制器2100存储在存储器装置2200中。此外，存储器装置2200中存储的数据可以在处理器5100或存储器控制器2100的控制下通过显示器5300输出。

在一些实施方式中，能够控制存储器装置2200的操作的存储器控制器2100可以实现为处理器5100的一部分，或者实现为与处理器5100分离的芯片。

图11是示出根据本公开的一个实施方式的存储器系统的图。

参照图11，存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置2200、存储器控制器2100和卡接口7100。

存储器控制器2100可以控制存储器装置2200和卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。

卡接口7100可以根据主机60000的协议对主机60000和存储器控制器2100之间的数据交换进行接口连接。在一些实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以包括适于支持主机60000使用的协议的硬件、嵌入硬件中的软件或信号传输方案。

当存储器系统70000连接到主机60000(例如，PC、平板PC、数字摄像机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器2100与存储器装置2200进行数据通信。

根据本公开，提供了一种具有提高的操作特性和增强的可靠性的半导体装置。

尽管已经参照本公开的某些实施方式示出和描述了本公开，但本领域技术人员应当理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。例如，本公开的范围不应当限于上述实施方式，而应当不仅由所附权利要求而且由其等同物来确定。

在上述实施方式中，可以选择性地执行所有操作。在每个实施方式中，操作不必按照所描述的顺序执行，并且可以重新排列。在本说明书和附图中公开的实施方式是用于帮助理解本公开的示例，并且本公开不限于此。也就是说，对于本领域的技术人员来说，显然可以根据本公开的技术范围进行各种修改。

此外，在附图和说明书中已经描述了本公开的实施方式。尽管本文使用了特定的术语，但这些术语仅用于描述本公开的实施方式。例如，本公开不限于上述实施方式，并且在本公开的精神和范围内可以进行各种变型。对于本领域的技术人员来说，除了本文公开的实施方式之外，显然能够基于本公开的技术范围进行各种修改。

相关申请的交叉引用

本申请要求在2020年4月6日提交的韩国专利申请No.10-2020-0041734的优先权，其全部内容通过引用结合于此。