阅读说明：本技术 阵列基板及其制备方法 (Array substrate and preparation method thereof ) 是由 *** 于 2020-06-08 设计创作，主要内容包括：本发明提供一种阵列基板及其制备方法,包括：衬底、至少一个第一薄膜晶体管以及至少一个第二薄膜晶体管。本发明通过第一刻蚀阻挡块限定了第一薄膜晶体管以及第二薄膜晶体管。并且通过将第二刻蚀阻挡块设置在有源层与第一源极之间,而第一漏级靠近所述有源层,进而缩短了第一薄膜晶体管的有效沟道,使得晶体管的迁移率和面板的像素数量可以大幅度提升。(The invention provides an array substrate and a preparation method thereof, wherein the preparation method comprises the following steps: the device comprises a substrate, at least one first thin film transistor and at least one second thin film transistor. The present invention defines a first thin film transistor and a second thin film transistor by a first etch stopper. And the second etching stop block is arranged between the active layer and the first source electrode, and the first drain electrode is close to the active layer, so that the effective channel of the first thin film transistor is shortened, and the mobility of the transistor and the pixel number of the panel can be greatly improved.)

阵列基板及其制备方法

技术领域

本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法。

背景技术

一般薄膜晶体管的多晶硅有源层的迁移率较大，使得低温多晶硅(LTPS)薄膜晶体管的漏电流(Ioff)较大，LTPS基板在低频驱动下的功耗较大，难以很好的保持静态黑画面，画面品质较差；并且，为了更好的展开灰阶，在LTPS基板中，需要将驱动薄膜晶体管(英文：Driver Thin Film Transistor；简称：DTFT)的沟道制作的很长，这样就难以实现LTPS基板的高分辨率(分辨率指的是每英寸所设置的像素数目(英文：Pixel Per Inch；简称：PPI)；)。

此外，多晶硅有源层的迟滞(英文：Hysteresis)较大，因此LTPS基板容易出现画面残像的问题。

由于氧化物材料的有源层的迁移率较小，使得氧化物薄膜晶体管的漏电流较小，氧化物基板在低频驱动下的功耗较小，能够很好的保持静态黑画面，提升画面品质；并且，在氧化物基板中，无需将DTFT的沟道制作的很长，就能更好的展开灰阶，实现高PPI。

此外，氧化物有源层的迟滞较小，氧化物基板不容易出现画面残像问题；所以氧化物薄膜晶体管的均一性比LTPS薄膜晶体管的均一性好。

因此，有必要提供一种阵列基板，能够以金属氧化物薄膜晶体管为开关薄膜晶体管，LTPS为驱动薄膜晶体管，同时解决LTPS基板的分辨率问题和晶体管的迁移率较小的问题。

发明内容

本发明的目的，提供一种阵列基板及其制备方法，制备氧化物薄膜晶体管与低温多晶硅薄膜晶体管混合的阵列基板，能够提升晶体管的迁移率和面板的像素数量。

为了达到上述目的，提供一种阵列基板，其特征在于，包括：衬底；以及并列设于所述衬底上的至少一个第一薄膜晶体管以及至少一个第二薄膜晶体管，所述第一薄膜晶体管为氧化物薄膜晶体管，所述第二薄膜晶体管为LTPS薄膜晶体管；其中，所述第一薄膜晶体管包括：第一栅极，设于所述衬底上；栅极绝缘层，设于所述第一栅极以及所述衬底上；有源层，设于所述栅极绝缘层上；第一漏级，设于所述栅极绝缘层上，所述第一漏级与所述有源层同层制备；第一刻蚀阻挡块，设于所述栅极绝缘层上，且所述第一刻蚀阻挡块位于所述第二薄膜晶体管与所述第一漏级之间；以及第一源极，设于所述有源层上。

进一步地，所述第一薄膜晶体管还包括：第二刻蚀阻挡块，设于所述有源层以及所述第一漏级之间。

进一步地，所述第二刻蚀阻挡块与所述第一刻蚀阻挡块同层制备。

进一步地，所述有源层与所述第一漏级的材料为铟镓锌氧化物。

进一步地，所述第二薄膜晶体管包括：第二栅极，设于所述衬底上且被所述栅极绝缘层包覆，所述第二栅极与所述第一栅极同层制备；多晶硅层，设于所述栅极绝缘层上；第二源级，设于所述第一刻蚀阻挡块以及所述多晶硅层上；第二漏级，设于所述多晶硅层上。

进一步地，所述第二源级、所述第二漏级以及所述第一源级同层制备。

进一步地，所述栅极绝缘层设有一开槽，所述开槽向下延伸至所述第二栅极表面，所述有源层通过所述通孔连接所述第二栅极。

进一步地，钝化层，设于所述第一薄膜晶体管以及所述第二薄膜晶体管上；第一电极，设于所述钝化层且连接所述第二薄膜晶体管。

本发明另一目的为提供一种阵列基板的制备方法，包括：提供一衬底；形成第一栅极以及第二栅极于所述衬底层上；形成栅极绝缘层于所述第一栅极、所述第二栅极以及所述衬底上；形成有源层、第一漏级以及多晶硅层于所述栅极绝缘层上；形成第一刻蚀阻挡块于所述栅极绝缘层上，且所述第一刻蚀阻挡块设于所述多晶硅层与所述第一漏级之间，形成第二刻蚀阻挡块于所述有源层上；以及形成第一源极于所述有源层上，形成第二源级于所述第一刻蚀阻挡块以及所述多晶硅层上，形成第二漏级于所述多晶硅层上。

进一步地，在所述的形成有源层、第一漏级以及多晶硅层于所述栅极绝缘层上的步骤中，具体包括：形成半导体层于所述栅极绝缘层上；形成第一单晶硅层于所述半导体层上后，所述半导体层形成所述有源层以及所述第一漏级，形成第二单晶硅层于所述栅极绝缘层上，形成诱导层于所述第二单晶硅层上；对所述有源层以及所述第二单晶硅层使用高温退火工艺，所述第二单晶硅层形成所述多晶硅层；移除所述诱导层以及所述第一单晶硅层。

本发明的有益效果是：本发明提供一种阵列基板及其制备方法，通过第一刻蚀阻挡块限定了第一薄膜晶体管以及第二薄膜晶体管。并且通过将第二刻蚀阻挡块设置在有源层与第一源极之间，而第一漏级靠近所述有源层，进而缩短了第一薄膜晶体管的有效沟道，使得晶体管的迁移率和面板的像素数量可以大幅度提升。

附图说明

下面结合附图，通过对本发明的

具体实施方式

详细描述，将使本发明的技术方案及其它有益效果显而易见。

图1为本发明提供的阵列基板的结构示意图。

图2为本发明提供的阵列基板制备方法的步骤S1～S2的部分结构示意图。

图3为本发明提供的第一金属层图案的平面图。

图4为本发明提供的阵列基板制备方法的步骤S3的部分结构示意图。

图5为本发明提供的栅极绝缘层开槽的平面图。

图6为本发明提供的阵列基板制备方法的步骤S4的部分结构示意图。

图7为本发明提供的有源层图案的平面图。

图8为本发明提供的阵列基板制备方法的步骤S4的部分结构示意图。

图9为本发明提供的阵列基板制备方法的步骤S4的部分结构示意图。

图10为本发明提供的多晶硅层图案的平面图。

图11为本发明提供的阵列基板制备方法的步骤S5的部分结构示意图。

图12为本发明提供的多晶硅层图案的平面图。

图13为本发明提供的阵列基板制备方法的步骤S6的部分结构示意图。

图14为本发明提供的第二金属层图案的平面图。

图15为本发明提供的钝化层开孔的平面图。

图16为本发明提供的第一电极图案的平面图。

阵列基板100；

衬底101；第一薄膜晶体管110；第二薄膜晶体管120；

第一栅极1101；栅极绝缘层102；有源层1102；

第一漏级1103；第一源极1104；第一刻蚀阻挡块1105；

第二刻蚀阻挡块1106；第二栅极1201；多晶硅层1203；

第二源级1202；第二漏级1204；钝化层103；

第一电极104；开槽1121；凹槽1031。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“集成”、“相连”、“连接”可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

如图1所示，本发明提供一种阵列基板100，包括：衬底101、至少一个第一薄膜晶体管110以及至少一个第二薄膜晶体管120。

所述第一薄膜晶体管110为氧化物薄膜晶体管，所述第二薄膜晶体管120为LTPS薄膜晶体管。

所述衬底101为一叠层结构，相邻两层的材质不同，所述材质包括钼或铝。

所述第一薄膜晶体管110以及所述第二薄膜晶体管120并列设于所述衬底101上。所述第一薄膜晶体管110用作开关薄膜晶体管，所述第二薄膜晶体管120用作驱动薄膜晶体管。

所述第一薄膜晶体管110包括：第一栅极1101、栅极绝缘层102、有源层1102、第一漏级1103、第一源极1104、第一刻蚀阻挡块1105以及第二刻蚀阻挡块1106。

所述第一栅极1101设于所述衬底101上；所述第一栅极1101的厚度为2000～5500埃。所述第一栅极1101采用物理气相沉积(PVD)工艺制备得到。

所述栅极绝缘层102设于所述第一栅极1101以及所述衬底101上；所述栅极绝缘层102通过等离子增强化学气相沉积工艺沉积，沉积厚度为1500～4000埃。所述栅极绝缘层102为复合层，所述栅极绝缘层102的材料包括SiNx或SiOx。

所述有源层1102设于所述栅极绝缘层102上。

所述第一漏级1103设于所述栅极绝缘层102上，所述第一漏级1103与所述有源层1102同层制备。在于传统的制作方法，省去一个制备流程，减小了制备工艺。

所述第一漏级1103与所述有源层1102的材料包括铟镓锌氧化物，所述第一漏级1103具有导电特性。所述第一漏级1103与所述有源层1102厚度为300～700埃。

所述第一刻蚀阻挡块1105设于所述栅极绝缘层102上，且所述第一刻蚀阻挡块1105设于所述第二薄膜晶体管120与所述第一漏级1103之间。

所述第一刻蚀阻挡块1105通过等离子增强化学气相沉积工艺沉积制备，所述第一刻蚀阻挡块1105为复合层，其材料包括氮化硅或氧化硅。

所述第一源极1104设于所述有源层1102上。所述第一源极1104的厚度为2000～5500埃，所述第一源极1104为叠层结构，相邻膜层的材料不同，材料包括钼或铝。

本发明所提供的阵列基板100是通过第一刻蚀阻挡块1105限定所述第二薄膜晶体管120与所述第一薄膜晶体管110，因此排布紧密，节省空间。

而现有技术一般通过整面覆盖绝缘层对所述第二薄膜晶体管120与所述第一薄膜晶体管110进行限定，这会浪费材料。

所述第一薄膜晶体管110还包括：第二刻蚀阻挡块1106。

所述第二刻蚀阻挡块1106设于所述有源层1102与所述第一源极1104之间，而所述有源层1102与所述第一漏级1103相邻。

因此所述第二刻蚀阻挡块1106作为所述第一源极1104与所述第一漏级1103的有效沟道，将第一源极1104设置在有源层1102上，第一漏级1103设于有源层1102的一端，进而缩短了沟道的距离，使得晶体管的迁移率和面板的像素数量可以大幅度提升。现有技术的有效沟道一般通过设置在有源层1102两端的源漏电极限定，因而距离会受源漏极的之间的距离影响。

由于所述第一源极1104整面沉积并在所述第二刻蚀阻挡块1106上起落，因此所述第一源极1104为堤坝结构。

本发明提供的第一薄膜晶体管110，通过第二刻蚀阻挡块1106限定了第一薄膜晶体管110较短的有效沟道，进而晶体管的迁移率和面板的像素数量可以大幅度提升。

所述第二刻蚀阻挡块1106与所述第一刻蚀阻挡块1105同层制备。

所述第二薄膜晶体管120包括：第二栅极1201、多晶硅层1203、第二源级1202以及第二漏级1204。

所述第二栅极1201设于所述衬底101上且被所述栅极绝缘层102包覆，所述第二栅极1201与所述第一栅极1101同层制备。

所述第二栅极1201的厚度为2000～5500埃。所述第二栅极1201采用物理气相沉积(PVD)工艺制备得到。

所述多晶硅层1203设于所述栅极绝缘层102上。所述多晶硅层1203的厚度400～1000埃，通过PVD沉积制得。

所述第二源级1202设于所述第一刻蚀阻挡块1105以及所述多晶硅层1203上。所述第二源极的厚度为2000～5500埃，所述第二源极为叠层结构，相邻膜层的材料不同，材料包括钼或铝。

所述第二漏级1204设于所述多晶硅层1203上。所述第二漏极的厚度为2000～5500埃，所述第二漏极为叠层结构，相邻膜层的材料不同，材料包括钼或铝。

所述第二源级1202、所述第二漏级1204以及所述第一源级1104同层制备。并且所述第一漏级1103与所述有源层1102同层制备，这并未增加新的制程步骤。

所述栅极绝缘层102设有一开槽1121，所述开槽1121向下延伸至所述第二栅极1201表面，所述有源层1102通过所述通孔连接所述第二栅极1201。

所述阵列基板100还包括：钝化层103以及第一电极104。

所述钝化层103设于所述第一薄膜晶体管110以及所述第二薄膜晶体管120上。所述第一电极104设于所述钝化层103且连接所述第二薄膜晶体管120。

具体地，所述第一电极104通过凹槽1031连接所述第二薄膜晶体管120第二漏级1204，所述凹槽1031形成于所述钝化层103，所述凹槽1031向下延伸至所述第二漏级1204的表面。

本发明提供一种阵列基板100，通过第一刻蚀阻挡块1105限定了第一薄膜晶体管110以及第二薄膜晶体管120。通过将第二刻蚀阻挡块1106设置在有源层1102与第一源极1104之间，而第一漏级1103靠近所述有源层1102，进而缩短了第一薄膜晶体管110较短的有效沟道(指源极与漏级之间的距离)，使得晶体管的迁移率和面板的像素数量可以大幅度提升。

本发明还提供一种阵列基板的制备方法，用以制备得到所述的阵列狡辩，包括如下步骤。

S1、如图2所示，提供一衬底101；所述衬底101为一叠层结构，相邻两层的材质不同，所述材质包括钼或铝。

S2、同时参照图3所示，形成第一栅极1101以及第二栅极1201于所述衬底101层上。

具体地，通过使用PVD工艺分别沉积2000～5500埃的金属材料,再利用黄光工艺和刻蚀工艺图案化得到的所述第一栅极1101以及所述第二栅极1201。

图3中的区域110即为本发明的薄膜晶体管区域，并给出了整个像素结构的图案，薄膜晶体管区域左右两侧为子像素区域。图3为像素结构中第一金属层(M1)的图案。

S3、如图4以及图5所示，形成栅极绝缘层102于所述第一栅极1101、所述第二栅极1201以及所述衬底101上。

具体地，通过等离子增强化学气相沉积工艺沉积氮化硅或氧化硅材料并使用黄光工艺和刻蚀工艺图案化得到所述栅极绝缘层102，所述栅极绝缘层102具有一开槽1121，所述开槽1121向下凹陷至所述第二栅极1201的上表面。

所述栅极绝缘层102的厚度为1000～2500埃。

S4、形成有源层1102、第一漏级1103以及多晶硅层1203于所述栅极绝缘层102上。

在所述的形成有源层1102、第一漏级1103以及多晶硅层1203于所述栅极绝缘层102上的步骤中，具体包括S401～S404。

S401、如图6所示，形成半导体层105于所述栅极绝缘层102上，所述半导体层105通过所述开槽1121连接所述第二栅极1201。

具体地，通过用PVD工艺沉积IGZO氧化物材料,厚度为300～700埃，并利用黄光工艺和刻蚀工艺图案化得到所述半导体层105。其中，IGZO氧化物材料图案如图7所示。

S402、参照图8所示，形成第一单晶硅层106于所述半导体层105上后，所述半导体层105形成所述有源层1102以及所述第一漏级1103；形成第二单晶硅107层于所述栅极绝缘层102上，并形成诱导层108于所述第二单晶硅层107上。

因为在所述半导体层105上方的第一单晶硅层106可以通过氢离子，使得对应部分的半导体层105导电，该部分即为所述第一漏级1103。

具体地，通过等离子增强化学气相沉积工艺沉积a-Si层，厚度400～1000埃，再通过PVD沉积50～200埃Ni-Si合金的诱导层，最后通过黄光工艺和刻蚀工艺图案化得到所述第一单晶硅层106、所述第二单晶硅层107以及所述诱导层108。

S403、对所述有源层1102以及所述第二单晶硅层107使用高温退火工艺，所述第二单晶硅层107形成所述多晶硅层1203。

具体地，通过高温退火对所述有源层1102进行缺陷修复和a-Si晶华形成所述多晶硅层1203，退火温度为300～600℃，时间为0.5～4小时。

S404、移除所述诱导层108以及所述第一单晶硅层106，得到如图9所示的结构，图10为该结构的平面图案。

S5、如图11以及12所示，形成第一刻蚀阻挡块1105于所述栅极绝缘层102上，且所述第一刻蚀阻挡块1105设于所述多晶硅层1203与所述第一漏级1103之间，形成第二刻蚀阻挡块1106于所述有源层1102上。

具体地，通过等离子增强化学气相沉积工艺沉积,厚度100～2000埃的氧化硅或氮化硅材料，再依次利用黄光工艺和刻蚀工艺制得所述第一刻蚀阻挡块1105以及所述第二刻蚀阻挡块1106。

图12为所述第一刻蚀阻挡块1105与所述第二刻蚀阻挡块1106的图案。

S6、如图13以及14所示，形成第一源极1104于所述有源层1102上，形成第二源级1202于所述第一刻蚀阻挡块1105以及所述多晶硅层1203上，形成第二漏级1204于所述多晶硅层1203上。

具体地，通过PVD工艺分别沉积形成2000～5500埃的金属材料,再利用黄光工艺和刻蚀工艺图案化得到的第一源极1104、第二源级1202以及第二漏级1204。

图14为第二金属层(M2)的图案，上下两根水平的线为数据线。垂直的虚线处的剖面结构即为图1。

最后需要进行如图15所示的钝化层开孔，以及如图16所示的第一电极104的涂布形成本发明的像素结构。多个像素结构阵列排布即可形成本发明的显示面板。

本发明提供一种阵列基板的制备方法，通过在制备所述有源层1102的时候一同制备第一漏级1103，并且通过第一刻蚀阻挡块1105对两个薄膜晶体管进行限定；接着将第一源极1104设于第二刻蚀阻挡块1106的上，进而所述第二刻蚀阻挡块1106所限定的第一薄膜晶体管110的沟道变短，使得每个晶体管的有效面积减小，进而使得迁移率和面板的像素数量可以大幅度提升。

以上对本发明进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。