具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1及图18，本发明的非易失性存储器可以包括多个存储单元，在一个实施例中，非易失性存储器结构可以包括多个存储单元，每个存储单元包括衬底100、源极200、漏极 300和栅极400结构，其中衬底100可以包括但不仅限于单晶或多晶半导体材料，衬底100 还可以包括本征单晶硅衬底100或掺杂的硅衬底100。该衬底100包括第一掺杂类型的衬底 100，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P 型作为示例，即本实施例中，所述衬底100仅以P型衬底100作为示例，例如为P型硅衬底100。在一些实施例中，衬底100还可以为单晶硅衬底100，Ge衬底100，SiGe衬底100，绝缘体上硅(Silion On Insulation，SOI)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为衬底100，在此不作限定。在一些实施例中，衬底100还可以由化合物半导体材料组成，该化合物半导体材料例如为III-V族半导体材料或II-VI族半导体材料。在所述衬底100上，通过化学气相沉积、物理气相沉积、光刻等技术在衬底100上形成有栅极 400结构，再通过离子注入在所述栅极400结构的两侧分别形成有源极200/漏极300，从而获得所述存储单元，将多个存储单元连接获得本发明的非易失性存储器，在本发明的一个实施例中，多个存储单元可以同时在一衬底100上。

请参阅图1及图18，在本发明的一个实施例中可以认为在衬底100上已经完成了但不限于下列工艺步骤：在衬底100上对应于存储单元的区域设有阱注入，例如P阱407注入和N 阱408注入。此外，图中仅示出了一个完整的栅极400结构及相邻的两个部分栅极400结构，但是，本领域技术人员应当理解，为使得图示能清楚的表达本申请的核心思想，图中仅以示意图的形式表示了存储器部分存储单元区域的器件和结构，但这并不代表本发明涉及的存储器工艺仅包括这些部分，公知的存储器结构和工艺步骤也可包含在其中。

请参阅图17，本实施例中的栅极400结构可以为堆叠栅结构，具体包括在衬底100表面依次堆叠的隧穿氧化层410、浮栅层411、介电层419和控制栅层417，其中控制栅层417和浮栅层411可以由多晶硅制成，能通过隧穿效应进行数据的写入和擦除。

请参阅图17，在本实施例的非易失性存储器结构中浮栅层411是电隔离的，所以即使在去除电压之后，到达栅极400的电子也会被捕获，这就是非易失性存储器非易失性的原理所在。在本实施例的非易失性存储器结构的阈值电压取决于存储在浮栅层411中的电荷量，电荷越多，阈值电压越高。当施加到控制栅层417的电压高于阈值电压时，非易失性存储器结构开始导通。因此，通过测量其阈值电压并将其与固定电压电平进行比较来识别存储在非易失性存储器结构中的信息，被称为非易失性存储器结构的读操作，可以使用福勒-诺德海姆隧穿的方法将电子放置在浮栅层411中，对于福勒-诺德海姆隧穿，在带负电的源极200和带正电的控制栅层417之间施加强电场，这使得来自源极200的电子隧穿穿过隧穿氧化层410并到达浮栅层411，隧穿所需的电压取决于隧道氧化层的厚度。通过在控制栅层417上施加强负电压并在源极200和漏极300端子上施加强正电压，使用福勒-诺德海姆隧道效应可以从浮栅层411中移除电子，这将导致被捕获的电子通过隧穿氧化层410回到隧道。在非易失性存储器结构中，将电子放置在浮栅层411中被认为是编程/写入操作，去除电子被认为是擦除操作。

请参阅图17，在本发明的另一实施例中，非易失性存储器包括多个存储单元，每个存储单元包括：衬底100、至少两个隔离结构500、凹部600、隧穿氧化层410、浮栅层411、第一氧化硅层412、氮化硅层413和第二氧化硅层414。

请参阅图1至图18，存储单元衬底100材料可以包括但不仅限于单晶或多晶半导体材料，衬底100还可以包括本征单晶硅衬底100或掺杂的硅衬底100。该衬底100包括第一掺杂类型的衬底100，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底100仅以P型衬底100作为示例，例如为P型硅衬底100。在一些实施例中，衬底100还可以为单晶硅衬底100，Ge衬底100，SiGe衬底100，绝缘体上硅(Silion On Insulation，SOI)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为衬底100，在此不作限定。在一些实施例中，衬底100还可以由化合物半导体材料组成，该化合物半导体材料例如为III-V族半导体材料或II-VI族半导体材料。

请参阅图17，至少两个隔离结构500，每个隔离结构500的一端位于衬底100中，隔离结构500的顶部表面高于衬底100的表面。在一些实施例中，非易失性存储器中还可以包括多个隔离结构500，多个隔离结构500将非易失性存储器划分为多个存储单元，多个存储单元可以平行间隔分布，也可以根据半导体结构任意排布。本实施例中，相邻隔离结构500与两者之间的衬底100区域构成一个高压器件存储单元区域或低压器件存储单元区域。

请参阅图17，在本实施例中，隔离结构500例如为浅沟槽隔离结构500，隔离结构500 呈倒置梯形，由于隔离结构500呈倒置梯形结构且一端位于衬底100中，因此使衬底100与隔离结构500相接处形成倾斜侧壁，隔离结构500所用材料例如可以为氧化硅，氮化硅或氮氧化硅，隔离结构500的宽度可视半导体结构的设计需求设定。

请参阅图17，在隔离结构500的两侧壁与相邻的衬底100侧壁之间设有一凹部600，所述凹部600的横截面呈弧形曲线型，具体的，凹部600和衬底100侧壁邻接的曲面的曲率半径与凹部600和隔离结构500侧壁邻接的曲面的曲率半径可以相同也可以不相同，本实施例中，凹部600和衬底100侧壁邻接的曲面的曲率半径与凹部600和隔离结构500侧壁邻接的曲面的曲率半径不相同。

请参阅图17，隧穿氧化层410位于衬底100上，所述隧穿氧化层410覆盖衬底100表面及形成的衬底100侧壁，隧穿氧化层410的材料例如可为氧化硅，本实施例中，例如可通过炉管氧化，快速热退火氧化，原位水蒸汽氧化或其他热氧化法形成氧化硅材质的隧穿氧化层 410。

请参阅图17，在隧穿氧化层410上设有浮栅层411，浮栅层411覆盖隧穿氧化层410和凹部600，浮栅层411的上表面和隔离结构500的上表面齐平，所述浮栅层411可以由掺杂的多晶硅制成，多晶硅也可以以未掺杂的形式沉积，并在此后进行植入以形成经掺杂的多晶硅。在其他实施例中，也可以使用其他合适的导电材料代替经掺杂的多晶硅。

请参阅图17，由于存在凹部600，因此在浮栅层411与隧穿氧化层410之间形成多个电流隧穿通道控制面，本实施例中例如包括三个电流隧穿通道控制面，所述三个电流隧穿通道控制面包括衬底100上表面及衬底100两侧与相邻凹部600邻接的曲面。随着电流隧穿通道控制面的数量增加，电流隧穿通道的有效宽度增加，从而栅极400对电流隧穿通道的控制力也就越强，有利于减少漏电。本发明中隔离结构500侧壁与两侧衬底100侧壁之间的凹部600有效的增加了电流隧穿通道的有效宽度，使得栅极400对电流隧穿通道的控制能力进一步增强，能够提高非易失性存储器的饱和电流，在实际应用中，增大了对电荷的获取能力。由于有效电流隧穿通道宽度的增加，从而可以在保持原有性能的同时，在水平方向上进行一定程度的微缩，使器件达到更大的集成度。

请参阅图17，每个独立的浮栅层411借助一隧穿氧化层410与所述衬底100电隔离，此种电隔离使得浮栅层411可以作为一电荷存储单元，所述隧穿氧化层410允许电荷在某些条件下进入浮栅，浮栅中的电荷电平可对应于逻辑电平，因而数据可存储在所述存储单元中。本发明在隔离结构500侧壁与衬底100侧壁之间的凹部600有效的增加了电流隧穿通道的宽度，使得栅极400对电流隧穿通道的控制能力进一步增强，另外三面的栅极结构可以增加有效电流隧穿通道的宽度，从而提高了非易失性存储器的饱和电流，在实际应用中，增大了对电荷的获取能力。由于有效电流隧穿通道宽度的增加，从而可以在保持原有性能的同时，在水平方向上进行一定程度的微缩，使器件达到更大的集成度。

请参阅图17，在本发明的另一实施例中，非易失性存储器的结构还包括控制栅层417，控制栅层417位于浮栅层411背离衬底100的一侧，且和浮栅层411之间有介电层419 隔离，控制栅层417可以为经掺杂的多晶硅形成的导电栅极，通过在控制栅层417上施加强负电压并在源极200和漏极300端子上施加强正电压，使用福勒-诺德海姆隧道效应可以从浮栅层411中移除电子，这将导致在浮栅层411中被捕获的电子通过隧穿氧化层410回到隧道，此去除电子的过程被认为是非易失性存储器擦除的操作。

请参阅图17，在本发明的另一实施例中，所述介电层419位于浮栅层411与控制栅层417之间，介电层419使控制栅层417与浮栅层411分离而不能直接电连接，介电层419 可以包括依次在浮栅层411表面层叠设置的氧化硅层和氮化硅层，其中氧化硅层例如可以为氮氧化硅或者二氧化硅，具体的，氧化硅层覆盖浮栅层411的表面，氮化硅层叠加形成在氧化硅层的表面。在一些实施例中，介电层419还可以包括依次在浮栅层411表面层叠设置的第一氧化硅层412、氮化硅层413和第二氧化硅层414。本实施例中，氧化硅层和氮化硅层，可利用化学气相沉积工艺形成。本实施例中，介质层的各层厚度可以采用现有工艺设定，具体可包括厚度为常规厚度的依次位于浮栅层411表面的第一氧化硅层412、氮化硅层413和第二氧化硅层414。

请参阅图1，本发明提供了一种非易失性存储器的制备方法，其至少包括以下步骤：

S1.提供一衬底100；

S2.在所述衬底100上形成至少两个隔离结构500，每个所述隔离结构500的顶面高于所述衬底表面；

S3.采用等向性蚀刻在所述隔离结构侧壁与相邻所述衬底侧壁之间形成一凹部；

S4.在所述衬底表面及所述衬底侧壁上形成隧穿氧化层；

S5.在所述隧穿氧化层上形成栅极层，所述栅极层覆盖所述隧穿氧化层和所述凹部。

以下结合图1-图18对本发明非易失性存储器的制备方法进行详细的阐述。

请参阅图1及图2，本实施例中，以制备一个存储单元为例，具体的，在步骤S1中，首先提供一衬底100，衬底100的材料可以包括但不仅限于单晶或多晶半导体材料，衬底100还可以包括本征单晶硅衬底100或掺杂的硅衬底100。该衬底100包括第一掺杂类型的衬底100，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底100仅以P型衬底100作为示例，例如为P型硅衬底100。在一些实施例中，衬底100还可以为单晶硅衬底100，Ge衬底100，SiGe衬底100，绝缘体上硅(Silion On Insulation，SOI)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为衬底100，在此不作限定。在一些实施例中，衬底100还可以由化合物半导体材料组成，该化合物半导体材料例如为III-V族半导体材料或II-VI族半导体材料。

请参阅图1及图2，在步骤S2中，在衬底100上形成垫氧化层401，垫氧化层401的材料例如可为氧化硅或氮氧化硅，制备时可例如通过炉管氧化，快速热退火氧化，原位水蒸汽氧化或其他热氧化法形成氧化硅材质的垫氧化层401，对氧化硅执行氮化工艺可形成氮氧化硅，其中所述氮化工艺可以是高温炉管氮化，快速热退火氮化，等离子体氮化或其他氮化工艺。

请参阅图1及图2，在步骤S2中，在垫氧化层401背离衬底100的一侧形成阻挡层402，垫氧化层401的作用是用于减小衬底100与阻挡层402之间的应力，而阻挡层402用于在后续的的刻蚀工艺中保护有源区，在本实施例中，阻挡层402的材料可例如为氮化硅，制备时可例如通过化学气相沉积技术形成阻挡层402，此处的化学气相沉积技术可以为低压化学气相沉积方法，也可以为等离子体增强化学气相沉积方法。

请参阅图1及图2，在其他实施例中，还可以通过物理气相沉积或化学气相沉积在阻挡层402上形成碳层403和/或减反层404。

请参阅图1、图3至图6，在步骤S2中，在衬底100上至少形成两个隔离结构500，两个隔离结构500用于对之后形成的相邻栅极400结构进行分隔，隔离结构500例如可以为浅沟槽隔离结构500。在一些实施例中，在衬底100中还可以形成多个隔离结构500，多个隔离结构500将衬底100分成多个区域，多个区域可以平行间隔分布，也可以根据半导体结构任意排布。本实施例中，相邻隔离结构500之间的衬底100区域构成一个高压器件区域或低压器件区域。

请参阅图1、图3及图4，在步骤S2中，在本实施例中，隔离结构500的步骤具体包括：在减反层404上形成第一图案化光阻层405，第一图案化光阻层405暴露部分减反层404，由第一图案化光阻层405定义出隔离结构500的位置。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺依次刻蚀减反层 404、碳层403、阻挡层402及垫氧化层401，以暴露出衬底100的表面材料，然后利用含氟刻蚀气体，继续对衬底100进行刻蚀，从而形成伸入衬底100中的第一沟槽501。

请参阅图1、图3及图4，在步骤S2中，在一些实施例中，可例如利用旋涂法在所述减反层404上形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成开口，获得第一图案化光阻层405，以第一图案化光阻层405为掩膜，去除位于所述开口图案下的所述减反层404、碳层403、阻挡层402及所述垫氧化层401，直至露出所述衬底100。用干法刻蚀法刻蚀衬底100，形成第一沟槽501，在形成第一沟槽501的过程中，减反层404、碳层403也同时被去除，最后可以采用灰化法去除光阻层405。第一沟槽501贯穿垫氧化层401和阻挡层 402，并延伸至衬底100中，在一些实施例中，还可以在阻挡层402上直接设置减反层404，通过减反层404对刻蚀光束减反射的作用，使第一沟槽501在刻蚀过程中形成倒置梯形形状。第一沟槽501区域在之后的制备过程中将形成隔离结构500，隔离结构500的一端伸入衬底 100中，被阻挡层402和垫氧化层401所覆盖的衬底100则作为有源区用于形成半导体器件。

请参阅图1、图3至图5，在步骤S2中，获得隔离结构500的具体步骤包括：首先通过炉管氧化，快速热退火氧化，原位水蒸汽氧化或其他热氧化法在衬底100的底面及侧壁上形成一第一氧化层406，然后利用高密度等离子体化学气相沉积法在所述第一沟槽501及阻挡层402上沉积绝缘材料，以填充第一沟槽501，然后例如通过化学机械研磨使得第一沟槽501内的绝缘材料的上表面与阻挡层402的上表面齐平，以形成隔离结构500，每个所述隔离结构500的顶面高于所述衬底表面。在本实施例中，所述第一氧化层406的材料可例如为氧化硅，绝缘材料例如为氧化硅，氮化硅或氮氧化硅，隔离结构500的宽度可视半导体结构的设计需求设定。

请参阅图5，在步骤S2中，采用干法或湿法刻蚀去除阻挡层402以暴露出垫氧化层401，本实施例中例如采用湿法刻蚀的方法去除阻挡层402，所述湿法刻蚀的试剂例如为磷酸或氢氟酸。

请参阅图5，在步骤S2中，在去除了阻挡层402之后，对相邻隔离结构500之间的衬底 100区域进行离子注入，例如在所对应的衬底100区域中形成P阱407或N阱408，所采用的离子注入源优选为磷源、硼源或氟源。

请参阅图6至图8，在步骤S3中，在隔离结构500侧壁与衬底100侧壁之间形成一凹部 600的具体步骤包括：在获得隔离结构500后，首先对垫氧化层401表面进行选择性蚀刻去除垫氧化层401，刻蚀过程可以采用干法或湿法刻蚀去除垫氧化层401以暴露衬底100表面，本实施例中例如可以采用湿法刻蚀的方法去除垫氧化层401，湿法刻蚀所用刻蚀试剂例如为磷酸或氢氟酸。进行选择性蚀刻后再由隔离结构500表面沿隔离结构500侧壁向下进行等向性蚀刻例如湿法刻蚀，由于等向性蚀刻对在垂直方向和水平方向同时进行蚀刻，因此在本实施例中对隔离结构500所用材料和衬底100所用材料同时具有刻蚀作用，这样就在隔离结构 500侧壁及相邻衬底100侧壁之间形成呈弧形曲面型轮廓的凹部600，其中凹部600内的衬底 100侧壁上也由于被刻蚀而呈弧形剖面形状，可以通过调整刻蚀试剂的组分，使得凹部600 和衬底100侧壁相邻的曲面的曲率半径与凹部600和隔离结构500侧壁相邻的曲面的曲率半径可以相同也可以不相同，本实施例中，凹部600和衬底100侧壁相邻的曲面的曲率半径与凹部600和隔离结构500侧壁相邻的曲面的曲率半径例如为不相同。在本实施例中，湿法刻蚀采用的刻蚀试剂例如可以为氢氟酸溶液、硝酸与氢氟酸的混合溶液、热磷酸溶液和氢氧化钾溶液等，本实施例中例如采用热磷酸作为刻蚀试剂。

请参阅图9，在步骤S4中，在暴露的衬底100表面及位于其两侧的凹部600内的衬底100 侧壁上形成隧穿氧化层410，隧穿氧化层410的材料例如可为氧化硅，本实施例中，例如可通过炉管氧化，快速热退火氧化，原位水蒸汽氧化或其他热氧化法形成氧化硅材质的隧穿氧化层410。

请参阅图10，在步骤S5中，在隧穿氧化层410背离衬底100的一侧形成浮栅层411，所述浮栅层411可以由掺杂的多晶硅制成，多晶硅也可以以未掺杂的形式沉积，并在此后进行植入以形成经掺杂的多晶硅。在其他实施例中，也可以使用其他合适的导电材料代替经掺杂的多晶硅。

请参阅图11，在步骤S5中，在隧穿氧化层410上形成浮栅层411的具体步骤包括：在隧穿氧化层410表面、凹部600和隔离结构500表面沉积多晶硅，对沉积的多晶硅进行平坦化处理至隔离结构500的表面裸露，从而获得浮栅层411。上述的沉积过程和平坦化过程优选采用本领域的常规技术即可，比如采用化学机械平坦化方法对多晶硅进行平坦化。本实施例中，浮栅层411用于存储电荷以设置存储单元的阈值电压特性，其中通过杂质层与多晶结构相互作用，以减弱热感生的多晶结构晶粒尺寸增长和保持栅极400结构的阈值电压特性，所述杂质层例如为注入多晶硅浮栅的多晶结构中的杂质。

请参阅图11，浮栅层411与隧穿氧化层410接触形成多个电流隧穿通道控制面，本实施例中例如包括三个电流隧穿通道控制面，所述三个电流隧穿通道控制面包括衬底100上表面及衬底100两侧曲面侧壁形成的表面。栅极可以对从隧穿氧化层410进入浮栅的电流进行控制，电流隧穿通道控制面的数量增加，栅极对于电流隧穿通道的控制力也就越强。本发明中隔离结构500侧壁与两侧衬底100侧壁之间形成的凹部600有效的增加了电流隧穿通道控制面的数量，使得栅极对电流隧穿通道的控制能力进一步增强，另外三面栅极结构可以增加有效电流隧穿通道的宽度，从而提高了非易失性存储器的饱和电流，在实际应用中，增大了对电荷的获取能力。由于有效电流隧穿通道宽度的增加，从而可以在保持原有性能的同时，在水平方向上进行一定程度的微缩，使器件达到更大的集成度。

请参阅图12，在其他实施例中，在浮栅层411背离隧穿氧化层410的一侧还可以形成一介电层419，所述介电层419覆盖浮栅层411及隔离结构500外露的表面，介电层419可以包括依次在浮栅层411表面形成的氧化硅层和氮化硅层，其中氧化硅层例如可以为氮氧化硅或者二氧化硅，具体的，氧化硅层覆盖浮栅层411及隔离结构500外露的表面，氮化硅层叠加形成在氧化硅层的表面。在一些实施例中，介电层419还可以包括依次在浮栅层411表面形成的第一氧化硅层412、氮化硅层413和第二氧化硅层414。具体的，本实施例中，首先在浮栅层411及隔离结构500外露的表面上通过化学气相沉积法形成第一氧化硅层412，再通过例如化学气相沉积法在第一氧化硅层412上形成氮化硅层413，最后还可以再通过化学气相沉积法形成第二氧化硅层414。本实施例中，介质层的各层厚度可以采用现有工艺设定，具体可包括厚度为常规厚度的依次形成于浮栅层411表面的第一氧化硅层412、氮化硅层413和第二氧化硅层414。

请参阅图13及图14，在一些实施例中，在介电层419背离浮栅层411的一侧形成一第二图案化光阻层409，第二图案化光阻层409暴露第一沟槽501所对应的介电层419表面，通过第二图案化光阻层409定义第二沟槽416的位置。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺对第二图案化光阻层409未遮挡的介电层419进行刻蚀，直至暴露隔离结构500上表面时停止刻蚀，从而在介电层419中形成贯穿介电层419的第二沟槽416。第二沟槽416的宽度可以等于隔离结构500上表面的宽度，在其他实施例中，第二沟槽416的宽度也可以大于隔离结构500上表面的宽度。形成第二沟槽416之后去除第二图案化光阻层409，所采用的方法可以与去除第一图案化光阻层405的方法一致，这里不再赘述。

请参阅图15，在其他实施例中，在介电层419背离浮栅层411的一侧形成控制栅层417，控制栅层417覆盖介电层419且填充第二沟槽416，在本实施例中，控制栅层417可以为经掺杂的多晶硅形成的导电栅极。介电层419使控制栅层417与浮栅层411分离而不能直接电连接。每个独立的浮栅层411借助一隧穿氧化层410与所述衬底100电隔离，此种电隔离使得浮栅层411可以作为一电荷存储单元，所述隧穿氧化层410允许电荷在某些条件下进入浮栅，浮栅中的电荷电平可对应于逻辑电平，因而数据可存储在所述存储单元中。电流隧穿通道控制面的数量增加，则对于浮栅层411至衬底100的隧穿电荷的控制力也就越强。本发明在隔离结构500侧壁与衬底100侧壁之间形成的凹部600有效的增加了电流隧穿通道的宽度，使得栅极对隧穿电荷的控制能力进一步增强。

请参阅图16至图18，在控制栅层417背离介电层419的一侧形成一第三图案化光阻层 415，第三图案化光阻层415暴露第二沟槽416处对应的控制栅层417表面，在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺沿控制栅层417表面被所述第三图案化光阻层415遮挡的以外的部分向下进行刻蚀，刻蚀过程贯穿控制栅层417后，一并刻蚀第二沟槽416内填充的控制栅层417材料，直至暴露隔离结构500上表面时停止刻蚀，从而获得本发明的非易失性存储器结构。

以上公开的本发明选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。