阅读说明：本技术 多层陶瓷电容器 (Multilayer ceramic capacitor ) 是由 尹基明 朴宰成 郑东俊 于 2020-02-07 设计创作，主要内容包括：本发明提供一种多层陶瓷电容器,所述多层陶瓷电容器包括：陶瓷主体,具有设置在两个内电极之间的介电层。所述介电层包括多个介电晶粒。在所述多个介电晶粒中的至少两个介电晶粒之间的晶界具有在所述晶界中的Si的重量与Ni的重量的Si/Ni比,所述Si/Ni比为大于等于1且小于等于6。(The present invention provides a multilayer ceramic capacitor including: a ceramic body having a dielectric layer disposed between two internal electrodes. The dielectric layer includes a plurality of dielectric grains. A grain boundary between at least two of the plurality of dielectric grains has a Si/Ni ratio of a weight of Si to a weight of Ni in the grain boundary, the Si/Ni ratio being 1 or more and 6 or less.)

多层陶瓷电容器

本申请要求于2019年2月13日在韩国知识产权局提交的第10-2019-0016771号韩国专利申请以及于2019年7月1日在韩国知识产权局提交的第10-2019-0078903号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容通过引用被包含于此。

技术领域

本公开涉及一种能够提高可靠性的多层陶瓷电容器。

背景技术

通常，使用陶瓷材料的电子组件(诸如电容器、电感器、压电装置、压敏电阻、热敏电阻等)可包括利用陶瓷材料形成的陶瓷主体、设置在陶瓷主体内部的内电极以及设置在陶瓷主体的表面上以与内电极连接的外电极。

近来，尽管电子产品已经被设计为具有减小的尺寸和多功能性，但片组件在尺寸上也已经减小并且已经具有在其中实现的各种功能。因此，已经需要具有减小的尺寸和高电容的多层陶瓷电容器。

例如，为了同时实现具有减小的尺寸和高电容的多层陶瓷电容器，可能需要减小内部介电层和电极层的厚度，使得可堆叠更多数量的内部介电层和电极层。通常，介电层的厚度为0.7μm左右，并且已经不断开发出进一步减小介电层的厚度的技术。

如上所述，随着多层陶瓷电容器的小型化，加速了在薄的介电层中的介电击穿，并且难以确保可靠性。

为了解决上述问题，已经对介电组合物进行了研究，但是对介电晶界的成分和微观结构控制的研究是不足的。

当在介电晶粒中形成的氧空位向负电极(-电极)移动并在负电极(-电极)的界面处累积时，薄的介电层中的介电晶粒出现劣化，从而可能降低晶界的活化能并且可能发生隧穿。

因此，为了防止介电晶粒的劣化并增大绝缘电阻，可通过增大晶界的绝缘电阻来提高可靠性。因此，需要对晶界进行研究。

发明内容

本公开的一个方面在于提供一种多层陶瓷电容器。所述多层陶瓷电容器包括：陶瓷主体，具有设置在内电极之间的介电层，其中，所述介电层包括介电晶粒和晶界，所述晶界在所述介电晶粒中的至少两个介电晶粒之间，并且在所述晶界中的Si的重量与Ni的重量的Si/Ni比为大于等于1且小于等于6。

根据本公开的另一方面，一种多层陶瓷电容器包括：彼此交替堆叠的多个第一内电极和多个第二内电极，且介电层位于所述第一内电极和所述第二内电极之间。每个介电层包括多个介电晶粒，且晶界位于所述多个介电晶粒之间，所述晶界包括Ni和Ti，并且所述晶界中的Ni的重量与Ti的重量的Ni/Ti比为0.1或更小。

根据本公开的另一方面，一种多层陶瓷电容器包括：彼此交替堆叠的多个第一内电极和多个第二内电极，且介电层位于所述第一内电极和所述第二内电极之间。每个介电层包括多个介电晶粒，且晶界位于所述多个介电晶粒之间，并且所述晶界具有0.7nm至1.5nm的厚度。

附图说明

通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征及优点将被更清楚地理解，在附图中：

图1是示出根据本公开的实施例的多层陶瓷电容器的示意性透视图；

图2是沿图1的线I-I’截取的截面图；

图3是图2的“P”区域的放大图；

图4和图5是根据本公开的实施例的透射电子显微镜(TEM)分析照片；以及

图6和图7是根据本公开的比较示例的透射电子显微镜(TEM)分析照片。

具体实施方式

在下文中，将参照附图如下描述本公开的实施例。然而，本公开可以以许多不同的形式实施，并且不应该解释为局限于在此阐述的具体实施例。更确切地说，提供这些实施例使得本公开将是彻底的和完整的，并且将要把本公开的范围充分地传达给本领域技术人员。因此，为了描述的清楚，可夸大附图中的元件的形状和尺寸，并且在附图中，由相同的附图标记表示的元件是相同的元件。

本公开涉及一种多层陶瓷电容器。图1是示出根据本公开的实施例的多层陶瓷电容器的示意性透视图，图2是沿图1的线I-I’截取的截面图，图3是图2的“P”区域的放大图。

参照图1至图3，根据本公开的实施例的多层陶瓷电容器100可包括具有介电层111以及内电极121和122的陶瓷主体110。

陶瓷主体110的形状不受具体限制，但可以是如图所示的长方体形状。

如图1所示，在本公开的实施例中的多层陶瓷电容器100中，“长度方向”是L方向，“宽度方向”是W方向，“厚度方向”是T方向。这里，厚度方向可与介电层堆叠的堆叠方向相同。

形成第一内电极121和第二内电极122的材料不限于任何特定材料。例如，第一内电极121和第二内电极122可使用包括银(Ag)、铅(Pb)、铂(Pt)、镍(Ni)和铜(Cu)中的一种或更多种元素的导电膏形成。

根据本公开的实施例，介电层111的材料不限于任何特定材料，只要由此可获得足够的电容即可。例如，介电层111的材料可以是钛酸钡(BaTiO₃)粉末。

作为介电层111的材料，可根据预期目的将各种陶瓷添加剂、有机溶剂、增塑剂、偶联剂、分散剂等添加到钛酸钡(BaTiO₃)粉末中。

介电层111可处于烧结状态，并且介电层111可彼此一体化，从而用肉眼可能难以识别相邻介电层111之间的边界。

第一内电极121和第二内电极122可形成在介电层111中的相邻介电层111之间，并且内电极121和122可通过烧结工艺形成在陶瓷主体中。

参照图3，介电层111包括介电晶粒11，并且在介电晶粒11中的至少两个或更多个介电晶粒之间存在晶界11c。晶界11c中的Si/Ni比可满足1至6。例如，晶界11c中的Si的重量与Ni的重量的比可大于等于1且小于等于6。

介电晶粒11具有由ABO₃表示的钙钛矿结构。

A可包括从由钡(Ba)、锶(Sr)、铅(Pb)和钙(Ca)组成的组中选择的一种或更多种元素，但不限于此。

B不受具体限制，并且可以是可位于钙钛矿结构中的B位的任意材料，并且可包括从由例如钛(Ti)和锆(Zr)组成的组中选择的一种或更多种元素。

在介电晶粒中，溶解有一种或更多种稀土元素以包括从由Ba_mTiO₃(0.995≤m≤1.010)、(Ba_1-xCa_x)_m(Ti_1-yZr_y)O₃(0.995≤m≤1.010，0≤x≤0.10，0<y≤0.20)和Ba_m(Ti_{1- x}Zr_x)O₃(0.995≤m≤1.010，x≤0.10)组成的组中选择的一种或更多种，但不限于此。

根据本公开的实施例，介电层111可包括可在还原性气氛中烧结的非还原介电组合物。在下文中，将更详细地描述用于形成包括介电晶粒11的介电层111的介电组合物的每种成分。

a)基体材料粉末

介电陶瓷组合物可包括由BaTiO₃表示的基体材料粉末。

根据本公开的实施例，基体材料粉末可由BaTiO₃表示，但不限于此。例如，基体材料粉末可由通过部分地溶解Ca、Zr等形成的(Ba_1-xCa_x)(Ti_1-yCa_y)O₃、(Ba_1-xCa_x)(Ti_1-yZr_y)O₃、Ba(Ti_1-yZr_y)O₃等表示。

基体材料粉末可包括从由BaTiO₃、(Ba_1-xCa_x)(Ti_1-yCa_y)O₃(其中，x满足0≤x≤0.3，y满足0≤y≤0.1)、(Ba_1-xCa_x)(Ti_1-yZr_y)O₃(其中，x满足0≤x≤0.3，y满足0≤y≤0.5)和Ba(Ti_1-yZr_y)O₃(其中，y满足0<y≤0.5)组成的组中选择的一种或更多种，但不限于此。

基体材料粉末不受具体限制，但基体材料粉末的平均粒径可以大于等于40nm且小于等于150nm。

b)第一副成分

根据本公开的实施例，介电陶瓷组合物包括第一副成分，包括Mn、V、Cr、Fe、Ni、Co、Cu和Zn中的至少一种元素的氧化物或碳酸盐作为第一副成分。

基于100mol％的基体材料粉末，可以按0.05mol％至2.0mol％的量包括作为第一副成分的包含Mn、V、Cr、Fe、Ni、Co、Cu和Zn中的至少一种元素的氧化物或碳酸盐。

第一副成分可用于降低烧结温度并改善应用了介电陶瓷组合物的多层陶瓷电容器的高温耐电压特性。

第一副成分的含量以及第二副成分至第六副成分(稍后将描述)的含量可基于100mol％的基体材料粉末，并且特别地，可被定义为在每种副成分中包含的金属离子的mol％。

当第一副成分的含量小于0.05mol％时，烧结温度会升高，并且高温耐电压特性会有所降低。

当第一副成分的含量大于2.0mol％时，高温耐电压特性和室温电阻率会降低。

特别地，基于100mol％的基体材料粉末，根据本公开的实施例的介电陶瓷组合物可包括具有0.05mol％至2.0mol％的含量的第一副成分，因此，可执行低温烧结工艺，并且可获得高温耐电压特性。

c)第二副成分

根据本公开的实施例，介电陶瓷组合物可包括作为第二副成分的包含固定价态受主元素Mg的氧化物或碳酸盐。

基于100mol％的基体材料粉末，介电陶瓷组合物可包括0.0mol％至2.0mol％的第二副成分(包括固定价态受主元素Mg的氧化物或碳酸盐)。

第二副成分可以是可通过抑制异常晶粒生长来调节微观结构并赋予介电陶瓷组合物非还原性质的固定价态受主元素和包括固定价态受主元素的化合物。

基于100mol％的基体材料粉末，当第二副成分的含量超过2.0mol％时，介电常数可能降低，这不是优选的。

d)第三副成分

根据本公开的实施例，介电陶瓷组合物可包括作为第三副成分的包括Y、Dy、Ho、Er、Gd、Ce、Nd、Pm、Eu、Tb、Tm、Yb、Lu和Sm中的至少一种元素的氧化物或碳酸盐。

根据本公开的实施例，基于100mol％的基体材料粉末，介电陶瓷组合物可包括0.0mol％至4.0mol％的第三副成分(包含Y、Dy、Ho、Er、Gd、Ce、Nd、Pm、Eu、Tb、Tm、Yb、Lu和Sm中的至少一种元素的氧化物或碳酸盐)。

第三副成分可用于防止应用了本公开的实施例中的介电陶瓷组合物的多层陶瓷电容器的可靠性劣化。

当第三副成分的含量超过4.0mol％时，可靠性可能降低，介电陶瓷组合物的介电常数可能降低，高温耐电压特性可能劣化。

e)第四副成分

根据本公开的实施例，介电陶瓷组合物可包括作为第四副成分的包括Ba的氧化物或碳酸盐。

基于100mol％的基体材料粉末，介电陶瓷组合物可包括0.0mol％至4.15mol％的第四副成分(包括Ba的氧化物或碳酸盐)。

第四副成分的含量可基于在第四副成分中包括的Ba元素的含量，而不区分诸如氧化物或碳酸盐添加的形式。

在介电陶瓷组合物中，第四副成分可用于促进烧结工艺，用于控制介电常数等，并且基于100mol％的基体材料粉末，当第四副成分的含量超过4.15mol％时，介电常数可能降低，或者烧结温度可能升高。

f)第五副成分

根据本公开的实施例，介电陶瓷组合物可包括第五副成分，第五副成分包含从由Ca、Ti和Zr组成的组中选择的一种或更多种元素的氧化物或碳酸盐。

基于100mol％的基体材料粉末，介电陶瓷组合物可包括0.0mol％至24.0mol％的第五副成分(包括Ca、Ti和Zr中的至少一种元素的氧化物或碳酸盐)。

第五副成分的含量可基于在第五副成分中包括的Ca、Ti和Zr中的至少一种元素的含量，而不区分诸如氧化物或碳酸盐添加的形式。

第五副成分可在介电陶瓷组合物中形成核-壳结构，以提高介电常数并改善可靠性。基于100mol％的基体材料粉末，当第五副成分包括24.0mol％或更少时，可提供具有高介电常数和良好的高温耐电压特性的介电陶瓷组合物。

基于100mol％的基体材料粉末，当第五副成分的含量超过24.0mol％时，室温介电常数和高温耐电压特性可能降低。

g)第六副成分

根据本公开的一个实施例，介电陶瓷组合物可包括作为第六副成分的包括Si和Al中的至少一种元素的氧化物或包括Si的玻璃化合物。

基于100mol％的基体材料粉末，介电陶瓷组合物还可包括0.0mol％至8.0mol％的第六副成分(包括Si和Al中的至少一种元素的氧化物或包括Si的玻璃化合物)。

第六副成分的含量可基于在第六副成分中包括的Si和Al中的至少一种元素的含量，而不区分诸如氧化物或玻璃化合物添加的形式。

第六副成分可用于降低烧结温度并改善应用了介电陶瓷组合物的多层陶瓷电容器的高温耐电压特性。

基于100mol％的基体材料粉末，当第六副成分的含量超过8.0mol％时，可能出现烧结特性和密度劣化、第二相的产生等问题，这不是优选的。

根据本公开的实施例，介电层包括介电晶粒11，并且在介电晶粒11中的至少两个介电晶粒之间存在晶界11c。晶界11c中的Si/Ni比可满足1.0至6.0。例如，晶界11c中Si的重量与Ni的重量的比可大于等于1且小于等于6。发明人发现，可控制介电层中包括的成分的功函数来提高晶界的绝缘电阻。通过将具有比上述基体材料粉末的功函数高的功函数的成分引入晶界中，根据本公开的多层陶瓷电容器可通过形成高的肖特基(Schottky)势垒来有效地抑制漏电流的传导。此外，通过将晶界中包括的成分中的具有高的功函数的Si和Ni的成分比调整为上述范围，能够防止绝缘电阻的劣化，特别是在高温下，并能够呈现优异的击穿电压特性。

当晶界11c中的Si/Ni比小于1.0时，晶界11c中的Si浓度低，这降低了绝缘电阻，并且可使可靠性劣化。

另一方面，当晶界11c中的Si/Ni比超过6.0时，晶界11c中的Si浓度可能太高并且介电常数可能降低。

晶界11c中的Si和/或Ni含量不受具体限制，只要满足上述Si/Ni比即可，并且可均匀地存在于晶界11c中。在晶界11c中均匀地存在的Si和/或Ni是指包括误差范围的含量，例如，可以是指基于重量的Si的最大含量减去Si的最小含量后与Si的平均含量的比为小于或等于10％，并且可大于或等于0％，和/或可以是指基于重量的Ni的最大含量减去Ni的最小含量后与Ni的平均含量的比为小于或等于10％，并且可大于或等于0％。

调整晶界的Si/Ni比的方法不受具体限制。例如，作为调整Si/Ni的比的方法，Si可通过控制第六副成分的添加量来控制含量，并且可通过将TiO₂添加到电介质中或洗脱BaTiO₃的表面Ba来形成富Ti相，从而通过控制从内电极扩散的Ni的量来控制Ni。富Ti相可表示与将TiO₂添加到电介质中或洗脱BaTiO₃的表面Ba之前相比，在将TiO₂添加到电介质中或洗脱BaTiO₃的表面Ba之后Ti的含量增加的状态。

根据本公开的实施例，在晶界11c中包括的Ni可与Si以非晶态被包括。术语非晶态可表示非结晶态的状态，并且可表示其中原子或分子的排列状态被扰乱、不规则并且缺乏周期性规律的状态。当Ni作为金属存在时，其作为导体以导致多层陶瓷电容器的可靠性劣化。然而，由于Ni与Si一起以非晶态存在，因此可形成由于高功函数而引起的肖特基势垒。

在本公开的一个示例中，介电层111中包括的介电晶粒11的尺寸可以是0.1μm至0.3μm。当介电晶粒的尺寸小于0.1μm时，介电常数可能降低，并且当介电晶粒的尺寸超过0.3μm时，可能难以使介电层变薄。

在一个示例中，本公开的晶界11c的厚度可以是0.7nm至1.5nm。

当晶界11c的厚度满足0.7nm至1.5nm时，可在介电层111中清楚地识别出晶界11c，可增强晶界11c的绝缘电阻，并且可提高多层陶瓷电容器的可靠性。当晶界11c的厚度小于0.7nm时，绝缘电阻可能降低并且可靠性可能劣化。当晶界11c的厚度超过1.5nm时，介电常数可能降低。

在本公开的示例中，晶界11c中的Ni/Ti的比可以为0.1或更小。Ni/Ti的比的下限不受具体限制，例如，可超过0。当Ni/Ti的比满足上述范围时，可呈现低的DC偏置改变。例如，晶界11c中的Ni的重量与Ti的重量的Ni/Ti比可以为0＜Ni/Ti≤0.1。

根据本公开的实施例，介电晶粒11可具有核-壳结构。

参照图3，介电晶粒11可具有核11a和围绕核11a的壳11b结构。

介电晶粒11可在其中不包括Si和/或Ni。介电晶粒11在其中不包含Si和/或Ni的事实可表示在介电晶粒11中不存在Si和/或Ni，例如，核11a不包括Si和Ni。

根据本公开的实施例的多层陶瓷电容器100是超紧凑的高容量产品，并且介电层的厚度可以为1μm或更小。介电层111的厚度可根据电子组件的电容设计而任意改变，并且厚度可以为1μm或更小、0.9μm或更小、0.8μm或更小或者0.7μm或更小，但不限于此。

此外，内电极121和122的厚度可以为1μm或更小。内电极的厚度可以为1μm或更小、0.9μm或更小、0.8μm或更小、0.7μm或更小、0.6μm或更小或者0.5μm或更小，但不限于此。

由于根据本公开的实施例的多层陶瓷电容器100是超紧凑产品，因此介电层111以及内电极121和122的厚度可比现有技术的产品更薄。在应用了薄的介电层和电极层的多层陶瓷电容器中，由于介电层的劣化而导致的缺陷率增加是一个问题。也就是说，在现有技术中的多层陶瓷电容器的情况下，由于其比本公开的多层陶瓷电容器中包括的介电层和内电极相对较厚，因此，即使Si/Ni的比以及晶界的厚度没有如本公开的实施例中那样调整，这也并不重要。

然而，在如本公开的实施例中那样应用了薄膜介电层和内电极的产品中，介电晶界的厚度和晶界11c中的Si/Ni比应该如上所述进行调整以获得在此描述的性能和耐久性特性。

然而，薄膜的含义并不表示介电层111以及内电极121和122的厚度必须在预定的范围内，而是可理解为包括比现有技术的产品更薄的介电层和内电极的概念。

在一个示例中，本公开的多层陶瓷电容器中包括的内电极可包括彼此相对设置的第一内电极和第二内电极，且介电层介于第一内电极和第二内电极之间。

此外，根据本公开的示例的外电极可设置在上述陶瓷主体的外部，并且可包括电连接到第一内电极的第一外电极和电连接到第二内电极的第二外电极。

参照图2，在陶瓷主体110中形成的多个内电极121和122可被构造为使得其一端暴露于陶瓷主体110的一个表面或面对所述一个表面的另一表面。内电极121和122可具有一对具有不同极性的第一内电极121和第二内电极122。每个第一内电极121的一端可暴露于陶瓷主体的一个表面，并且每个第二内电极122的一端可暴露于面对所述一个表面的另一表面。

陶瓷主体110的一个表面和面对所述一个表面的另一表面可在其上设置有第一外电极131和第二外电极132，以分别电连接到第一内电极121和第二内电极122。第一外电极131和第二外电极132可分别电连接到第一内电极121和第二内电极122以形成电容，并且第二外电极132可连接到与第一外电极131的电势不同的电势。

第一外电极131和第二外电极132中包含的导电材料不受具体限制，但可使用镍(Ni)、铜(Cu)或它们的合金。

第一外电极131和第二外电极132的厚度可根据用途等适当地确定，并且不受具体限制，但可以是例如10μm至50μm。

陶瓷主体110可包括：有效部A，形成电容并且包括设置为彼此相对的第一内电极121和第二内电极122，并且介电层111介于第一内电极121和第二内电极122之间；以及覆盖部C，形成在有效部A的上部和下部上。

有效部A可通过将多个第一内电极121和多个第二内电极122重复层压且使介电层111介于第一内电极121和第二内电极122之间而形成。

上覆盖部C和下覆盖部C除了其间不具有内电极之外，可具有与介电层111相同的材料和构造。也就是说，上覆盖部C和下覆盖部C可包括例如钛酸钡(BaTiO₃)基陶瓷材料的陶瓷材料，并且可不具有内电极121或122。

上覆盖部C和下覆盖部C可通过沿竖直方向或厚度方向在有效部A的上表面和下表面上分别层压单个介电层或者两个或更多个介电层而形成，并且上覆盖部C和下覆盖部C可基本上防止由于物理或化学应力而对内电极的损坏。

<实验示例>

在下文中，为了促进对本公开的具体理解，将参照实施例和比较示例来更详细地描述本公开，但本公开的范围不受实施例的限制。

作为副成分的Dy、Ba、Zr、Mn、V、Al、Ti、Si和Mg被以氧化物或碳酸盐的形式添加到作为基体材料粉末主成分的介电材料粉末中，介电材料粉末包含具有100nm的平均粒径的钛酸钡(BaTiO₃)粉末。除了Ti氧化物和Si氧化物的含量之外，下面的表1的样品1至样品14使用具有相同的含量的样品。通过将添加剂、粘合剂、有机溶剂(诸如乙醇/甲苯等)和氧化锆球添加到混合物中并执行形成介电浆料的湿混合工艺来制备介电浆料。

通过刮刀法将制备的介电浆料以几μm的厚度的片形式涂覆到载体膜上并干燥，以制备陶瓷生片。

接下来，镍颗粒的平均尺寸可在0.1μm至0.2μm的范围内，并且可提供用于内电极的包括40至50重量份的镍粉末的导电膏。可通过丝网印刷工艺利用用于形成内电极的导电膏涂覆生片，可堆叠其上设置有内电极图案的生片，并且可形成层压体。层压体可被压缩并切割。

此后，通过加热切割的层压体来去除粘合剂，在高温还原性气氛中烧结层压体，从而形成陶瓷主体。在烧结工艺中，在还原性气氛(0.5％H₂/99.5％N₂，H₂O/H₂/N₂的气氛)中在1100℃至1200℃下执行两小时的烧结工艺，并在氮气(N₂)气氛中在1000℃下执行三小时的再氧化，并执行热处理。

此外，在降温工艺中温度迅速降低，使得介电层111中的介电晶粒11的尺寸是均匀的，并且晶界11c的厚度被调整为0.7nm至1.5nm。接下来，利用用于烧结的陶瓷主体的铜(Cu)膏执行封端工艺和电极烧结，以形成外电极，从而制造多层陶瓷电容器。

参照样品编号1至18，即，如此完成的原型多层陶瓷电容器(MLCC)的样品(原型MLCC具有0603尺寸、0.7μm或更小的电介质厚度和200层)，评估了边界层的组分、击穿电压(BDV)散射、高温绝缘电阻(IR)散射、DC偏置改变率等。

<边界层的成分的分析>

①对通过用于边界层观察的STEM样品的聚焦离子束(FIB)微采样而制备的用于TEM观察的薄膜样品执行Ar研磨处理，来制备具有约80nm的厚度的薄膜样品。

②仅对入射电子束没有倾斜的边界层进行了分析。

③电子束的探针直径为0.5nm或更小。

④测量获得的边界层的HAADF-STEM图像的线轮廓(放大倍数×2.25M)中所示的峰的FWHW，并将其定义为边界层的厚度。对具有相同厚度的区域进行了边界层的比较分析。

⑤可通过将电子束辐射到满足上述②和④条件的边界层的一个点并执行EDS分析来获得边界层的组分分析。通过对每个样品执行20个点的测量来计算平均值。

<击穿电压的测量>

击穿电压(BDV)利用keithely仪表测量，并且通过扫描法施加从0V至10000V的电压，来测量当电流值达到10mA时的瞬时电压值作为BDV值。当对1000个样品测量的BDV值的最小值为基于平均值的80％或更大时，其被评估为良好(○)，当对1000个样品测量的BDV值的最小值为基于平均值的60％或更大时，其被评估为正常(△)，当对1000个样品测量的BDV值的最小值小于基于平均值的60％时，其被评估为差(Х)。

<高温IR散射的测量>

通过在150℃下将电压阶跃增加5V/μm来测量高温IR散射，并且对于每10分钟的阶跃，以5秒的间隔测量电阻劣化行为。

当对1000个样品测量的电阻值的最小值为基于平均值的80％或更大时，其被评估为良好(○)，当对1000个样品测量的电阻值的最小值为基于平均值的60％或更大时，其被评估为正常(△)，当对1000个样品测量的电阻值的最小值小于基于平均值的60％时，其被评估为差(Х)。

<DC偏置改变率的测量>

通过采集1000个样品在其中施加DC 2V/μm的状态下，在60秒后测量DC偏置改变率。

下面的表1示出了根据实验示例1至实验示例18的多层陶瓷电容器片的电特性。

【表1】

*表示比较示例

参照上面的表1，可以确认的是，晶界中的Si/Ni的比极大地影响了BDV散射、高温IR散射和DC偏置改变率。

将样品1*，2*和14进行比较，可以确认的是，当Si/Ni的比小于1.0(100％)时，BDV散射和高温IR散射降低。将样品5和18*进行比较，可以确认的是，当Si/Ni的比超过6.0(600％)时，BDV散射和高温IR散射降低，并且DC偏置改变率为小于40％。也就是说，当晶界中的Si/Ni的比满足1.0(100％)至6.0(600％)的范围时，可以确认的是，BDV散射、高温IR散射和DC偏置改变率全部是优异的。因此，介电层中包括的晶界中的Si/Ni的比极大地影响了多层陶瓷电容器的电性质。当满足上述范围时，可以确认的是，多层陶瓷电容器的可靠性通过提高绝缘电阻和击穿电压而提高。

此外，当将样品2*和13进行比较时，可以确认的是，当Ni/Ti的比超过0.1(10％)时，BDV散射和高温IR散射降低，并且DC偏置改变率为40％或更大。也就是说，当晶界中的Ni/Ti比为0.1(10％)或更小时，可以确认的是，BDV散射、高温IR散射和DC偏置改变率全部是优异的。因此，介电层中包括的晶界中的Ni/Ti的比极大地影响了多层陶瓷电容器的电性质，并且可确认的是，当满足上述范围时，多层陶瓷电容器的可靠性通过提高绝缘电阻和介电击穿电压而提高。

图4和图5是根据本公开的实施例的透射电子显微镜(TEM)分析照片。

图6和图7是根据本公开的比较示例的透射电子显微镜(TEM)分析照片。

参照图4和图5，可以看出的是，根据本公开的实施例的介电晶粒中的晶界被均匀地且清晰地识别，并且其厚度也较厚。

另一方面，参照图6和图7，可以看出的是，根据本公开的比较示例的介电晶粒中的晶界不清楚或形成为薄的，并且绝缘电阻低。

根据本公开的实施例，由于相对清晰地区分出了晶界并且晶界的厚度也较厚，因此可以看出的是，由于增大了绝缘电阻，因此可靠性是优异的。

如上所述，根据本公开的实施例，在陶瓷主体的包括介电晶粒的介电层中，通过控制介电晶界的组分和厚度，能够改善介电晶界的绝缘电阻和介电击穿电压以提高可靠性，并且可改善DC偏置特性。

尽管以上已经示出并描述了示例实施例，但对于本领域技术人员将显而易见的是，在不脱离本发明的由所附权利要求限定的范围的情况下，可做出修改和变型。