具体实施方式

下面将参照附图更详细地描述本公开的实施例。然而，本公开的实施例可以不同的形式来实现，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达本公开的实施例的范围。

附图不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征，可能已经放大了比例。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。

如本文所使用的，术语“和/或”包括相关联的所列项目中的至少一个。将理解的是，当元件被称为“连接到”另一元件或“联接到”另一元件时，该元件可以直接位于另一元件上、连接到或联接到另一元件，或者可以存在一个或多个中间元件。如本文所使用的，除非上下文另外明确指出，否则单数形式旨在包括复数形式，反之亦然。将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，这指定存在所陈述的元件，并且不排除存在或添加一个或多个其他元件。

在下文中，将在下面参照附图描述本公开的实施例。

图1是示出根据实施例的存储器系统100的框图。

存储器系统100可被配置为响应于来自外部主机装置(未示出)的写入请求而存储由该主机装置提供的数据。此外，存储器系统100可被配置为响应于来自主机装置的读取请求而将所存储的数据提供到该主机装置。

存储器系统100可被配置为个人计算机存储卡国际协会(PCMCIA)卡、紧凑式闪存(CF)卡、智能媒体卡、记忆棒、各种多媒体卡(例如，MMC、eMMC、RS-MMC和微型-MMC)、安全数字(SD)卡(例如，SD、迷你-SD和微型-SD)、通用闪存(UFS)或固态驱动器(SSD)。

存储器系统100可包括控制器(例如，存储器控制器)110和非易失性存储器装置NVM1至NVM4。存储器控制器110可被实施为硬件控制器以及固件和软件控制器。例如，存储器控制器110可被实施为控制器(例如，图9中的控制器1210)，以通过诸如以下的协议中的任意一种来提供存储器系统100与主机(例如，图9中的主机装置1100)之间的接口：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-E)和通用闪存(UFS)。

控制器110可控制存储器系统100的全部操作。控制器110可响应于来自主机装置的指令来控制非易失性存储器装置NVM1至NVM4以便执行前台操作。该前台操作可包括以下操作：响应于来自主机装置的指令，即写入请求和读取请求，将数据写入非易失性存储器装置NVM1至NVM4中以及从非易失性存储器装置NVM1至NVM4中读取数据。

此外，控制器110可控制非易失性存储器装置NVM1至NVM4，以便独立于主机装置而执行后台操作。可执行后台操作来提高存储器系统100的性能并延长存储器系统100的寿命。后台操作可包括针对非易失性存储器装置NVM1至NVM4的损耗均衡操作、垃圾收集操作、擦除操作、读取回收操作和刷新操作中的一个或多个。类似于前台操作，后台操作可包括将数据写入非易失性存储器装置NVM1至NVM4中以及从非易失性存储器装置NVM1至NVM4中读取数据的操作。

控制器110可控制非易失性存储器装置NVM1的合并编程操作。如稍后将描述的，非易失性存储器装置NVM1的合并编程操作可以是以下操作：从控制器110一次接收待分别存储到存储器区域MRa和MRb中的第一数据DT1和第二数据DT2，并且连续地将第一数据DT1和第二数据DT2分别编程到存储器区域MRa和MRb中。待执行合并编程操作的存储器区域MRa和MRb可联接到相邻的字线。控制器110可控制非易失性存储器装置NVM1至NVM4以并行方式执行合并编程操作。因此，根据实施例，由于合并编程操作，可最小化存储器区域MRa和MRb之间的干扰，并且可提高顺序写入的性能。

对于非易失性存储器装置NVM1的合并编程操作，控制器110可一次将第一数据DT1和第二数据DT2提供到非易失性存储器装置NVM1。一次提供第一数据DT1和第二数据DT2可指示通过合并编程命令来提供第一数据DT1和第二数据DT2，而不是通过各自的编程命令来提供第一数据DT1和第二数据DT2。一次提供第一数据DT1和第二数据DT2可指示：在对第一数据DT1和第二数据DT2中的任意一个进行编程之前，一起提供第一数据DT1和第二数据DT2，而不是指示：提供第一数据DT1和第二数据DT2中的一个，然后在已完成对第一数据DT1和第二数据DT2中的一个的编程之后提供第一数据DT1和第二数据DT2中的另一个。

合并编程命令可包括指示存储器区域MRa和MRb的地址。

在实施例中，控制器110可通过彼此分开的第一编程命令和第二编程命令来控制非易失性存储器装置NVM1以分别执行第一编程操作和第二编程操作。控制器110可响应于第一编程命令或第二编程命令，来控制非易失性存储器装置NVM1以执行第一编程操作和第二编程操作中的一个，而不是执行第一编程操作和第二编程操作两者。

存储器区域MRa可联接到第一字线(例如，上字线)，并且存储器区域MRb可联接到第二字线(例如，下字线)，其中下字线与上字线相邻。第一数据DT1可包括待存储到存储器区域MRa中的最低有效位。第二数据DT2可包括比已经存储在存储器区域MRb中的最低有效位更高的有效位。

根据控制器110的控制，非易失性存储器装置NVM1至NVM4可存储从控制器110提供的数据，并且可读取所存储的数据以将所读取的数据提供到控制器110。

非易失性存储器装置NVM1至NVM4可共享被配置为接收从控制器110提供的命令和数据的输入/输出线。也就是说，非易失性存储器装置NVM1至NVM4可联接到相同的输入/输出线。因此，在完成向非易失性存储器装置NVM1至NVM4之中的任意一个传输数据之后，控制器110可开始向非易失性存储器装置NVM1至NVM4之中的另一个传输数据。

非易失性存储器装置NVM1可包括存储器单元阵列MCAR和控制单元CTRL。该控制单元(或控制逻辑)CTRL可控制非易失性存储器装置NVM1的全部操作。在实施例中，控制逻辑CTRL可被实施为用以控制非易失性存储器装置NVM1的操作的控制电路。例如，控制逻辑CTRL可控制非易失性存储器装置NMV1中的一个或多个组件(例如，图13中的行解码器320、列解码器340、数据读取/写入块330和电压生成器350)以对存储器单元阵列MCAR中的所选择区域执行读取操作、编程操作和擦除操作。

存储器单元阵列MCAR可包括存储块MB1至MBk。存储块可以是非易失性存储器装置NVM1执行擦除操作的单位，但是本公开的实施例不限于此。例如，存储块可以是与执行擦除操作的单位不同的存储器单位。

存储块MB1可包括存储器区域MRa和MRb。如上所述，存储器区域MRa和MRb可分别联接到相邻的上字线和下字线。在联接到存储块MB1的任何两个字线之中，更靠近源极线的一个字线可以称为下字线，而另一个字线可以称为上字线。

存储器区域MRa可由联接到上字线的多个存储器单元配置，并且存储器区域MRb可由联接到下字线的多个存储器单元配置。

控制单元CTRL可从控制器110一次接收第一数据DT1和第二数据DT2，并且可对存储器区域MRa和MRb执行合并编程操作。合并编程操作可包括对第一数据DT1的第一编程操作以及对第二数据DT2的第二编程操作。

在已完成接收所有的第一数据DT1和第二数据DT2之后，控制单元CTRL可执行将第一数据DT1作为最低有效位存储到存储器区域MRa中的第一编程操作。控制单元CTRL可执行将第二数据DT2作为比最低有效位更高的有效位存储到存储器区域MRb中的第二编程操作，其中该最低有效位已经存储在存储器区域MRb中。

在执行第二编程操作之前，控制单元CTRL可进一步执行验证操作，该验证操作对已经存储在存储器区域MRb中的数据进行识别。

非易失性存储器装置NVM2至NVM4中的每一个可以以与非易失性存储器装置NVM1基本相同的方式配置和操作。

非易失性存储器装置NVM1至NVM4中的每一个可包括诸如NAND闪存或NOR闪存的闪速存储器设备、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁性随机存取存储器(MRAM)或电阻式随机存取存储器(ReRAM)。

非易失性存储器装置NVM1至NVM4中的每一个可包括一个或多个平面、一个或多个存储器芯片、一个或多个存储器管芯或者一个或多个存储器封装。

尽管图1示出存储器系统100包括四个非易失性存储器装置NVM1至NVM4，但存储器系统100中包括的非易失性存储器装置的数量不限于此。

类似于一组非易失性存储器装置NVM1至NVM4，存储器系统100也可进一步包括共享输入/输出线的另一组非易失性存储器装置。类似于控制该组非易失性存储器装置NVM1至NVM4的方式，控制器110也可控制这样的另外一组非易失性存储器装置以并行的方式来执行合并编程操作。

图2A和图2B是示出存储块MB1的详细配置的示图。图1所示的存储块MB1至MBk中的每一个可以以基本上与图2A和图2B所示的配置相同的方式来配置。

参照图2A，存储块MB1可联接到在源极选择线SSL和漏极选择线DSL之间平行布置的多个字线WL1至WLn。存储块MB1可包括多个串ST1至STm。位线BL1至BLm可分别联接到串ST1至STm。源极线SL可共同地联接到串ST1至STm。串ST1至STm可以以基本上彼此相同的方式配置，因此将示例性地描述联接到位线BL1的串ST1。

串ST1可包括在源极线SL和位线BL1之间彼此串联联接的源极选择晶体管SST1、多个存储器单元MC11至MCn1和漏极选择晶体管DST1。

源极选择晶体管SST1可在其源极处联接到源极线SL。漏极选择晶体管DST1可在其漏极处联接到位线BL1。存储器单元MC11至MCn1可在源极选择晶体管SST1和漏极选择晶体管DST1之间彼此串联联接。分别包括在串ST1至STm中的源极选择晶体管SST至SSTm可在它们的栅极处联接到源极选择线SSL。漏极选择晶体管DST1至DSTm可在它们的栅极处联接到漏极选择线DSL。存储器单元MC11至MC1m和MCn1至MCnm可在它们的栅极处分别联接到字线WL1至WLn。可在编程操作期间同时对存储器单元MC11至MC1m和MCn1至MCnm之中的、联接到相同字线的存储器单元进行编程。联接到相同字线的存储器单元可被包括在相同存储器区域中。字线WL1至WLn可分别对应于不同的存储器区域。

可在存储器单元MC11至MC1m和MCn1至MCnm的每一个中存储一个或多个位。

在字线WL1至WLn之中的任意两个相邻的字线(例如，字线WL1和WL2)之间，下字线可以是更靠近源极线SL的字线WL1，而上字线可以是更远离源极线SL的字线WL2。

参照图2B，存储块MB1可包括串ST11至ST1m和ST21至ST2m。串ST11至ST1m和串ST21至ST2m中的每一个可在垂直方向(即，在Z方向)上延伸。在存储块MB1中，可在行方向(即，X方向)上布置“m”个串。虽然图2B示出在列方向(即，Y方向)上布置两个串，但可在列方向(Y方向)上布置三个或更多个串。

串ST11至ST1m和ST21至ST2m可彼此相同地配置。例如，串ST11可包括在源极线SL和位线BL1之间彼此串联联接的源极选择晶体管SST、存储器单元MC1至MCn和漏极选择晶体管DST。源极选择晶体管SST可在其源极处联接到源极线SL。漏极选择晶体管DST可在其漏极处联接到位线BL1。存储器单元MC11至MCn1可在源极选择晶体管SST和漏极选择晶体管DST之间彼此串联联接。

分别包括在相同行中布置的串(即，在X方向上布置的串)中的源极选择晶体管可在它们的栅极处联接到相同的源极选择线。例如，布置在第一行中的串ST11至ST1m的源极选择晶体管可在它们的栅极处联接到第一源极选择线SSL1。布置在第二行中的串ST21至ST2m的源极选择晶体管可在它们的栅极处联接到第二源极选择线SSL2。在实施例中，串ST11至ST1m和串ST21至ST2m中的源极选择晶体管可共同联接到单个源极选择线。

分别包括在相同行中布置的串中的漏极选择晶体管可在它们的栅极处联接到相同的漏极选择线。例如，布置在第一行中的串ST11至ST1m的漏极选择晶体管可在它们的栅极处联接到第一漏极选择线DSL1。布置在第二行中的串ST21至ST2m的漏极选择晶体管可在它们的栅极处联接到第二漏极选择线DSL2。

布置在相同列中的串(即，布置在Y方向上的串)可联接到相同的位线。例如，布置在第一列中的串ST11和ST21可联接到位线BL1。布置在第m列中的串ST1m和ST2m可联接到位线BLm。

在垂直方向上的相同水平处(即，在相同的XY平面中)布置的存储器单元可在它们的栅极处联接到相同的字线。例如，在串ST11至ST1m和串ST21至ST2m中的、在垂直方向上与存储器单元MC1布置在相同位置的存储器单元可联接到字线WL1。在串ST11至ST1m和串ST21至ST2m中的、在垂直方向上与存储器单元MC2布置在相同位置的存储器单元可联接到字线WL2。

布置在相同行中并且联接到相同字线的存储器单元可配置待在编程操作期间被同时编程的单个存储器区域。例如，布置在第一行中并且联接到字线WL1的存储器单元可配置存储器区域MR11。布置在第二行中并且联接到字线WL1的存储器单元可配置存储器区域MR12。

尽管图2B中示出存储器区域MR11和MR12位于相同的XY平面中，但是存储器区域MR11和MR12可分别布置在不同的XZ平面中。即，每个字线可联接到布置在不同的XZ平面中的多个存储器区域，其中XZ平面的数量是行的数量。

在字线WL1至WLn之中的任意两个相邻字线(例如，字线WL1和WL2)之中，比另一字线(例如，字线WL2)更靠近源极线SL的字线(例如，字线WL1)可称为下字线，而该另一字线可称为上字线。

图3是示出根据实施例的编程方法的示图。图3示出分别属于状态S1至S3的存储器单元的阈值电压分布。横轴“VTH”可代表存储器单元的阈值电压。纵轴“#”可代表针对阈值电压的存储器单元的数量。

参照图3，在初始擦除状态S1中，存储器单元可属于阈值电压分布D1。属于阈值电压分布D1的存储器单元可以是待被同时编程的存储器单元。属于阈值电压分布D1的存储器单元可以是联接到公共字线的存储器单元。属于阈值电压分布D1的存储器单元可配置存储器区域。

当对存储器区域中的存储器单元执行第一编程操作PR1时，状态可从擦除状态S1改变为状态S2。第一编程操作PR1可以是将最低有效位(LSB)数据编程到存储器单元中的操作。可通过合并编程命令或通过单独的第一编程命令来执行第一编程操作PR1。

在状态S2中，存储器单元可属于阈值电压分布D11和D12。属于阈值电压分布D11的存储器单元可存储LSB数据“1”。属于阈值电压分布D12的存储器单元可存储LSB数据“0”。例如，存储器单元MC32的阈值电压可上升，使得存储器单元MC32属于阈值电压分布D12，因此可确定存储器单元MC32存储LSB数据“0”。存储器单元MC31的阈值电压可保持，使得存储器单元MC31属于阈值电压分布D11，因此可确定存储器单元MC31存储LSB数据“1”。

当对存储器单元执行第二编程操作PR2时，状态可从状态S2改变为状态S3。第二编程操作PR2可以是将中央有效位(CSB)数据和最高有效位(MSB)数据编程到存储器单元中的操作。可以通过合并编程命令或通过单独的第二编程命令来执行第二编程操作PR2。

在状态S3中，存储器单元可以属于阈值电压分布D21至D28。属于阈值电压分布D21至D28的存储器单元可分别存储作为MSB、CSB和LSB数据的“111”、“101”、“001”、“011”、“010”、“110”、“100”和“000”。阈值电压分布D21至D24可以是从阈值电压分布D11细分出来的。阈值电压分布D25至D28可以是从阈值电压分布D12细分出来的。例如，存储器单元MC34的阈值电压可上升，使得存储器单元MC34属于阈值电压分布D28，因此可以确定存储器单元MC34存储数据“000”。例如，存储器单元MC33的阈值电压可上升，使得存储器单元MC33属于阈值电压分布D23，因此可确定存储器单元MC33存储数据“001”。

存储器单元MC33和存储器单元MC34都可以将数据“00”存储为MSB数据和CSB数据，并且可根据存储器单元MC33和存储器单元MC34是将数据“1”还是将数据“0”存储为LSB数据而属于不同的阈值电压分布D23和阈值电压分布D28。因此，在将MSB数据和CSB数据编程到存储器单元中之前(即，在对该存储器单元执行第二编程操作PR2之前)，可执行验证操作，该验证操作检查是将数据“1”还是将数据“0”作为LSB数据存储在该存储器单元中。

如图3所示，可执行第一编程操作PR1和第二编程操作PR2以将3位数据存储到每个存储器单元中。在实施例中，为了最终将k位数据存储到每个存储器单元中，可如上所述执行第一编程操作PR1以将最低有效位(LSB)数据存储到每个存储器单元中，并且可执行第二编程操作PR2以将剩余的较高有效位(即，比LSB更高的有效位)数据存储到每个存储器单元中。可执行第二编程操作PR2以将两个阈值电压分布D11和D12总共划分为“2^{^}k”个阈值电压分布。

图4A和图4B是各自示出根据实施例的针对多个字线的编程顺序的表。

参照图4A，考虑到在对数据进行编程的同时可能在相邻字线之间发生的干扰效应，可根据预定的编程顺序来执行第一编程操作PR1和第二编程操作PR2。在图4A的表中示出的数字可表示编程顺序。

例如，首先，可对联接到字线WL1的一个或多个存储器单元执行第一编程操作PR1。第二，可对联接到字线WL2的一个或多个存储器单元执行第一编程操作PR1。第三，可对联接到字线WL1的一个或多个存储器单元执行第二编程操作PR2。第四，可对联接到字线WL3的一个或多个存储器单元执行第一编程操作PR1。第五，可对联接到字线WL2的一个或多个存储器单元执行第二编程操作PR2。这样，在对下字线(例如，第i字线)应用第二编程操作PR2之前，可对上字线(例如，第(i+1)字线)应用第一编程操作PR1。

参照图4B，当将8个存储器区域MR1至MR8联接到每个字线时，可根据预定的编程顺序来执行第一编程操作PR1和第二编程操作PR2，以使干扰效应最小化。分别联接到字线的第一存储器区域MR1可以是布置在相同平面(例如，图2B的第一公共XZ平面)中的存储器区域。同样，分别联接到字线的第二存储器区域MR2可以是布置在第二公共XZ平面中的存储器区域。第一公共XZ平面和第二公共XZ平面可在图2B的Y方向上布置并且设置为彼此相邻。第三存储器区域MR3至第八存储器区域MR8也可如此。

尽管在图4B所示的实施例中，将八个存储器区域MR1至MR8联接到每个字线，但是根据实施例，可以以类似的方式对不同数量的存储器区域执行编程操作。

从第一至第八，可对与字线WL1相对应的第一存储器区域MR1至第八存储器区域MR8顺序地执行第一编程操作PR1。例如，可对联接到字线WL1的第一存储器区域MR1至第八存储器区域MR8顺序地执行第一编程操作PR1。

第九，可对与字线WL2相对应的第一存储器区域MR1执行第一编程操作PR1。第十，可对与字线WL1相对应的第一存储器区域MR1执行第二编程操作PR2。可以针对第二存储器区域MR2至第八存储器区域MR8，以相同方式重复针对字线WL2和字线WL1的这种操作。

第二十五，可对与字线WL3相对应的第一存储器区域MR1执行第一编程操作PR1。第二十六，可对与字线WL2相对应的第一存储器区域MR1执行第二编程操作PR2。可以针对第二存储器区域MR2至第八存储器区域MR8，以相同方式重复针对字线WL3和字线WL2的这种操作。

当不同平面中的存储器区域MR1至MR8联接至每个字线时，在每个平面中，可在对下字线执行第二编程操作PR2之前，首先对上字线执行第一编程操作PR1。例如，第一存储器区域MR1中的第一个第一存储器区域MR1可联接到字线WL1，并且第一存储器区域MR1中的第二个第一存储器区域MR1可联接到字线WL2，字线WL1比字线WL2更靠近源极线。在这种情况下，可在对第一存储器区域MR1中的联接到字线WL1的第一个第一存储器区域MR1中的存储器单元执行第二编程操作PR2之前，对第一存储器区域MR1中的联接到字线WL2的第二个第一存储器区域MR1中的存储器单元执行第一编程操作PR1。

图5是根据实施例的对非易失性存储器装置NVM1至NVM4执行第一编程操作PR1和第二编程操作PR2的时序图。

参照图5，控制器110可以并行方式控制非易失性存储器装置NVM1至NVM4以执行第一编程操作PR1和第二编程操作PR2，从而用于存储顺序数据。控制器110可将参照图4A或图4B描述的编程顺序应用于非易失性存储器装置NVM1到NVM4中的每一个。然而，控制器110可通过单独的第一编程命令C1和单独的第二编程命令C2来控制第一编程操作PR1和第二编程操作PR2中的每一个。换句话说，控制器110可分别使用作为两个不同的编程命令的第一编程命令C1和第二编程命令C2来控制第一编程操作PR1和第二编程操作PR2。

控制器110可将第一编程命令C1和第一数据DT1顺序地提供到非易失性存储器装置NVM1至NVM4。第一数据DT1可以是待被存储在联接到上字线(WLi+1)的存储器区域中的LSB数据。响应于第一编程命令C1，非易失性存储器装置NVM1至NVM4中的每一个可针对上字线(WLi+1)执行第一编程操作PR1以存储第一数据DT1。

在将第一数据DT1完全提供到非易失性存储器装置NVM1至NVM4之后，控制器110可将第二编程命令C2和第二数据DT2顺序地提供到非易失性存储器装置NVM1至NVM4。第二数据DT2可以是待被存储在联接到下字线WLi的存储器区域中的剩余数据(例如，CSB数据和MSB数据)。响应于第二编程命令C2，非易失性存储器装置NVM1至NVM4的每一个可执行验证操作VRF，其中验证操作VRF对已经存储在联接到下字线WLi的存储器区域中的第一数据(例如，LSB数据)进行识别。然后，非易失性存储器装置NVM1至NVM4中的每一个可针对下字线WLi执行第二编程操作PR2以存储第二数据DT2。

通过这样的编程方案，控制器110可迅速地存储顺序数据，同时使干扰效应最小化。然而，因为非易失性存储器装置NVM1至NVM4中的每一个单独地执行第一编程操作PR1和第二编程操作PR2，所以非易失性存储器装置NVM1至NVM4中的每一个可能等待在结束第一操作PR1与开始接收第二编程命令C2之间的等待时间WTIME的量。

图6A和图6B是各自示出根据实施例的针对多个字线的编程顺序的表。

参照图6A，非易失性存储器装置NVM1至NVM4可执行合并编程操作，以进一步提高顺序写入的性能。例如，首先，可对字线WL1执行第一编程操作PR1。然后，可执行第一合并编程操作，该第一合并编程操作包括对字线WL2的第一编程操作PR1和对字线WL1的第二编程操作PR2。然后，可执行第二合并编程操作，该第二合并编程操作包括对字线WL3的第一编程操作PR1和对字线WL2的第二编程操作PR2。此处，可考虑到干扰效应而保持参照图4A描述的编程顺序。

例如，将更详细地描述对字线WL2和字线WL1的合并编程操作CPR。控制器110可一次将合并编程命令C3与第一数据DT1和第二数据DT2一起提供到非易失性存储器装置。第一数据DT1可以是待被存储在联接到字线WL2的存储器区域中的LSB数据。第二数据DT2可以是待被存储在联接到字线WL1的存储器区域中的剩余数据(例如，CSB数据和MSB数据)。

非易失性存储器装置的控制单元CTRL可响应于合并编程命令C3执行合并编程操作CPR。控制单元CTRL可对字线WL2执行第一编程操作PR1以便存储第一数据DT1，控制单元CTRL可对字线WL1执行验证操作VRF，并且控制单元CTRL可对字线WL1执行第二编程操作PR2以便存储第二数据DT2。

参照图6B，每个字线可联接到八个存储器区域MR1至MR8。在图6B所示的实施例中，可根据参照图4B描述的编程顺序来执行多个合并编程操作。例如，可通过对第一存储器区域MR1中的联接到字线WL2的第二个第一存储器区域MR1执行第一编程操作PR1、对第一存储器区域MR1中的联接到字线WL1的第一个第一存储器区域MR1执行验证操作VRF，并且对第一存储器区域MR1的第一个第一存储器区域MR1执行第二编程操作PR2，来执行第一合并编程操作。可通过对第二存储器区域MR2中的联接到字线WL2的第二个第二存储器区域MR2执行第一编程操作PR1(或第三编程操作以存储第一数据DT1)、对第二存储器区域MR2中的联接到字线WL1的第一个第二存储器区域MR2执行验证操作VRF(或第二验证操作)，并且对第二存储器区域MR2中的第一个第二存储器区域MR2执行第二编程操作PR2(或第四编程操作以存储第二数据DT2)，来执行第二合并编程操作。

图7是根据实施例的非易失性存储器装置NVM1至NVM4的合并编程操作CPR的时序图。

参照图7，为了存储顺序数据，控制器110可控制非易失性存储器装置NVM1至NVM4以并行的方式来执行合并编程操作CPR。非易失性存储器装置NVM1至NVM4的每一个可根据参照图6A或6B描述的编程顺序来执行第一编程操作PR1和第二编程操作PR2。

控制器110可顺序地将合并编程命令C3、第一数据DT1和第二数据DT2提供到非易失性存储器装置NVM1至NVM4。第一数据DT1可以是待被存储在联接到上字线(WLi+1)的存储器区域中的LSB数据。第二数据DT2可以是待被存储在联接到下字线WLi的存储器区域中的剩余数据(例如，CSB数据和MSB数据)。

响应于合并编程命令C3，非易失性存储器装置NVM1至NVM4中的每一个可顺序地针对上字线(WLi+1)执行第一编程操作PR1、可针对下字线WLi执行验证操作VRF并且可针对下字线WLi执行第二编程操作PR2。

因此，如图7所示，可去除等待时间WTIME(参照图5)，因此可进一步提高顺序写入的性能，同时最小化存储器区域之间的干扰。例如，根据图7所示的实施例的存储器系统使用单个合并编程命令C3来执行针对第一字线的第一编程操作PR1、针对第二字线的验证操作VRF以及针对第二字线的第二编程操作PR2，该第二字线比第一字线更靠近源极线，而不是分别使用两个单独的命令C1和C2来分别执行第一编程操作PR1和验证操作VRF/第二编程操作PR2。当根据图7的实施例的存储器系统对非易失性存储器装置NMV1至NMV4执行顺序写入操作时，可以针对非易失性存储器装置NVM1至NVM4中的每一个，去除在结束执行第一编程操作PR1和开始执行验证操作VRF/第二编程操作PR2之间的给定时间间隔(例如，图5中的等待时间WTIME)。因此，与根据图5的实施例的存储器系统相比，可减少对非易失性存储器装置NVM1至NVM4执行顺序写入操作的总时间间隔的持续时间。另外，与根据图5的实施例的存储器系统相比，随着非易失性存储器装置的数量增加，通过根据图7的实施例的存储器系统对多个非易失性存储器装置执行顺序写入操作的效率也可能不会显著降低。

图8是示出根据实施例的非易失性存储器装置(例如，图1中的非易失性存储器装置NVM1)的操作方法的流程图。

参照图8，在步骤S110中，非易失性存储器装置NVM1可从控制器110一次接收第一数据DT1和第二数据DT2。

在步骤S120中，在接收第一数据DT1和第二数据DT2之后，控制单元CTRL可对联接到上字线的存储器区域MRa执行第一编程操作，以存储第一数据DT1。

在步骤S130中，控制单元CTRL可对联接到下字线的存储器区域MRb执行验证操作。控制单元CTRL可通过验证操作来识别已经存储在存储器区域MRb中的数据。

在步骤S140中，控制单元CTRL可对联接到下字线的存储器区域MRb执行第二编程操作以存储第二数据DT2。通过参考通过验证操作而识别的数据，控制单元CTRL可执行第二编程操作，该第二编程操作对联接到下字线的存储器单元的阈值电压分布进行细分。在实施例中，响应于单个合并编程命令而不是两个或更多个单独的命令，控制单元CTRK可对存储器区域MRa执行第一编程操作、对存储器区域MRb执行验证操作并且对存储器区域MRb执行第二编程操作。

图9是示出根据实施例的包括固态驱动器(SSD)1200的数据处理系统1000的示图。参照图9，数据处理系统1000可包括主机装置1100和SSD 1200。

SSD 1200可包括控制器1210、缓冲存储器装置1220、多个非易失性存储器装置1231至123n、电源1240、信号连接器1250和电源连接器1260。

控制器1210可控制SSD 1200的一般操作。可以与图1所示的控制器110相同的方式来配置控制器1210。

控制器1210可包括主机接口单元1211、控制单元1212、随机存取存储器1213、错误校正码(ECC)单元1214和存储器接口单元1215。

主机接口单元1211可通过信号连接器1250与主机装置1100交换信号SGL。该信号SGL可包括命令、地址、数据等。主机接口单元1211可根据主机装置1100的协议来接口连接主机装置1100和SSD 1200。例如，主机接口单元1211可通过诸如以下的标准接口协议中的任意一种来与主机装置1100通信：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-E)和通用闪存(UFS)。

控制单元1212可分析和处理从主机装置1100接收的信号SGL。控制单元1212可根据用于驱动SSD 1200的固件或软件来控制内部功能块的操作。随机存取存储器1213可用作用于驱动此类固件或软件的工作存储器。

ECC单元1214可生成待被传输到非易失性存储器装置1231至123n中的至少一个的数据的奇偶校验数据。所生成的奇偶校验数据可与数据一起存储在非易失性存储器装置1231至123n中。ECC单元1214可基于该奇偶校验数据来检测从非易失性存储器装置1231至123n的至少一个中读取的数据的错误。如果检测到的错误在可校正范围内，则ECC单元1214可校正所检测到的错误。

存储器接口单元1215可根据控制单元1212的控制而将诸如命令和地址的控制信号提供到非易失性存储器装置1231至123n中的至少一个。此外，存储器接口单元1215可根据控制单元1212的控制而与非易失性存储器装置1231至123n的至少一个交换数据。例如，存储器接口单元1215可将缓冲存储器装置1220中存储的数据提供到非易失性存储器装置1231到123n的至少一个，或者将从非易失性存储器装置1231到123n的至少一个中读取的数据提供到缓冲存储器装置1220。

缓冲存储器装置1220可临时存储待被存储在非易失性存储器装置1231至123n的至少一个中的数据。进一步地，缓冲存储器装置1220可临时存储从非易失性存储器装置1231至123n的至少一个中读取的数据。根据控制器1210的控制，可将临时存储在缓冲存储器装置1220中的数据传输到主机装置1100或非易失性存储器装置1231至123n的至少一个。

非易失性存储器装置1231至123n可用作SSD 1200的存储介质。非易失性存储器装置1231至123n可分别通过多个通道CH1至CHn与控制器1210联接。一个或多个非易失性存储器装置可联接到一个通道。联接到每个通道的非易失性存储器装置可联接到相同的信号总线和数据总线。非易失性存储器装置1231至123n的每一个可以与图1所示的非易失性存储器装置NVM1相同的方式来配置。

电源1240可将通过电源连接器1260输入的电力PWR提供到SSD1200的内部。电源1240可包括辅助电源1241。当发生突然断电时，辅助电源1241可提供电力以允许SSD 1200正常终止。辅助电源1241可包括大容量电容器。

根据主机装置1100和SSD 1200之间的接口方案，信号连接器1250可由各种类型的连接器配置。

根据主机装置1100的电力供应方案，电源连接器1260可由各种类型的连接器配置。

图10是示出根据实施例的包括存储器系统2200的数据处理系统2000的示图。参照图10，数据处理系统2000可包括主机装置2100和存储器系统2200。

主机装置2100可以以诸如印刷电路板的板形式来配置。尽管未示出，但是主机装置2100可包括用于执行主机装置的功能的内部功能块。

主机装置2100可包括诸如插座、插槽或连接器的连接端子2110。存储器系统2200可被安装到连接端子2110。

存储器系统2200可以以诸如印刷电路板的板形式来配置。存储器系统2200可称为存储器模块或存储卡。存储器系统2200可包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231和2232、电源管理集成电路(PMIC)2240和连接端子2250。

控制器2210可控制存储器系统2200的一般操作。控制器2210可以以与图9所示的控制器1210相同的方式来配置。

缓冲存储器装置2220可临时存储待被存储在非易失性存储器装置2231和2232中的数据。进一步地，缓冲存储器装置2220可临时存储从非易失性存储器装置2231和2232读取的数据。根据控制器2210的控制，可将临时存储在缓冲存储器装置2220中的数据传输到主机装置2100或非易失性存储器装置2231和2232。

非易失性存储器装置2231和2232可用作存储器系统2200的存储介质。

PMIC 2240可将通过连接端子2250输入的电力提供到存储器系统2200的内部。PMIC 2240可根据控制器2210的控制来管理存储器系统2200的电力。

连接端子2250可联接到主机装置2100的连接端子2110。通过连接端子2250，可在主机装置2100和存储器系统2200之间传送诸如命令、地址、数据等的信号以及电力。根据主机装置2100和存储器系统2200之间的接口方案，连接端子2250可被配置为各种类型。连接端子2250可设置在存储器系统2200的任意一侧。

图11是示出根据实施例的包括存储器系统3200的数据处理系统3000的示图。参照图11，数据处理系统3000可包括主机装置3100和存储器系统3200。

主机装置3100可以以诸如印刷电路板的板形式来配置。尽管未示出，但是主机装置3100可包括用于执行主机装置的功能的内部功能块。

存储器系统3200可以表面安装型封装的形式来配置。存储器系统3200可通过焊球3250而安装到主机装置3100。存储器系统3200可包括控制器3210、缓冲存储器装置3220和非易失性存储器装置3230。

控制器3210可控制存储器系统3200的一般操作。控制器3210可以与图9所示的控制器1210相同的方式来配置。

缓冲存储器装置3220可临时存储待被存储在非易失性存储器装置3230中的数据。进一步地，缓冲存储器装置3220可临时存储从非易失性存储器装置3230读取的数据。根据控制器3210的控制，可将临时存储在缓冲存储器装置3220中的数据传输到主机装置3100或非易失性存储器装置3230。

非易失性存储器装置3230可用作存储器系统3200的存储介质。

图12是示出根据实施例的包括存储器系统4200的网络系统4000的示图。参照图12，网络系统4000可包括通过网络4500联接的服务器系统4300和多个客户端系统4410至4430。

服务器系统4300可响应于来自多个客户端系统4410至4430的请求来服务数据。例如，服务器系统4300可存储从多个客户端系统4410至4430提供的数据。再例如，服务器系统4300可将数据提供到多个客户端系统4410至4430。

服务器系统4300可包括主机装置4100和存储器系统4200。存储器系统4200可由图1所示的存储器系统100、图9中所示的SSD 1200、图10所示的存储器系统2200或图11所示的存储器系统3200来配置。

图13是示出根据实施例的包括在存储器系统中的非易失性存储器装置300的框图。参照图13，非易失性存储器装置300可包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压生成器350和控制逻辑360。

存储器单元阵列310可包括布置在字线WL1至WLm和位线BL1至BLn彼此相交的区域处的存储器单元MC。存储器单元阵列310可以与图1所示的存储器单元阵列MCAR相同的方式配置。

行解码器320可通过字线WL1至WLm与存储器单元阵列310联接。行解码器320可根据控制逻辑360的控制来操作。行解码器320可解码从外部装置(未示出)提供的地址。行解码器320可基于解码结果来选择和驱动字线WL1至WLm。例如，行解码器320可将从电压生成器350提供的字线电压提供到字线WL1至WLm。

数据读取/写入块330可通过位线BL1至BLn与存储器单元阵列310联接。数据读取/写入块330可包括分别与位线BL1到BLn相对应的读取/写入电路RW1到RWn。数据读取/写入块330可根据控制逻辑360的控制来操作。数据读取/写入块330可根据操作模式而作为写入驱动器或读出放大器来操作。例如，在写入操作中，数据读取/写入块330可作为将从外部装置提供的数据存储在存储器单元阵列310中的写入驱动器来操作。再例如，在读取操作中，数据读取/写入块330可作为从存储器单元阵列310读出数据的读出放大器来操作。

列解码器340可根据控制逻辑360的控制来操作。列解码器340可解码从外部装置提供的地址。列解码器340可基于解码结果来将数据读取/写入块330中的、分别与位线BL1至BLn相对应的读取/写入电路RW1至RWn与数据输入/输出线或数据输入/输出缓冲器联接。

电压生成器350可生成将在非易失性存储器装置300的内部操作中使用的电压。可将由电压生成器350生成的电压施加到存储器单元阵列310的存储器单元。例如，可将在编程操作中生成的编程电压施加到待执行编程操作的存储器单元的字线。再例如，可将在擦除操作中生成的擦除电压施加到待执行擦除操作的存储器单元的阱区域。又例如，可将在读取操作中生成的读取电压施加到待执行读取操作的存储器单元的字线。

控制逻辑360可基于从外部装置提供的控制信号来控制非易失性存储器装置300的一般操作。例如，控制逻辑360可控制非易失性存储器装置300的操作，诸如非易失性存储器装置300的读取操作、写入操作和擦除操作。控制逻辑360可以与图1所示的控制单元CTRL相同的方式配置。

尽管上面已经描述了某些实施例，但是本领域技术人员将理解的是，所描述的实施例仅仅是示例。因此，非易失性存储器装置、非易失性存储器装置的操作方法以及包括该非易失性存储器装置的存储器系统不应基于所描述的实施例而受到限制。相反，本文描述的非易失性存储器装置、非易失性存储器装置的操作方法和包括该非易失性存储器装置的存储器系统应当限于当结合以上描述和附图时所理解的权利要求书。