具体实施方式

以下将参考附图描述本公开的实施例。在以下说明中提到的附图中相同或相似的部件将被给予相同或相似的附图标记。然而，应注意，附图仅是示意性附图，且因此厚度和平面尺寸之间的关系、各个层的厚度比等与实际不同。因此，应根据以下说明来确定特定厚度和尺寸。而且，毋庸赘言，一些附图的尺寸关系和比例与其它附图中的部分不同。

此外，在以下说明中对诸如上下方向之类的方向的限定是仅为了便于解释的限定，且因此不限制本公开的技术精神。例如，毋庸赘言，上下方向被转换为左右方向来读取90度旋转后观察到的目标，以及被竖直倒转来读取180度旋转后观察到的目标。

[第一实施例]

[第一实施例的半导体装置的配置示例]

在描述根据本公开的第一实施例的包括具有电熔断器的功能的存储元件的半导体装置的配置之前，例如，首先简单谈及由于存储器单元容量增大可能出现的问题，其中每个存储器单元包括电熔断器且安装在诸如半导体集成电路之类的芯片上。

例如，增加所安装的存储器单元的数量(所安装的容量)的方法被视为增加安装在诸如半导体集成电路之类的芯片上的存储器单元的容量的简单方法。然而，每个存储器单元包括用于切断(断开)电熔断器的纤丝的晶体管(以下也称为“烧熔晶体管”)。因此，当该方法用来增加安装在芯片上的存储器单元的容量时，存储器单元(特别是烧熔晶体管)在芯片上占据的面积增大。在这种情况下，芯片尺寸增加。

因此，为了在不增加芯片尺寸的情况下增加存储器单元的容量，首先考虑如下方法，该方法使用能够用比以前小的电流断开纤丝的元件，诸如磁隧道结元件，作为构成根据上述PTL1的发明中的电熔断器的存储元件。此外，第二考虑的是如下方法，该方法使用能够存储更多值的配置增加各存储元件的容量，来减小所安装的存储器单元的数量。

因此，在第一实施例中提出的将是采用上述第一方法和第二方法的半导体装置作为能够解决以上问题的半导体装置的一个配置示例。

图1是描绘根据本公开的第一实施例的半导体装置1的配置示例的框图。而且，图2是描绘根据第一实施例的存储元件和写入电路的配置示例的图。

如图1中所描绘的，半导体装置1包括存储元件10、写入电路20、读取电路30、参考信号生成电路40、比较器50和控制电路60。

[存储元件10的配置]

首先描述存储元件10的配置。

存储元件10由电阻变化型存储元件构成。在第一实施例中假定存储元件10由磁隧道结元件(MTJ元件)构成。具体地，第一实施例的存储元件10由具有垂直磁各向异性的磁性材料构成。如图2中所描绘的，存储元件10包括能够改变磁化方向的存储层11(也称为自由层、记录层、磁化反转层、磁化自由层或磁自由层)。而且，存储元件10包括磁化固定的固定磁化层12(也称为钉扎层或磁钉扎层)以及形成在存储层11和固定磁化层12之间的隧道阻挡层13(也称为隧道绝缘层)。此外，存储元件10包括设置在存储层11上的上电极14和设置在固定磁化层12上的下电极15。此处的上电极14对应于权利要求中所述的第一导电层和第一电极，而下电极15对应于权利要求中所述的第二导电层和第二电极。

另外，例如，存储层11由包含钴(Co)、铁(Fe)或其它材料作为主要成分的磁铁膜构成。根据第一实施例，例如，存储层11由包括Co、Fe和硼(B)的合金(以下称为“CoFeB合金”)构成。例如，隧道阻挡层13由氧化镁(MgO)、氧化铝(AlO)等构成。根据第一实施例，例如，隧道阻挡层13由MgO构成。固定磁化层12由与存储层11的磁铁膜相似的磁铁膜构成。因此，例如，第一实施例的固定磁化层12由CoFeB合金构成。

此外，例如，上电极14和下电极15各自由钽(Ta)、铝(Al)、铜(Cu)、钨(W)等构成。根据第一实施例，例如，上电极14和下电极15各自由W构成。

注意，第一实施例的存储元件10作为实现用于记录三个或更多值的多值记录的电熔断器。具体来说，如图2中所描绘的，假定各自构成存储元件10的隧道阻挡层13、上电极14和下电极15形成纤丝16。另外，通过使用写入电路20将处于通过元件断开足以不可逆改变纤丝16的电阻状态的电平的电流施加到存储元件10。以下也将该写入动作称为“烧熔”。另外，导致该动作的电流被称为“烧熔电流Iblow”。以这种方式，通过不可逆地改变纤丝16的电阻状态实现用于记录三个或更多值的多值记录。因此，第一实施例的存储元件10不需要具有普通MTJ元件的配置，而是可以具有其它配置，只要能够实现相似的功能。例如，存储层11和固定磁化层12可以都被配置为固定磁化方向的固定磁化层，或可以都被配置为能够改变磁化方向的存储层。注意，优选地采用不需要更大量的制造步骤的配置。

[写入电路20的配置]

随后将描述写入电路20的配置。

如图2中所描绘的，写入电路20包括烧熔晶体管21、升压电路22、第一写入开关元件23和第二写入开关元件24。此处写入电路20对应于权利要求中所述的写入部。

烧熔晶体管21是根据施加到栅极端子的烧熔电压Vblow进入导通状态的晶体管。烧熔晶体管21连接到存储元件10。根据图2中所描绘的示例，烧熔晶体管21由NMOS型FET构成。烧熔晶体管21的源极端子连接到地电位(GND)。烧熔晶体管21的漏极端子连接到存储元件10的下电极15。烧熔晶体管21的栅极端子连接到升压电路22的输出端子。

升压电路22根据作为信息写入指令从控制电路60供应的写入控制信号Ctrl提高输入电压Vin，并生成多种烧熔电压Vblow。然后，升压电路22将生成的烧熔电压Vblow输出(施加)到烧熔晶体管21，以作为可变输出型升压电路。具体来说，升压电路22生成具有与写入控制信号Ctrl的指令相对应的电压值的烧熔电压Vblow。升压电路22的用于输出烧熔电压Vblow的输出端子连接到烧熔晶体管21的栅极端子。升压电路22生成的烧熔电压Vblow被输入(施加)到烧熔晶体管21的栅极端子。

而且，在某些情况下的写入控制信号Ctrl指示用于停止输出烧熔电压Vblow的指令的内容。在供应该信号的情况下，升压电路22停止向烧熔晶体管21输出烧熔电压Vblow。

第一写入开关元件23是用于在存储元件10的上电极14和电源电压Vfuse的电源(以下也称为“电源Vfuse”)的电源供应端子之间的连接状态和断开状态之间进行切换的开关元件。注意，第一实施例的电源电压Vfuse(以下也称为“写入电压Vfuse”)是恒定电压。电源Vfuse是能够供应如下电平的烧熔电流Iblow的电源，该电平足以产生下述第二状态至第三状态。例如，第一写入开关元件23由晶体管构成。根据图2中所描绘的示例，第一写入开关元件23由PMOS型FET构成。第一写入开关元件23的栅极端子连接到控制电路60的用于供应控制信号SW的供应端子。第一写入开关元件23的源极端子连接到电源Vfuse的电源供应端子。第一写入开关元件23的漏极端子连接到存储元件10的上电极14。注意，在低电平控制信号SW被输入至第一写入开关元件23的栅极端子时，第一写入开关元件23进入导通状态。

第二写入开关元件24是用于在存储元件10的上电极14和地电位(GND)之间的连接状态和断开状态之间切换的开关元件。例如，第二写入开关元件24由晶体管构成。根据图2中所描绘的示例，第二写入开关元件24由NMOS型FET构成。第二写入开关元件24的栅极端子连接到控制电路60的用于供应控制信号SW的供应端子。第二写入开关元件24的源极端子连接到地电位(GND)。第二写入开关元件24的漏极端子连接到存储元件10的上电极14。注意，在高电平控制信号SW被输入至第二写入开关元件24的栅极端子时，第二写入开关元件24进入导通状态。

因此，第二写入开关元件24在第一写入开关元件23的导通状态期间进入断开状态，且在第一写入开关元件23的断开状态期间进入导通状态以将上电极14连接到地电位。

[存储器单元2的配置]

以下参考图3描述存储器单元2的具体配置示例，存储器单元2由图2中的一组存储元件10和烧熔晶体管21构成。在此图3是描绘根据第一实施例的存储器单元的配置示例的截面图。

如图3中所描绘的，存储器单元2包括半导体衬底100。半导体衬底100由硅构成。根据图3中所描绘的示例，半导体衬底100是P型半导体衬底。P型阱区101、层间电介质102和烧熔晶体管21设置在半导体衬底100上。具体来说，NMOS型烧熔晶体管21设置在P型阱区101中。

栅极电极21G设置在半导体衬底100上，在栅极电极21G和半导体衬底100之间隔着栅极绝缘膜(未描绘)。源极区21S设置在栅极电极21G被夹在其间的两侧中的一侧，而漏极区21D设置在另一侧。另外，烧熔晶体管21由如上设置的栅极绝缘膜、栅极电极21G、源极区21S和漏极区21D构成。

存储元件10和金属线17部署在漏极区21D上，在漏极区21D与存储元件10和金属线17之间插有层间电介质102。具体来说，在漏极区21D上形成构成下电极15的接触件。在该接触件上形成构成存储层11的CoFeB合金层。另外，在该CoFeB合金层上形成构成隧道阻挡层13的MgO层。在该MgO层上形成构成固定磁化层12的CoFeB合金层。此外，在该CoFeB合金层上形成构成上电极14的接触件。在该接触件上形成金属线17。

注意，根据第一实施例的存储元件10具有底部钉扎结构，该结构在下电极15上形成固定磁化层12，且在固定磁化层12上形成存储层11，其中在存储层11和固定磁化层12之间插有隧道阻挡层13。存储元件10不需要具有该结构，而是可以具有顶部扎钉结构，该结构在下电极15上形成存储层11，且在存储层11上形成固定磁化层12，其中在固定磁化层12和存储层11之间插有隧道阻挡层13。

另一方面，接触件210和211与金属线212部署在源极区21S上，在源极区21S与接触件210和211以及金属线212之间插有层间电介质102。具体地，接触件210形成在源极区21S上。接触件211形成在接触件210上。金属线212形成在接触件211上。而且，金属线213部署在栅极电极21G上，在栅极电极21G和金属线213之间插有层间电介质102。

在此层间电介质102是硅的氧化物膜(例如，SiO₂膜、SiO₂H膜或SiOCH膜)或硅的氮化物膜(例如，SiN膜或SiNH膜)。例如，在一个示例中层间电介质102由硅的氧化物膜构成。另外，例如，金属线17、212和213各自由Cu或金(Au)构成。例如，在一个示例中金属线17、212和213各自由Cu构成。另外，例如，接触件210和211各自由Ta、Al、Cu、W等构成。例如，在一个示例中接触件210和211各自由W构成。

[多值记录的原理]

随后将描述半导体装置1的多值记录的原理。

根据第一实施例的半导体装置1产生纤丝16的至少三个可识别的电阻状态，并在将各自电阻状态与针对其的不同信息相关联的同时执行多值记录。

根据本实施例，通过适当地改变向存储元件10供应电流进行信息写入的烧熔条件，在存储元件10中作为多个值记录信息。

在向烧熔晶体管21的栅极电极21G施加烧熔电压Vblow时烧熔晶体管21进入导通状态。因此，在对纤丝16进行烧熔(供应烧熔电流Iblow)时，向烧熔晶体管21的栅极电极21G施加烧熔电压Vblow。注意，烧熔电流Iblow的电平根据烧熔晶体管21的栅极电极21G和源极区21S之间的电位差、即该示例中施加至栅极电极21G的烧熔电压Vblow而改变。具体来说，烧熔电流Vblow随着烧熔电压Vblow变得更高而增加。

因此，根据第一实施例，将包括如下组合的条件设为烧熔条件：与电源Vfuse的连接状态、施加至烧熔晶体管21的栅极电极21G的烧熔电压Vblow的电压值以及烧熔电压Vblow的施加时间(以下称为烧熔时间Tblow)。

第一实施例的第一烧熔条件由以下构成：电源Vfuse和上电极14之间连接以及向烧熔晶体管21的栅极电极21G施加第一烧熔电压Vblow1第一烧熔时间Tblow1。结果，电平与第一烧熔电压Vblow1的电平相对应的第一烧熔电流Iblow1在存储元件10中流动第一烧熔时间Tblow1。在此第一烧熔电压Vblow1被设为使仅处于断开纤丝16的隧道阻挡层13所需的电平的第一烧熔电流Iblow1流动的电压。另外，第一烧熔时间Tblow1被设为通过第一烧熔电流Iblow1仅断开隧道阻挡层13所需的时间长度。

另一方面，第二烧熔条件由以下构成：电源Vfuse与上电极14之间连接以及向烧熔晶体管21的栅极电极21G施加第二烧熔电压Vblow2第二烧熔时间Tblow2。注意，在第一实施例中，第二烧熔电压Vblow2被设为比第一烧熔电压Vblow1高的电压，且第二烧熔时间Tblow2被设为比第一烧熔时间Tblow1长的时间。以这种方式，比第一烧熔电流Iblow1大的第二烧熔电流Iblow2以比第一烧熔时间Tblow1长的第二烧熔时间Tblow2被施加至存储元件10。

在此第二烧熔电压Vblow2被设为使处于断开纤丝16的上电极14和下电极15所需的电平的第二烧熔电流Iblow2流动的电压。另外，第二烧熔时间Tblow2被设为通过第二烧熔电流Iblow2断开上电极14和下电极15所需的时间长度。更具体地，例如，第二烧熔电压Vblow2被设为比第一烧熔条件的第一烧熔电压Vblow1高1[V]或更高的电压，而第二烧熔时间Tblow2(脉冲宽度)被设为比第一烧熔时间Tblow1长十倍或更长的时间。然而，这些条件根据元件的尺寸或材料配置而改变。因此，优选的是，不仅这些条件而且其它适当的条件根据元件的尺寸和材料配置来设定。

此外，第三烧熔条件由以下构成：不将烧熔电压Vblow施加给烧熔晶体管21的栅极电极21G以及电源Vfuse和上电极14之间断开连接。

另外，在第一烧熔条件和第二烧熔条件中限定了用于供应烧熔电流Iblow的共同方向。具体地，限定了从存储元件10的上电极14到下电极15的一个方向。

以下假定与纤丝16的初始电阻状态(烧熔之前)相对应的第一状态下的电阻值R是电阻值R0。此外，与第一烧熔条件下仅隧道阻挡层13断开后的电阻状态相对应的第二状态的电阻值R是电阻值R1。此外，与第二烧熔条件下上电极14和下电极15断开后的电阻状态相对应的第三状态的电阻值R是电阻值R2。

在此图4是描绘在第一烧熔条件下将第一烧熔电流Iblow1供应至第一状态(烧熔之前的初始状态)下的存储元件10第一烧熔时间Tblow1之后的纤丝16的电阻值R的改变示例的图。此外，图5是描绘在第二烧熔条件下将第二烧熔电流Iblow2供应至第二状态下的存储元件10第二烧熔时间Tblow2之后的纤丝16的电阻值R的改变示例的图。此外，图6是描绘纤丝16的电阻状态和多值信息之间的对应关系的图。

在图4至图6中的每个中，水平轴表示纤丝16的电阻值R(对数)，而垂直轴表示电阻值R的变化量σ。

如图4中所描绘的，例如，清楚的是在与纤丝16的初始状态相对应的第一状态下，纤丝16的电阻值R0具有变化。随后，在通过第一烧熔电流Iblow1断开构成处于第一状态下的纤丝16的隧道阻挡层13之后，如图4中所描绘的，电阻状态从第一状态改变为第二状态。隧道阻挡层13是绝缘层。因此，在隧道阻挡层13断开后，电阻值R从电阻值R0改变为电阻值R1(R1<R0)。换言之，产生了电阻值比第一状态的电阻值低的状态(低电阻状态)。

随后，在通过第二烧熔电流Iblow2断开构成处于第二状态下的纤丝16的上电极14和下电极15之后，如图5中所描绘的，电阻状态从第二状态改变为第三状态。在这种情况下，电极被断开。因此，电阻值R从电阻值R1相当大地改变至电阻值R2(R2>>R1)。换言之，产生电阻值比第二状态的电阻值高很多的状态(高电阻状态)。另外，第三状态是电阻值比第一状态的电阻值高的状态。

第一状态和第二状态之间的电阻值差比第一状态和第三状态之间的电阻值差以及第二状态和第三状态之间的电阻值差中的各电阻值差要小，然而具有足以区分第一状态和第二状态的值。根据第一实施例，通过使用纤丝16的电阻值R的改变特性的该性质，针对存储元件10执行多值信息记录。

具体地，根据第一实施例，如图6中所描绘的，针对纤丝16的电阻值R设定两个阈值(以下称为“第一阈值Rth1”和“第二阈值Rth2”)。如图6中所描绘的，第一阈值Rth1被设为纤丝16的第一状态(烧熔之前的状态)的电阻值(R0附近)和第二状态的电阻值(R1附近)之间的值。另一方面，第二阈值Rth2被设为第一状态的电阻值(R0附近)和第三状态的电阻值(R2附近)之间的值。注意，第一阈值Rth1和第二阈值Rth2各自优选地被设为吸收第一状态的电阻值R0的变化的值。

在第一实施例中，例如，当纤丝16的电阻值R是如图6中所描绘的第一阈值Rth1和第二阈值Rth2之间的值时，此时纤丝16的电阻状态与信息“0”相关联。此外，当纤丝16的电阻值R是小于第一阈值Rth1的值时，纤丝16的电阻状态与信息“1”相关联。此外，在纤丝16的电阻值R是超过第二阈值Rth2的值的情况下，纤丝16的电阻状态与信息“2”相关联。

因此，当纤丝16的状态被设为第一状态(电阻值R0附近)时，存储元件10中记录的信息变为“0”。此外，当纤丝16的状态被设为第二状态(电阻值R1附近)时，记录在存储元件10中的信息变为“1”。此外，当纤丝16的状态被设为第三状态(电阻值R2附近)时，存储元件10中记录的信息变为“2”。

以这种方式，根据第一实施例，通过将第一至第三状态设为使得第一状态与信息“0”相关联，第二状态与信息“1”相关联以及第三状态与信息“2”相关联，来实现三值记录。

[读取电路30的配置]

接着描述读取电路30的配置。在此读取电路30对应于权利要求中所述的读取部。另外，图7是描绘读取电路的配置示例的电路图。

读取电路30是读取(判别)存储元件10中作为多个值记录的信息的电路，且如图7中所描绘包括第一读取开关元件31和第二读取开关元件32。

例如，第一读取开关元件31和第二读取开关元件32各自由晶体管构成。根据图7中所描绘的示例，第一读取开关元件31由PMOS型FET构成，而第二读取开关元件32由NMOS型FET构成。

在该配置中，第一读取开关元件31的栅极端子连接到控制电路60的用于输出控制信号Sr1的输出端子，且第一读取开关元件31的源极端子连接到电源电压VDD的供应端子。另外，第一读取开关元件31的漏极端子连接到第二读取开关元件32的漏极端子和比较器50的一个输入端子。注意，在向第一读取开关元件31的栅极端子输入低电平控制信号Sr1时，第一读取开关元件31进入导通状态。

第二读取开关元件32的栅极端子连接到控制电路60的用于输出控制信号Sr2的输出端子。第二读取开关元件32的源极端子连接到写入电路20内的第一写入开关元件23和第二写入开关元件24的漏极端子以及连接到存储元件10的上电极14。另外，第二读取开关元件32的漏极端子连接到第一读取开关元件31的漏极端子和比较器50的一个输入端子。注意，在向第二读取开关元件32的栅极端子输入高电平控制信号Sr2时，第二读取开关元件32进入导通状态。

[参考信号生成电路40的配置]

接着描述参考信号生成电路40的配置。在此参考信号生成电路40是生成与读取作为多个值记录在存储元件10中的信息时的参考(阈值)相对应的参考信号(参考电压信号)的电路。另外，图8是描绘参考信号生成电路的配置示例的电路图。此外，在此参考信号生成电路40对应于权利要求中所述的阈值信号生成部。

如图8中所描绘的，参考信号生成电路40包括第一开关元件41、第二开关元件42、第三开关元件43和第四开关元件44作为用于生成参考信号的开关元件。参考信号生成电路40还包括第一参考电阻器45和第二参考电阻器46。

例如，第一至第四开关元件41至44中的每个由晶体管构成。根据图8中所描绘的示例，第一开关元件41由PMOS型FET构成，而第二至第四开关元件42至44中的每个由NMOS型FET构成。

如此配置的第一开关元件41的栅极端子连接至控制电路60的用于输出控制信号Sr3的输出端子，并且第一开关元件41的源极端子连接至电源电压VDD的供应端子。另外，第一开关元件41的漏极端子连接至第二开关元件42的漏极端子和比较器50的另一个输入端子。注意，当向第一开关元件41的栅极端子输入低电平控制信号Sr3时，第一开关元件41进入导通状态。

第二开关元件42的栅极端子连接至控制电路60的用于输出控制信号Sr4的输出端子，并且第二开关元件42的源极端子连接至第一参考电阻器45和第二参考电阻器46各自的一个端子。另外，第二开关元件42的漏极端子连接至第一开关元件41的漏极端子和比较器50的另一个输入端子。注意，在向第二开关元件42的栅极端子输入高电平控制信号Sr4时，第二开关元件42进入导通状态。

第三开关元件43的栅极端子连接至控制电路60的用于输出控制信号Sr5的输出端子，第三开关元件43的源极端子连接至地电位(GND)，并且第三开关元件43的漏极端子连接至第一参考电阻器45的另一个端子。注意，当向第三开关元件43的栅极端子输入高电平控制信号Sr5时，第三开关元件43进入导通状态。

第四开关元件44的栅极端子连接至控制电路60的用于输出控制信号Sr6的输出端子，第四开关元件44的源极端子连接至地电位(GND)，并且第四开关元件44的漏极端子连接至第二参考电阻器46的另一个端子。注意，当向第四开关元件44的栅极端子输入高电平控制信号Sr6时，第四开关元件44进入导通状态。

第一参考电阻器45由如下电阻器元件构成，该电阻器元件具有与以上参考图6所述的第一阈值Rth1(用于将“0”或“1”识别为记录在存储元件10中的信息的阈值)相对应的电阻值。另一方面，第二参考电阻器46由如下电阻器元件构成，该电阻器元件具有与以上参考图6所述的第二阈值Rth2(用于将“0”或“2”识别为记录在存储元件10中的信息的阈值)相对应的电阻值。

[比较器50的配置]

根据第一实施例，例如，比较器50由感测放大器构成。在此比较器50对应于权利要求中所述的判别部。

比较器50的一个输入端子连接至图7中所描绘的读取电路30内的第一读取开关元件31的漏极端子和第二读取开关元件32的漏极端子之间的连接点P1(以下称为第一连接点P1)。此外，比较器50的另一个输入端子连接至参考信号生成电路40内的第一开关元件41的漏极端子和第二开关元件42的漏极端子之间的连接点P2(以下称为第二连接点P2)。

比较器50比较在第一连接点P1处获得且输入至比较器50的一个输入端子的电压信号Vm(与纤丝16的电阻值R相关联的信号)与在第二连接点P2处获得且输入至比较器50的另一个输入端子的参考电压信号Vref(阈值信号)，并输出比较结果。

[控制电路60的配置]

根据第一实施例，控制电路60是用于控制上述写入电路20、读取电路30和参考信号生成电路40的操作的电路。

控制电路60生成用于切换升压电路22的输出电压(烧熔电压Vblow)的写入控制信号Ctrl，并将生成的写入控制信号Ctrl输出至升压电路22。另外，控制电路60生成用于切换上电极14和电源Vfuse之间的连接状态以及上电极14和地电位之间的连接状态的控制信号SW，并将所生成的控制信号SW输出至第一和第二写入开关元件23和24。控制电路60还包括定时器计数器，并通过使用定时器计数器对向烧熔晶体管21施加烧熔电压Vblow的时间进行计数，从而基于所测量的施加时间控制输出到升压电路22的写入控制信号Ctrl的内容和输出至第一和第二写入开关元件23和24的控制信号SW的内容。

具体来说，在向存储元件10进行信息写入时，控制电路60向升压电路22输出指示提前设定的烧熔电压Vblow的电压值的指令的写入控制信号Ctrl。另外，控制电路60向第一和第二写入开关元件23和24输出用于将第一写入开关元件23带入导通状态的控制信号SW。

以这种方式，烧熔晶体管21和第一写入开关元件23都进入导通状态烧熔条件中设定的烧熔时间Tblow。结果，在与烧熔电压Vblow的电平相对应的电平处的烧熔电流Iblow在存储元件10中流动设定的烧熔时间Tblow，并实现信息写入。

此外，在经过了提前设定的烧熔时间Tblow之后，控制电路60向升压电路22输出用于停止向烧熔晶体管21输出烧熔电压Vblow的写入控制信号Ctrl。另外，控制电路60向第一和第二写入开关元件23和24输出用于将第二写入开关元件24带入导通状态的控制信号SW。结果，停止从升压电路22向烧熔晶体管21输出烧熔电压Vblow(代替烧熔电压Vblow，低电平信号Vg被施加至栅极电极21G)，且上电极14连接至地电位。

此外，在从存储元件10读取信息时，控制电路60将在提前设定的信号电平处的控制信号Sr1和Sr2输出至读取电路30内的第一读取开关元件31和第二读取开关元件32。以这种方式，读取电流Iread被供应至存储元件10。注意，控制电路60控制写入电路20的操作，使得在从存储元件10读取信息时(在判别纤丝16的电阻状态时)，写入电路20内的烧熔晶体管21和第一写入开关元件23分别进入导通状态和断开状态。

另一方面，在从存储元件10读取信息时，控制电路60将提前设定的信号电平处的控制信号Sr3至Sr6分别输出至参考信号生成电路40内的第一至第四开关元件41至44。第一实施例的控制电路60执行两次读取操作，以允许在比较器50处顺次比较纤丝16的电阻、第一参考电阻器45和第二参考电阻器46。在第一读取操作中，对控制信号Sr3至Sr6的信号电平的组合进行控制，使得电流在第一参考电阻器45中流动。在第二读取操作中，对控制信号Sr3至Sr6的信号电平的组合进行控制，使得电流在第二参考电阻器46中流动。以这种方式，比较器50在第一读取操作中比较纤丝16的电阻R和第一参考电阻器45的幅度，并在第二读取操作中比较电阻R和第二参考电阻器46的幅度。基于这些比较结果读取信息(确定所读取信息的值)。

注意，在第一实施例中描述了如下示例，其中半导体装置1的各电路内的各种类型的开关元件各由MOS晶体管构成。然而，本公开不限于该示例。可以使用任何开关元件，只要其是能够执行相似开关操作的开关元件。此外，在如本实施例中那样各电路内的各种类型的开关元件各自由MOS晶体管构成的情况下，可以在适当时改变各MOS晶体管的导电类型(N型或P型)以及这些晶体管的组合。

[对存储元件10进行的信息写入操作]

以下将描述通过第一实施例的写入电路20将信息写入存储元件10的操作。

首先，图9描绘了施加到烧熔晶体管21的烧熔电压Vblow的信号波形示例。根据第一实施例，图9中所描绘的脉冲形状的烧熔电压Vblow被施加到烧熔晶体管21的栅极电极21G。在这种情况下，烧熔晶体管21在烧熔时间Tblow期间进入导通状态，且与烧熔电压Vblow的电平相对应的电平处的烧熔电流Iblow被供应至纤丝16烧熔时间Tblow。

具体来说，在通过使用图1中所描绘的写入电路20将信息“1”记录在第一状态下的存储元件10中的情况下，第一烧熔条件被设为在纤丝16中产生第二状态。控制电路60基于设定的第一烧熔条件将写入控制信号Ctrl供应给升压电路22，写入控制信号Ctrl指示将第一烧熔电压Vblow1施加至烧熔晶体管21的栅极电极21G的指令的内容。与供应该信号同时，控制电路60向第一和第二写入开关元件23和24的栅极端子供应用于将电源Vfuse连接至上电极14的低电平控制信号SW。此外，控制电路60开始通过使用定时器计数器测量第一烧熔时间Tblow1。因此，通过升压电路22生成第一烧熔电压Vblow1。所生成的第一烧熔电压Vblow1被施加至烧熔晶体管21的栅极电极21G，且上电极14连接至电源Vfuse。

在经过了第一烧熔时间Tblow1之后，控制电路60将写入控制信号Ctrl供应给升压电路22，写入控制信号Ctrl指示停止向烧熔晶体管21输出第一烧熔电压Vblow1的指令的内容。与供应该信号同时，控制电路60向第一和第二写入开关元件23和24的栅极端子供应用于将上电极14连接至地电位的高电平控制信号SW。结果，从升压电路22向烧熔晶体管21的栅极电极21G施加低电平信号Vg，且上电极14连接至地电位。具体地，第一烧熔电流Iblow1在存储元件10中流动第一烧熔时间Tblow1。结果，对纤丝16的隧道阻挡层13给予烧熔(断开)，且纤丝16迁移到第二状态，在第二状态中纤丝16的电阻值R变为电阻值R1。

另外，在通过使用写入电路20在第一状态或第二状态下的存储元件10中记录信息“2”的情况下，第二烧熔条件被设为使得在纤丝16中产生第三状态。控制电路60基于所设定的第二烧熔条件向升压电路22供应写入控制信号Ctrl，写入控制信号Ctrl指示向烧熔晶体管21的栅极端子施加第二烧熔电压Vblow2的指令的内容。与供应该信号同时，控制电路60向第一和第二写入开关元件23和24的栅极端子供应用于将电源Vfuse连接至上电极14的低电平控制信号SW。此外，控制电路60开始通过使用定时器计数器测量第二烧熔时间Tblow2。因此，通过升压电路22生成第二烧熔电压Vblow2。所生成的第二烧熔电压Vblow2被施加至烧熔晶体管21的栅极电极21G，且上电极14连接至电源Vfuse。

在经过了第二烧熔时间Tblow2之后，控制电路60向升压电路22供应写入控制信号Ctrl，写入控制信号Ctrl指示停止向烧熔晶体管21输出第二烧熔电压Vblow2的指令的内容。与供应该信号同时，控制电路60向第一和第二写入开关元件23和24的栅极端子供应用于将上电极14连接至地电位的高电平控制信号SW。因此，低电平信号Vg从升压电路22被施加至烧熔晶体管21的栅极电极21G，且上电极14连接至地电位。具体地，第二烧熔电流Iblow2在存储元件10中流动第二烧熔时间Tblow2。结果，对纤丝16的上电极14和下电极15给予烧熔(断开)，且纤丝16迁移到第三状态，在第三状态中纤丝16的电阻值R变为电阻值R2。

另外，在存储元件10中记录信息“0”的情况下，纤丝16保持在初始状态(第一状态)，而不接收烧熔(断开)。具体地，控制电路60向升压电路22输出写入控制信号Ctrl，该写入控制信号Ctrl指示停止输出烧熔电压Vblow的指令的内容，且控制电路60向第一和第二写入开关元件23和24的栅极端子供应用于将上电极14连接至地电位的高电平控制信号SW。因此，第一实施例的升压电路22将低电平信号Vg施加至烧熔晶体管21的栅极电极21G，而不是将烧熔电压Vblow施加至栅极电极21G。另外，第一写入开关元件23进入断开状态，而第二写入开关元件24进入导通状态。因此，存储元件10的上电极14连接至地电位。结果，纤丝16维持在第一状态，在第一状态中纤丝16的电阻值R变为电阻值R0。

[从存储元件10进行信息读取操作]

接着将描述通过使用根据第一实施例的读取电路30、参考信号生成电路40和比较器50从存储元件10读取信息的操作。

首先，控制电路60向升压电路22输出控制信号，该控制信号指示输出将写入电路20内的烧熔晶体管21带入导通状态的高电平信号的指令的内容。另外，控制电路60向第一写入开关元件23和第二写入开关元件24的栅极端子输入高电平控制信号SW。结果，烧熔晶体管21根据施加至烧熔晶体管21的栅极电极21G的高电平控制信号进入导通状态，且存储元件10的上电极14进入与地电位连接的状态。

随后，控制电路60向读取电路30内的第一读取开关元件31的栅极端子输入低电平控制信号Sr1，并向第二读取开关元件32的栅极端子输入高电平控制信号Sr2。因此，不仅写入电路20内的烧熔晶体管21而且读取电路30内的第一读取开关元件31和第二读取开关元件32都进入导通状态。结果，读取电流Iread在存储元件10中流动。

另一方面，作为第一读取操作，控制电路60首先将低电平控制信号Sr3输出到第一开关元件41的栅极端子，且将高电平控制信号Sr4输出到第二开关元件42的栅极端子。另外，控制电路60将高电平控制信号Sr5输出到第三开关元件43的栅极端子，且将低电平控制信号Sr6输出到第四开关元件44的栅极端子。因此，参考信号生成电路40内的第一至第三开关元件41至43中的每个进入导通状态，且第四开关元件44进入断开状态。结果，电流在参考信号生成电路40内的第一参考电阻器45中流动。

此外，在电流在第一参考电阻器45处流动的状态下，比较器50比较读取电路30内的第一连接点P1处的电压信号Vm与参考信号生成电路40内的第二连接点P2处的参考电压信号Vref(以下称为“第一比较操作”)。

注意，在第一比较操作中在读取电流Iread在存储元件10中流动的状态下，第一连接点P1处的电位(Vm)变为与纤丝16的电阻值R相对应的电位。此外，在第一比较操作中在电流在第一参考电阻器45中流动的状态下，第二连接点P2处的电位(Vref)变为与第一参考电阻器45的电阻值(Rth1)相对应的电位。因此，比较器50在电压信号Vm和参考电压信号Vref之间进行的第一比较操作基本上等同于比较存储元件10的电阻值R和第一参考电阻器45的电阻值、即第一阈值Rth1的操作。

比较器50确定第一连接点P1处的电压值Vm是否低于第二连接点P2处的参考电压信号Vref(Vm<Vref)。然后，在电压信号Vm低于参考电压信号Vref的情况下(R<Rth1)，比较器50输出与信息“1”相对应的信号(比较结果)。在输出该信号后，半导体装置1结束信息读取操作。另一方面，在比较器50确定电压信号Vm高于参考电压信号Vref的情况下(R>Rth1)，半导体装置1执行第二读取操作。

在第二读取操作中，控制电路60执行控制以维持参考信号生成电路40内的第一开关元件41和第二开关元件42的导通状态。另外，控制电路60向参考信号生成电路40内的第三开关元件43的栅极端子输入低电平控制信号Sr5，并向第四开关元件44的栅极端子输入高电平控制信号Sr6。因此，参考信号生成电路40内的第一开关元件41、第二开关元件42和第四开关元件44均进入导通状态，且第三开关元件43进入断开状态。结果，电流在参考信号生成电路40内的第二参考电阻器46中流动。

另一方面，在电流在第二参考电阻器46处流动的状态下，比较器50比较读取电路30内的第一连接点P1处的电压信号Vm和参考信号生成电路40内的第二连接点P2处的参考电压信号Vref(以下称为“第二比较操作”)。

注意，在第二比较操作中在电流在第二参考电阻器46中流动的状态下，第二连接点P2处的电位(Vref)变为与第二参考电阻器46的电阻值(Rth2)相对应的电位。因此，比较器50在电压信号Vm与参考电压信号Vref之间进行的第二比较操作基本上等同于比较存储元件10的电阻值R和第二参考电阻器46的电阻值、即第二阈值Rth2的操作。

比较器50确定第一连接点P1处的电压信号Vm是否低于第二连接点P2处的参考电压信号Vref(Vm<Vref)。此后，在电压信号Vm低于参考电压信号Vref(R<Rth2)的情况下，比较器50输出与信息“0”相对应的信号(比较结果)。在输出该信号之后，半导体装置1结束信息读取操作。

另一方面，在电压信号Vm高于参考电压信号Vref(R>Rth2)的情况下，比较器50输出与信息“2”相对应的信号(比较结果)。在输出该信号之后，半导体装置1结束信息读取操作。

根据第一实施例，以上述方式读取记录在存储元件10中的多值信息。注意，在第一实施例中从存储元件10读取信息的方法不限于上述示例。可以使用任何方法作为从存储元件10读取信息的方法，只要该方法能够通过使用两个阈值识别纤丝16的电阻状态。例如，在第一实施例中，首先执行向第一参考电阻器45供应电流的第一比较操作，然后执行向第二参考电阻器46供应电流的第二比较操作。然而，该比较操作的顺序可以逆转。

[电熔断器信息重写方法]

第一实施例的半导体装置1能够通过如上所述改变存储元件10的烧熔条件将纤丝16的电阻状态设为三个状态(第一状态、第二状态和第三状态)中的任何一个状态。因此，通过再次给予纤丝16烧熔，纤丝16的第二状态(低电阻状态)可改变为第三状态(高电阻状态)。因此，根据第一实施例，对于存储元件10不仅可实现信息的多值记录，还可实现信息的重写。

根据第一实施例，首先通过针对存储元件10的第一烧熔将纤丝16带入第二状态(低电阻状态)，以将信息“1”记录在存储元件10中。以这种方式，产生重写信息之前的存储元件10的状态。

在这种状态下，与上述读取作为多值记录的信息的读取处理相似，半导体装置1使用第一阈值Rth1作为区分信息“0”和信息“1”之间的阈值。

随后，对第一状态下的存储元件10再次给予烧熔(第二)，以将纤丝16的状态改变为第三状态(高电阻状态)。以这种方式，产生信息重写之后的存储元件10的状态。

在这种状态下，半导体装置1随后将第一阈值Rth1(这是用于区分信息“0”与信息“1”的阈值)改变为第二阈值Rth2。具体地，在信息重写后，半导体装置1改变比较器50的阈值，以区分出在重写之前(第一烧熔之后)纤丝16的电阻状态(第二状态)对应于信息“0”。

根据本实施例，可以以上述方式针对存储元件10执行信息重写。注意，例如，在本实施例中安装在诸如半导体集成电路之类的芯片上的多个存储元件10的一部分可以作为专用于多值记录的电熔断器，且其余部分可以作为专用于重写的电熔断器。

[第一实施例的操作和效果]

根据第一实施例的半导体装置1包括存储元件10，存储元件10包括纤丝16，纤丝具有上电极14、下电极15和隧道阻挡层13。上电极14和下电极15至少隔着隧道阻挡层13堆叠。纤丝16通过改变上电极14和下电极15的状态以及隧道阻挡层13的状态的组合获得至少三个可识别的电阻状态(第一实施例中的第一至第三状态)。此外，写入电路20通过经由烧熔晶体管21向存储元件10施加烧熔电流Iblow产生至少三个可识别的电阻状态。此外，读取电路30读取与存储元件10的电阻值相关联的信号，且参考信号生成电路40生成用于判别至少三个可识别的电阻状态的参考信号(阈值信号)。另外，比较器50比较由参考信号生成电路40生成的参考信号和由读取电路30读取的与电阻值相关联的信号，来判别至少三个电阻状态。

另外，存储元件10由磁隧道结元件(MTJ元件)构成，磁隧道结元件包括固定磁化层12、设置在固定磁化层12上的上电极14、存储层11、设置在存储层11上的下电极15以及设置在固定磁化层12和存储层11之间的隧道阻挡层13。因此，纤丝16包括上电极14、下电极15和隧道阻挡层13，并通过改变这些的电阻状态的组合来获得至少三个可识别的电阻状态。

此外，半导体装置1被配置为产生至少三个可识别的电阻状态，至少三个可识别的电阻状态由与施加烧熔电流Iblow之前的初始状态相对应的第一状态、在通过施加烧熔电流Iblow损坏隧道阻挡层13之后产生的第二状态以及在通过施加烧熔电流Iblow损坏上电极14和下电极15之后产生的第三状态构成。

注意，第二状态是与比第一状态的电阻低的电阻相对应的低电阻状态，而第三状态是与比第一状态高的电阻相对应的高电阻状态。

此外，确立纤丝16的烧熔条件，来产生上述第一至第三状态。具体地，第一烧熔条件被设为将第一烧熔电压Vblow1施加到烧熔晶体管21的栅极电极21G第一烧熔时间Tblow1的条件。此外，第二烧熔条件被设为将比第一烧熔电压Vblow1高的第二烧熔电压Vblow2施加到栅极电极21G比第一烧熔时间Tblow1长的第二烧熔时间Tblow2的条件。此外，第三烧熔条件被设为在不将第一烧熔电压Vblow1施加到栅极电极21G的情况下维持第一状态的条件。

在该配置中，存储元件10由MTJ元件构成。因此，与传统烧熔晶体管相似，可以减少信息写入时所需的烧熔电流Iblow，因此可以减小烧熔晶体管21的尺寸。另外，在一个存储元件10中作为信息可以记录多值。因此，与仅允许记录二进制信息的传统配置相比，每条信息单元尺寸可以减小得更多。换言之，与记录二进制信息的传统配置相比，可以更多地增加存储器单元的每个容量，而不增大安装各存储器单元的面积。

此外，这样实现的信息的多值记录可以减小诸如解码器之类的外围电路的面积。

此外，半导体装置1可以通过与传统工艺类似的工艺来制造。因此，不需要改变工艺或添加新工艺。因此避免了工艺改变产生的成本增加。

另外，根据第一实施例的半导体装置1还针对第一烧熔条件和第二烧熔条件设定如下条件，该条件将从上电极14至下电极15的一个方向指定为烧熔电流Iblow的流动方向。

根据该配置，烧熔电流Iblow从上电极14至下电极15或从下电极15至上电极14在一个方向上流动。因此，例如，在存储器单元阵列的配置的情况下，烧熔晶体管21的扩散区的一侧可连接到固定电位。该配置使得能够通过邻接存储器单元共享扩散区，且因此实现了电路配置的简化。结果，例如，在阵列形成时可以减小布局面积。

[第一实施例的修改1]

在以上第一实施例中描述的是如下配置，该配置通过使用升压电路22改变施加到烧熔晶体管21的栅极电极21G的烧熔电压Vblow的电平来控制烧熔电流Iblow的电平。第一实施例的修改1与第一实施例不同之处在于：烧熔电流Iblow的电平通过使用升压电路26改变施加至上电极14的写入电压Vfuse的电平来得到控制。

[根据第一实施例的修改1的半导体装置1A的配置]

在此图10是描绘包括根据第一实施例的修改1的半导体装置的写入电路和控制电路的一部分的配置示例的电路图。

例如，如图10中所描绘的，根据本修改1的半导体装置1A包括写入电路20A和控制电路60A，而不是上述第一实施例的半导体装置1中包括的写入电路20和控制电路60。

[根据第一实施例的修改1的写入电路20A的配置]

根据本修改1的写入电路20A包括烧熔晶体管21、升压电路26、第三写入开关元件27和第四写入开关元件28。

升压电路26根据作为信息写入的指令从控制电路60A供应的写入控制信号Ctrl对输入电压Vin进行升压，以生成多种类型的写入电压Vfuse。然后，升压电路26将生成的写入电压Vfuse输出(施加)到存储元件10，以作为可变输出型升压电路。具体地，升压电路26根据写入控制信号Ctrl的指令的内容，生成具有与指令内容相对应的电压值的写入电压Vfuse。升压电路26的用于输出写入电压Vfuse的输出端子连接到存储元件10的上电极14。由升压电路26生成的写入电压Vfuse被施加到上电极14。因此，根据本修改1，上述第一实施例的烧熔电压Vblow的作用通过根据写入电压Vfuse的改变来控制烧熔电流Iblow的电平由写入电压Vfuse承担。

此外，在某种情况下写入控制信号Ctrl指示用于停止输出写入电压Vfuse的指令的内容。在供应该信号的情况下，升压电路26停止向上电极14输出写入电压Vfuse。

第三写入开关元件27是用于在烧熔晶体管21的栅极电极21G与电源电压Vblow的电源(以下也称为“电源Vblow”)的电源供应端子之间的连接状态和断开状态之间切换的开关元件。注意，本修改1的电源电压Vblow是恒定电压。电源电压Vblow是能够使烧熔晶体管21进入导通状态从而向存储元件10供应烧熔电流Iblow的电压，该烧熔电流Iblow处于将纤丝16的电阻状态从第二状态改变为第三状态所需的电平。例如，第三写入开关元件27由晶体管构成。根据图10中所描绘的示例，第三写入开关元件27由PMOS型FET构成。在此配置中，第三写入开关元件27的栅极端子连接至控制电路60的用于供应控制信号SW的供应端子。第三写入开关元件27的源极端子连接到电源Vblow的电源供应端子。第三写入开关元件27的漏极端子连接到烧熔晶体管21的栅极端子(栅极电极21G)。注意，当低电平控制信号SW被输入到第三写入开关元件27的栅极端子时，第三写入开关元件27进入导通状态。

第四写入开关元件28是用于在烧熔晶体管21的栅极端子和地电位(GND)之间的连接状态和断开状态之间切换的开关元件。例如，第四写入开关元件28由晶体管构成。根据图10中所描绘的示例，第四写入开关元件28由NMOS型FET构成。在此配置中，第四写入开关元件28的栅极端子连接至控制电路60的用于供应控制信号SW的供应端子。第四写入开关元件28的源极端子连接到地电位(GND)。第四写入开关元件28的漏极端子连接到烧熔晶体管21的栅极端子。注意，当高电平控制信号SW被输入到第四写入开关元件28的栅极端子时，第四写入开关元件28进入导通状态。

因此，第四写入开关元件28在第三写入开关元件27的导通状态期间进入断开状态，而在第三写入开关元件27的断开状态期间进入导通状态以将烧熔晶体管21的栅极端子连接到地电位。

[第一实施例的修改1的烧熔条件]

本修改1将包含以下的组合的条件确立为烧熔条件：电源Vblow的连接状态、施加到存储元件10的上电极14的写入电压Vfuse的电压值以及写入电压Vfuse的施加时间(以下也称为烧熔时间Tblow)。

根据本修改1的第四烧熔条件由以下构成：将电源Vblow连接到烧熔晶体管21的栅极端子以及将第一写入电压Vfuse1施加到存储元件10的上电极14第一烧熔时间Tblow1。结果，与第一写入电压Vfuse1的电平相对应的电平的第一烧熔电流Iblow1在存储元件10中流动第一烧熔时间Tblow1。在此第一写入电压Vfuse1被设为使第一烧熔电流Iblow1以仅断开纤丝16的隧道阻挡层13所需的电流电平在存储元件10中流动的电压。另外，第一烧熔时间Tblow1被设为通过第一烧熔电流Iblow1仅断开隧道阻挡层13所需的时间长度。

另一方面，根据本修改1的第五烧熔条件由以下构成：电源Vblow与烧熔晶体管21的栅极端子之间连接以及将第二写入电压Vfuse2施加到存储元件10的上电极14第二烧熔时间Tblow2。注意，第二写入电压Vfuse2被设为高于第一写入电压Vfuse1的电压，并且第二烧熔时间Tblow2被设为比第一烧熔时间Tblow1长的时间。以这种方式，在比第一烧熔时间Tblow1长的第二烧熔时间Tblow2向存储元件10施加比第一烧熔电流Iblow1大的第二烧熔电流Iblow2。

在此第二写入电压Vfuse2被设为使第二烧熔电流Iblow2以断开纤丝16的上电极14和下电极15所需的电流电平在存储元件10中流动的电压。此外，第二烧熔时间Tblow2被设为通过第二烧熔电流Iblow2断开上电极14和下电极15所需的时间长度。

此外，根据本修改1的第六烧熔条件由以下构成：在不向存储元件10的上电极14施加写入电压Vfuse的情况下断开电源Vblow与烧熔晶体管21的栅极端子之间的连接。

[第一实施例的修改1的控制电路60A的配置]

根据本修改1的控制电路60A生成用于切换升压电路26的输出电压(写入电压Vfuse)的写入控制信号Ctrl，并将生成的写入控制信号Ctrl输出到升压电路26。此外，控制电路60A生成用于切换烧熔晶体管21的栅极端子与电源Vblow之间的连接状态以及烧熔晶体管21的栅极端子与地电位之间的连接状态的控制信号SW。控制电路60A随后将生成的控制信号SW输出到第三和第四写入开关元件27和28。此外，控制电路60A包括定时器计数器，并且通过使用定时器计数器对写入电压Vfuse被施加到上电极14的施加时间进行计数，从而基于所测量的施加时间，控制输出到升压电路26的写入控制信号Ctrl的内容和输出到第三和第四写入开关元件27和28的控制信号SW的内容。

具体来说，在向存储元件10进行信息写入时，控制电路60A向升压电路26输出指示提前设定的写入电压Vfuse的电压值的写入控制信号Ctrl。此外，控制电路60A将用于使第三写入开关元件27进入导通状态的控制信号SW输出到第三和第四写入开关元件27和28。

结果，烧熔晶体管21进入导通状态，并且写入电压Vfuse被施加到上电极14烧熔条件中设定的烧熔时间Tblow。结果，与写入电压Vfuse的电平相对应的电平的烧熔电流Iblow在设定的烧熔时间Tblow内在存储元件10中流动，并实现信息写入。

此外，在经过了提前设定的烧熔时间Tblow之后，控制电路60A向升压电路22输出用于停止向上电极14输出写入电压Vfuse的写入控制信号Ctrl。此外，控制电路60A向第三和第四写入开关元件27和28输出用于使第四写入开关元件28进入导通状态的控制信号SW。结果，停止从升压电路26向上电极14输出写入电压Vfuse，并且烧熔晶体管21的栅极端子连接到地电位。

[第一实施例的修改1中对存储元件10的信息写入操作]

接着，将描述通过根据本修改1的写入电路20A向存储元件10写入信息的操作。

具体地，在通过使用图10中所描绘的写入电路20将信息“1”记录在处于第一状态的存储元件10中的情况下，设定第四烧熔条件以在纤丝16中产生第二状态。控制电路60基于所设定的第四烧熔条件向升压电路26供应用于将第一写入电压Vfuse1施加到存储元件10的上电极14的写入控制信号Ctrl。与供应该信号同时，控制电路60向第三和第四写入开关元件27和28的栅极端子供应用于将电源Vblow连接到烧熔晶体管21的栅极端子的低电平控制信号SW。此外，控制电路60通过使用定时器计数器开始测量第一烧熔时间Tblow1。因此，通过升压电路26生成第一写入电压Vfuse1。另外，生成的第一写入电压Vfuse1被施加到存储元件10的上电极14，并且烧熔晶体管21的栅极端子连接到电源Vblow。

在经过了第一烧熔时间Tblow1之后，控制电路60向升压电路26供应用于停止向上电极14输出第一写入电压Vfuse1的写入控制信号Ctrl。与供应该信号同时，控制电路60向第三和第四写入开关元件27和28的栅极端子供应用于将烧熔晶体管21的栅极端子连接到地电位的高电平控制信号SW。因此，低电平信号从升压电路26被施加到存储元件10的上电极14，并且烧熔晶体管21的栅极端子连接到地电位。因此，第一烧熔电流Iblow1在第一烧熔时间Tblow1内在存储元件10中流动。结果，对纤丝16的隧道阻挡层13给予烧熔(断开)，并且纤丝16转移到纤丝16的电阻值R变为电阻值R1的第二状态。

另外，在通过使用写入电路20A将信息“2”记录在第一状态或第二状态下的存储元件10中的情况下，设定第五烧熔条件以在纤丝16中产生第三状态。控制电路60基于所设定的第五烧熔条件向升压电路26供应用于将第二写入电压Vfuse2施加到存储元件10的上电极14的写入控制信号Ctrl。与供应该信号同时，控制电路60向第三和第四写入开关元件27和28的栅极端子供应用于将电源Vblow连接到烧熔晶体管21的栅极端子的低电平控制信号SW。此外，控制电路60通过使用定时器计数器开始测量第二烧熔时间Tblow2。因此，通过升压电路26生成第二写入电压Vfuse2。另外，所生成的第二写入电压Vfuse2被施加到存储元件10的上电极14，并且烧熔晶体管21的栅极端子连接到电源Vblow。

在经过了第二烧熔时间Tblow2之后，控制电路60向升压电路26供应用于停止向上电极14输出第二写入电压Vfuse2的写入控制信号Ctrl。与供应该信号同时，控制电路60向第三和第四写入开关元件27和28的栅极端子供应用于将烧熔晶体管21的栅极端子连接到地电位的高电平控制信号SW。因此，低电平信号从升压电路26被施加到存储元件10的上电极14，并且烧熔晶体管21的栅极端子连接到地电位。因此，第二烧熔电流Iblow2在第二烧熔时间Tblow2内在存储元件10中流动。结果，对纤丝16的上电极14和下电极15给予烧熔(断开)，且纤丝16转移到纤丝16的电阻值R变为电阻值R2的第三状态。

另外，在信息“0”被记录在存储元件10中的情况下，纤丝16保持在初始状态(第一状态)而没有接收烧熔(断开)。具体地，控制电路60向升压电路26输出指示停止输出写入电压Vfuse的指令的内容的写入控制信号Ctrl。此外，控制电路60向第三和第四写入开关元件27和28的栅极端子供应用于将烧熔晶体管21的栅极端子连接到地电位的高电平控制信号SW。因此，本修改1的升压电路26向上电极14施加低电平信号，而不是向上电极14施加写入电压Vfuse。此外，第三写入开关元件27进入断开状态，而第四写入开关元件28进入导通状态。此外，烧熔晶体管21的栅极端子连接到地电位。结果，纤丝16维持在纤丝16的电阻值R变为电阻值R0的第一状态。

[第一实施例的修改1的操作和效果]

根据本修改1的半导体装置1A，写入电路20A根据从控制电路60A发出的控制信号Ctrl，通过改变施加到存储元件10的上电极14的写入电压Vfuse来控制烧熔电流Iblow的电平。

这种配置实现了与上述第一实施例的操作和效果相似的操作和效果。

[第二实施例]

以上在第一实施例中描述的是包括单个存储器单元2的半导体装置1的配置。第二实施例与第一实施例的不同之处在于半导体装置1B包括具有多个存储器单元2以阵列布置来设置的结构的存储器单元阵列，每个存储器单元2是图2中所描绘的单个存储器单元。

在下文中，与上述第一实施例的对应配置部分类似的配置部分将被给予类似的附图标记，以适当省略重复说明，并且将仅详细描述不同的点。

[半导体装置1B的配置]

图11是描绘根据第二实施例的存储器单元阵列的阵列结构的示例的图。

如图11中所描绘的，根据第二实施例的半导体装置1B包括存储器单元阵列200，该存储器单元阵列200具有如下结构：各自包括在上述第一实施例的半导体装置1中的存储器单元2以阵列布置来设置。

如图11中所描绘的，存储器单元阵列200包括多个字线WL1、WL2、WL3、WL4、WL5、WL6直至WLn(在第二实施例中n：2或更大的偶数)。字线WL1至WLn在图11中的第一方向上布置且在图11中的第二方向上延伸。存储器单元阵列200还包括多个位线BL1、BL2、BL3直至BLm(m：自然数)，位线在垂直于多个字线WL1至WLn的方向(第二方向)上布置且在第一方向上延伸。存储器单元阵列200还包括部署在多个字线WL1至WLn与多个位线BL1至BLm的各个交叉点处的多个存储器单元2，每个交叉点一个存储器单元。在不需要区分字线WL1至WLn的情况下，以下将字线WL1至WLn简称为“字线WL”。类似地，在不需要区分位线BL1至BLm的情况下，将位线BL1至BLm简称为“位线BL”。

存储器单元阵列200还包括多个源极线SL1、SL2、SL3直至SLk(k：4或更大的自然数)。源极线SL1至SLk被布置为：针对图11中的第一方向上连续部署的两个字线的每组、即WL1和WL2、WL3和WL4、WL5和WL6直到WL(n-1)和WLn，在两个字线WL之间且平行于两个字线WL的位置处设置一个源极线。在不需要区分源极线SL1至SLk的情况下，以下将源极线SL1至SLk简称为“源极线SL”。

根据存储器单元阵列200，针对每组两个字线W布置在位线BL的延伸方向上的两个存储器单元2的烧熔晶体管21共享部署在相对应两个烧熔晶体管21之间的一个源极线SL，其中源极线SL插在两个存储器单元2之间。换言之，两个存储器单元2的烧熔晶体管21的源极连接至公共源极线SL。例如，在第一方向上彼此相邻的两个存储器单元(以下称为“存储器单元对”)的烧熔晶体管21共享源极线SL1。

虽然在图中未描绘出，但是半导体装置1B还包括多个写入电路20B，用于将信息写入存储器单元阵列200的各个存储元件10。此外，虽然图中未描绘出，但是半导体装置1B还包括用于从各个存储元件10读取信息的多个读取电路30、参考信号生成电路40、比较器50和控制各个电路的操作的控制电路60。

[存储器单元阵列200的配置]

图12是描绘根据第二实施例的存储器单元阵列的布局配置的示例的平面图。注意，图12仅描绘了字线WL1至WL6、源极线SL1至SL3、位线BL1至BL3以及与这些线对应的存储器单元对201。

如图12中所描绘的，根据第二实施例的存储器单元阵列200，多个元件区(也称为有源区)214以等间隔布置在第一方向(行方向)和第二方向(列方向)上。此外，两个字线WL(在图12的示例中WL1和WL2、WL3和WL4或者WL5和WL6)被布置为针对在第二方向上布置的多个元件区214的每列(在图12的示例中针对在第二方向上布置的每组三个元件区214)在第二方向上延伸。此外，一个位线BL(在图12的示例中为BL1、BL2或BL3)被布置为针对在第一方向上布置的多个元件区214的每行(在图12的示例中针对在第一方向上布置的每组三个元件区214)在第一方向上延伸。

注意，一个源极线SL(在图12的示例中为SL1、SL2或SL3)也被部署为在每组两个字线WL1和WL2、WL3和WL4以及WL5和WL6之间且与两个字线WL并行地在第二方向上延伸。因此，在与相对应的元件区214相关联的存储器单元对201中，在第一方向上彼此相邻的两个存储器单元2共享一个公共源极线SL。

此外，接触件211是用于将每个存储器单元对201的两个烧熔晶体管21的源极端子连接到一个公共源极线SL的接触件。另一方面，与各烧熔晶体管21的漏极端子侧连接的存储元件10设置在漏极端子与位线BL之间，且经由形成在金属线17上的接触件18(后述)与位线BL连接。

[存储器单元对201的配置]

图13是沿着图12中的线A-A’截取的截面图，而图14是沿着图12中的线B-B’截取的截面图。注意，图13作为代表描绘了图12中的虚线包围的存储器单元201的截面图，且适用于其它存储器单元对的配置。

如图13中所描绘的，存储器单元对201形成在作为P型硅衬底的半导体衬底100B上。半导体衬底100B的表面区中未设置元件分离区103的区域对应于元件区214。在元件区214中形成P型阱区101B。在阱区101B中设置两个烧熔晶体管21_1和21_2。具体地，在阱区101B中设置有两个漏极区21D_1和21D_2、两个栅极电极21G_1和21G_2以及一个源极区21S。注意，栅极电极21G_1和21G_2中的每一个设置在漏极区21D_1和21D_2之间的阱区101B上，栅极绝缘膜(未描绘出)插在阱区101B与栅极电极21G_1和21G_2之间。此外，源极区21S设置在栅极电极21G_1和21G_2之间的阱区101B的一部分处。

此外，烧熔晶体管21_1由栅极绝缘膜、栅极电极21G_1、漏极区21D_1和源极区21S构成。此外，烧熔晶体管21_2由栅极绝缘膜、栅极电极21G_2、漏极区21D_2和源极区21S构成。因此，烧熔晶体管21_1和21_2共享一个源极区21S。

在图13的示例中构成字线WL1的金属线213_1部署在栅极电极21_G上，层间电介质102插在栅极电极21G_1和金属线213_1之间。此外，在图13示例中构成字线WL2的金属线213_2部署在栅极电极21G_2上，层间电介质102插在栅极电极21G_2和金属线213_2之间。

接触件210和211以及金属线212部署源极区21S上，层间电介质102插在源极区21S和接触件210和211以及金属线212之间。具体地，接触件210形成在源极区21S上。接触件211形成在接触件210上。在图13的示例中构成源极线SL1的金属线212形成在接触件211上。

此外，如图13和图14中所描绘的，存储元件10部署在漏极区21D_1和21D_2中的每一个上，层间电介质102插在存储元件10与漏极区21D_1和21D_2之间。存储元件10的配置类似于上述第一实施例的配置。此外，金属线17、接触件18和金属线19部署在每个存储元件10的上电极14上，层间电介质102插在上电极14和金属线17、接触件18以及金属线19之间。具体地，金属线17设置在上电极14上，接触件18设置在金属线17上。另外，在图13中所描绘的示例中构成位线BL2的金属线19设置在接触件18上。

此处，上述接触件18例如由Ta、Al、Cu、W等构成。在一个示例中的接触件18例如由W构成。另外，上述金属线19例如由Cu或Au构成。一个示例中的金属线19例如由Cu构成。此外，元件分离区103例如由具有STI(Shallow Trench Isolation，浅沟槽隔离)结构的元件分离区构成。

[第二实施例的半导体装置1B的配置]

在此，图15是描绘根据第二实施例的半导体装置的电路配置示例的图。

如图15中所描绘的，根据第二实施例的半导体装置1B的写入电路20，构成对应存储器单元2的烧熔晶体管21的栅极端子连接到字线WL，而烧熔晶体管21的源极端子连接到源极线SL。此外，烧熔晶体管21的漏极端子连接到构成相应存储器单元2的存储元件10的下电极15，而存储元件10的上电极14连接到位线BL。

构成写入电路20的第一和第二写入开关元件23和24的漏极端子以及构成读取电路30的第二读取开关元件32的源极端子连接到位线BL。

因此，经由字线WL将烧熔电压Vblow施加到烧熔晶体管21的栅极电极21G，并且经由位线BL将电源Vfuse连接(施加写入电压Vfuse)到存储元件10的上电极14和第二读取开关元件32的源极端子。此外，烧熔晶体管21的源极端子经由源极线SL连接到地电位(GND)。

[对第二实施例的存储元件10的信息写入操作]

根据第二实施例的写入电路20B的基本操作类似于上述第一实施例的写入电路20。然而，例如，虽然构成写入电路20B的烧熔晶体管21针对每个存储器单元2而设置，但是升压电路22针对每个字线WL而设置。此外，例如，第一和第二写入开关元件23和24针对每个位线BL而设置。此外，多个存储器单元2以阵列布置来部署，并且连接到作为公共线的源极线SL、字线WL和位线BL。因此，信息只需要被写入与选择的写入目标相对应的存储器单元2。

图16是描绘在选择写入目标存储器单元之前的存储器单元阵列的状态的图，而图17是描绘在选择写入目标存储器单元之后的存储器单元阵列的状态的图。

如图16中所描绘的，在对应于写入目标的存储器单元2未被选择的状态下，低电平信号Vg被施加到字线WL1至WLn，且位线BL1至BLm连接到地电位(GND)。此外，源极线SL1至SLk始终连接到地电位。因此，低电平信号Vg被施加到每个存储器单元2的烧熔晶体管21的栅极电极21G，并且地电位连接到每个存储器单元2的存储元件10的上电极14。另外，地电位连接到每个存储器单元2的烧熔晶体管21的源极端子。

另一方面，如图17中所描绘的，假定高电平烧熔电压Vblow被施加到字线WL1，并且高电平电源电压Vfuse被施加到位线BL2。在这种情况下，高电平烧熔电压Vblow被施加到连接到字线WL1的所有存储器单元2的烧熔晶体管21的栅极电极21G。此外，电源Vfuse连接到与位线BL2连接的所有存储元件10的上电极14。换言之，仅将烧熔电压Vblow施加到连接到字线WL1和位线BL2两者的存储器单元2的烧熔晶体管21的栅极电极21G，并且将电源电压Vfuse施加到相对应的存储元件10的上电极14。因此，如图17中的箭头所指示的，烧熔电流Iblow仅在相对应的存储器单元2的存储元件10中流动，并实现信息写入。

[第二实施例的操作和效果]

根据第二实施例的半导体装置1B包括多个字线WL1至WLn、在垂直于多个字线WL1至WLn的方向上布置的多个位线BL1至BLm、部署在多个字线WL1至WLn与多个位线BL1至BLm的各个交叉点处的存储器单元2以及写入电路20B，每个交叉点一个存储器单元。每个存储器单元2包括存储元件10和烧熔晶体管21。写入电路20B通过经由烧熔晶体管21将烧熔电流Iblow施加到存储元件10来产生至少三个可识别的电阻状态(第一到第三状态)。半导体装置1B还包括多个源极线SL1至SLk，每个源极线布置在位线BL1至BLk的延伸方向上连续布置的两个字线WL之间且与相对应的字线WL并行地部署。在两个字线WL的延伸方向上布置的各个存储器单元2的烧熔晶体管21的源极端子连接到夹在两个字线WL之间的一个公共源极线SL。

此外，读取电路30读取与存储元件10的电阻值相关联的信号，并且参考信号生成电路40生成用于判别至少三个可识别的电阻状态的参考信号(阈值信号)。比较器50比较由参考信号生成电路40生成的参考信号和由读取电路30读取的与电阻值相关联的信号，以判别至少三个电阻状态。

此外，存储元件10由磁隧道结元件(MTJ元件)构成，MTJ元件包括固定磁化层12、设置在固定磁化层12上的上电极14、存储层11、设置在存储层11上的下电极15以及设置在固定磁化层12和存储层11之间的隧道阻挡层13。因此，纤丝16包括上电极14、下电极15和隧道阻挡层13，并通过改变以上这些的电阻状态的组合来获得至少三个可识别的电阻状态。

此外，半导体装置1B被配置为产生至少三个可识别的电阻状态，至少三个可识别的电阻状态由与施加烧熔电流Iblow之前的初始状态相对应的第一状态、通过施加烧熔电流Iblow损坏隧道阻挡层13之后的第二状态以及通过施加烧熔电流Iblow损坏上电极14和下电极15后产生的第三状态构成。

注意，第二状态是与比第一状态的电阻低的电阻相对应的低电阻状态，而第三状态是与比第一状态高的电阻相对应的高电阻状态。

此外，确立纤丝16的烧熔条件以产生上述第一到第三状态。具体地，第一烧熔条件被设为用于在第一烧熔时间Tblow1向烧熔晶体管21的栅极电极21G施加第一烧熔电压Vblow1的条件。此外，第二烧熔条件被设为在比第一烧熔时间Tblow1长的第二烧熔时间Tblow2内将高于第一烧熔电压Vblow1的第二烧熔电压Vblow2施加到栅极电极21G的条件。此外，第三烧熔条件被设为用于在不对栅极电极21G施加第一烧熔电压Vblow的情况下维持第一状态的条件。

该配置实现了与上述第一实施例的操作和效果类似的操作和效果。此外，允许构成存储器单元阵列200的多个存储器单元2中连接到相邻字线WL的两个存储器单元2共享源极区。在这种情况下，用于安装构成存储器单元阵列200的多个烧熔晶体管21的面积与传统面积相比可以进一步减小。因此，用于安装存储器单元阵列200的面积与传统面积相比可以进一步减小。

此外，如此实现的多值信息记录可以减小诸如解码器之类的外围电路的面积。

此外，可以通过类似于常规工艺的工艺制造半导体装置1B。因此，不需要改变工艺或添加新工艺。因此可避免因工艺改变而产生的成本增加。

另外，根据第二实施例的半导体装置1B进一步针对第一烧熔条件和第二烧熔条件设定其中烧熔电流Iblow的流动方向是从上电极14到下电极15的一个方向的条件。

根据该配置，烧熔电流Iblow从上电极14到下电极15或者从下电极15到上电极14在一个方向上流动。因此，可以如上所述将烧熔晶体管21的源极区固定到地电位。因此，允许相邻的存储器单元共享源极线SL，且因此可实现电路配置的简化。结果，可以减小布局面积。

<电子设备的应用示例>

根据本公开的技术(本技术)适用于各种产品。例如，根据本公开的技术可应用于各种类型的电子设备，诸如包括数码相机和数码摄像机的成像设备、蜂窝电话或均配备有OTP存储器的其它装置。

图18是描绘作为可应用本技术的电子设备的成像装置的配置示例的框图。图18中描绘的成像装置301由光学系统302、快门装置303、固态成像元件304、控制电路305、信号处理电路306、监视器307和非易失性存储器308构成，并且能够捕捉静止图像和运动图像。

光学系统302由一个或多个透镜构成，并且被配置为将来自物体的光(入射光)导向固态成像元件304，并在固态成像元件304的光接收表面上形成光的图像。

快门装置303部署在光学系统302和固态成像元件304之间，并在控制电路305的控制下控制固态成像元件304的光照射时段和光阻挡时段。

固态成像元件304通过使用光学系统302和快门装置303根据在光接收表面上形成的图像的光在固定时段内累积信号电荷。固态成像元件304中累积的信号电荷根据从控制电路305供应的驱动信号(定时信号)被传送。

固态成像元件304还包括OTP存储器309。例如，OTP存储器309用于像素的缺陷校正、存储用于诸如传感器驱动参数的调整之类的图像质量校正的数据，以及其它目的。此外，例如，作为镜头模块的个体调整，OTP存储器309用于镜头阴影校正、存储用于自动对焦参数输入的数据、存储个体识别信息以及其它目的。

控制电路305输出用于控制固态成像元件304的传送操作和快门装置303的快门操作的驱动信号以驱动固态成像元件304和快门装置303。

信号处理电路306对从固态成像元件304输出的信号电荷进行各种类型的信号处理。通过使用信号处理电路306进行信号处理而获得的图像(图像数据)被供应给监视器307并显示在监视器307上，或被供应给并存储(记录)在非易失性存储器308中。

通过采用半导体装置1、1A或1B代替上述OTP存储器309，如此配置的成像装置301还能够减小OTP存储器的布局面积。此外，例如，在以后找到更优选的参数的情况下也可实现信息重写。

[其它实施例]

虽然上面已经描述了实施例和修改以解释本公开，但是不应理解为构成本公开的一部分的描述和附图限制本公开。根据本公开，各种替代实施例、实际示例和操作技术对于本领域技术人员将变得清楚。

例如，上述实施例的上电极14和下电极15不一定需要由相同的材料构成。例如，构成上电极14和下电极15的材料可以是具有不同电流电阻电平的材料。这种配置允许对上电极14和下电极15中的每一个单独烧熔，因此实现了四值记录。

此外，例如，上述实施例的存储器单元不一定需要由磁阻变化型存储器构成。例如，如果满足条件，存储器单元可以由铁电存储器、相变型存储器、电阻变化型存储器等构成。

从以上可清楚看到，毋庸赘言，本公开包括这里未描述的各种实施例等。在不脱离上述实施例和修改的主题内容的情况下，可以对构成元件进行各种类型的省略、替换和改变中的至少一种。此外，本说明书的有益效果仅通过示例的方式呈现。可以进一步提供其它有益效果。本公开的技术范围仅由详细陈述本发明且基于以上描述作为合理事项描述在权利要求中的内容限定。

注意，本公开可以具有以下配置。

(1)一种半导体装置，包括：

存储元件，包括纤丝，所述纤丝具有第一导电层、第二导电层和绝缘层，所述第一导电层和所述第二导电层至少隔着绝缘层而堆叠，所述纤丝通过改变所述第一导电层的状态、所述第二导电层的状态和所述绝缘层的状态的组合，来获得至少三个可识别的电阻状态；以及

写入部，所述写入部通过向所述存储元件施加烧熔电流来产生所述至少三个可识别的电阻状态。

(2)根据上述(1)所述的半导体装置，其中所述存储元件包括磁隧道结元件，所述磁隧道结元件包括固定磁化层、形成在所述固定磁化层上且作为所述第一导电层的第一电极、存储层、形成在所述存储层上且作为所述第二导电层的第二电极、以及形成在所述固定磁化层和所述存储层之间且作为所述绝缘层的隧道阻挡层。

(3)根据上述(1)或(2)所述的半导体装置，其中所述纤丝的至少三个可识别的电阻状态包括初始状态、与所述初始状态相比为低电阻的低电阻状态以及与所述初始状态相比为高电阻的高电阻状态。

(4)根据上述(3)所述的半导体装置，其中

所述低电阻状态为所述绝缘层产生损坏的状态，以及

所述高电阻状态为所述第一导电层和所述第二导电层中的至少一方产生损坏的状态。

(5)根据上述(1)至(4)中的任一项所述的半导体装置，其中所述纤丝的至少三个电阻状态根据所述纤丝的烧熔条件而改变。

(6)根据上述(5)所述的半导体装置，其中所述纤丝的烧熔条件包括烧熔电流从所述纤丝的所述第一导电层到所述第二导电层的单向流动。

(7)根据上述(1)至(6)中的任一项所述的半导体装置，还包括：

读取部，所述读取部读取与所述存储元件的电阻值相关联的信号；

阈值信号生成部，所述阈值信号生成部生成用于判别所述至少三个可识别的电阻状态的阈值信号；以及

判别部，所述判别部通过比较由所述阈值信号生成部生成的阈值信号和由所述读取部读取的与所述电阻值相关联的信号来判别所述至少三个电阻状态。

(8)一种半导体装置，包括：

多个字线；

多个位线，在与所述多个字线垂直的方向上布置；

存储器单元，分别布置在所述多个字线与所述多个位线的各个交叉点处，每个交叉点一个存储器单元，

每个存储器单元包括：

存储元件，包括纤丝，所述纤丝具有第一导电层、第二导电层和绝缘层，所述第一导电层和所述第二导电层至少隔着绝缘层而堆叠，所述纤丝通过改变所述第一导电层的状态、所述第二导电层的状态和所述绝缘层的状态的组合，来获得至少三个可识别的电阻状态；以及

用于烧熔的晶体管，具有连接至字线的栅极端子和连接至位线的漏极端子；以及

写入部，所述写入部通过经由所述晶体管向所述纤丝施加烧熔电流来产生所述至少三个可识别的电阻状态。

(9)根据上述(8)所述的半导体装置，还包括：

多个源极线，每个源极线布置在连续位于所述位线的延伸方向上的各两个字线之间且与相对应的字线并行地部署，其中

布置在所述各两个字线的延伸方向上的各个存储器单元的晶体管的源极端子连接至夹在所述各两个字线之间的一个公共源极线。

(10)根据上述(8)或(9)所述的半导体装置，其中所述存储元件包括磁隧道结元件，所述磁隧道结元件包括固定磁化层、形成在所述固定磁化层上且作为所述第一导电层的第一电极、存储层、形成在所述存储层上且作为所述第二导电层的第二电极、以及形成在所述固定磁化层和所述存储层之间且作为所述绝缘层的隧道阻挡层。

(11)根据上述(8)至(10)中的任一项所述的半导体装置，其中所述纤丝的至少三个可识别的电阻状态包括初始状态、与所述初始状态相比为低电阻的低电阻状态以及与所述初始状态相比为高电阻的高电阻状态。

(12)根据上述(11)所述的半导体装置，其中

所述低电阻状态为所述绝缘层产生损坏的状态，以及

所述高电阻状态为所述第一导电层和所述第二导电层中的至少一方产生损坏的状态。

(13)根据上述(8)至(12)中的任一项所述的半导体装置，其中所述纤丝的至少三个可识别的电阻状态根据所述纤丝的烧熔条件而改变。

(14)根据上述(13)所述的半导体装置，其中所述纤丝的烧熔条件包括烧熔电流从所述纤丝的所述第一导电层到所述第二导电层的单向流动。

(15)根据上述(8)至(14)中的任一项所述的半导体装置，还包括：

读取部，所述读取部读取与所述存储元件的电阻值相关联的信号；

阈值信号生成部，所述阈值信号生成部生成用于判别所述至少三个可识别的电阻状态的阈值信号；以及

判别部，所述判别部通过比较由所述阈值信号生成部生成的阈值信号和由所述读取部读取的与所述电阻值相关联的信号来判别所述电阻状态。

(16)一种电子设备，包括：

半导体装置，包括：

存储元件，包括纤丝，所述纤丝具有第一导电层、第二导电层和绝缘层，所述第一导电层和所述第二导电层至少隔着绝缘层而堆叠，所述纤丝通过改变所述第一导电层的状态、所述第二导电层的状态和所述绝缘层的状态的组合，来获得至少三个可识别的电阻状态；以及

写入部，所述写入部通过向所述存储元件施加烧熔电流来产生所述至少三个可识别的电阻状态。

(17)一种电子设备，包括：

半导体装置，包括：

多个字线；

多个位线，在与所述多个字线垂直的方向上布置；

存储器单元，分别布置在所述多个字线与所述多个位线的各个交叉点处，每个交叉点一个存储器单元，每个存储器单元包括：

存储元件，包括纤丝，所述纤丝具有第一导电层、第二导电层和绝缘层，所述第一导电层和所述第二导电层至少隔着绝缘层而堆叠，所述纤丝通过改变所述第一导电层的状态、所述第二导电层的状态和所述绝缘层的状态的组合，来获得至少三个可识别的电阻状态；以及

用于烧熔的晶体管，具有连接至字线的栅极端子和连接至位线的漏极端子；以及

写入部，所述写入部通过经由所述晶体管向所述纤丝施加烧熔电流来产生所述至少三个可识别的电阻状态。

[附图标记列表]

1、1A、1B：半导体装置

2：存储器单元

10：存储元件

11：存储层

12：固定磁化层

13：隧道阻挡层

14：上电极

15：下电极

16：纤丝

17、19、212、213、213_1、213_2：金属线

18、210、211：接触件

20、20A、20B：写入电路

21、21_1、21_2：烧熔晶体管

21D、21D_1、21D_2：漏极区

21G、21G_1、21G_2：栅极电极

21S：源极区

22、26：升压电路

23：第一写入开关元件

24：第二写入开关元件

27：第三写入开关元件

28：第四写入开关元件

30：读取电路

31：第一读取开关元件

32：第二读取开关元件

40：参考信号生成电路

41至44：第一至第四开关元件

45：第一参考电阻器

46：第二参考电阻器

50：比较器

60、60A、60B：控制电路

100、100B：半导体衬底

101、101B：阱区

102：层间电介质

103：元件分离区

200：存储器单元阵列

201：存储器单元对

214：元件区

301：成像装置

302：光学系统

303：快门装置

304：固态成像元件

305：控制电路

306：信号处理电路

307：监视器

308：非易失性存储器

309：OTP存储器

WL1至WLn：字线

BL1至BLm：位线

SL1至SLk：源极线

Vblow、Vblow1、Vblow2：烧熔电压

Iblow、Iblow1、Iblow2：烧熔电流

Tblow、Tblow1、Tblow2：烧熔时间

Vfuse：写入电压

Rth1：第一阈值

Rth2：第二阈值

Ctrl、SW、Sr1-Sr6：控制信号