具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

存储器单元包括彼此串联耦接的编程晶体管和读取晶体管。在一些实施例中，在存储器单元的编程操作中，较高的电压被施加到编程晶体管的源极或漏极，并且较低的电压被施加到编程晶体管的栅极。较高电压和较低电压之间的电压差施加在编程晶体管的栅极电介质上，并且等于或高于足以击穿栅极电介质的预定击穿电压。结果，存储器单元被编程为存储对应于击穿的栅极电介质的第一数据。当栅极电介质尚未被击穿时，存储器单元存储与第一数据不同的第二数据。在一个示例中，第一数据是逻辑“0”，第二数据是逻辑“1”。在另一个示例中，第一数据是逻辑“1”，第二数据是逻辑“0”。与在编程操作中向编程晶体管的栅极端子而不是源极或漏极施加较高电压的其他方法相比，在至少一个实施例中有可能实现一个或多个改进，包括但不包括限于减小的漏电流、增加的可靠性等。

图1是根据一些实施例的存储器器件100的示意框图。存储器器件是IC器件的一种。在至少一个实施例中，存储器器件是单独的IC器件。在一些实施例中，存储器器件被包括作为较大的IC器件的部分，该IC器件包括除存储器器件之外的用于其他功能的电路。

存储器器件100包括至少一个存储器单元MC和控制器(也称为“控制电路”)102，控制器102被耦接以控制存储器单元MC的操作。在图1的示例配置中，存储器器件100包括布置在存储器阵列104中的多个列和行中的多个存储器单元MC。存储器器件100还包括沿着存储器阵列104的行延伸的多个读取字线WLR0、WLR1至WLRm和多个编程字线WLP0、WLP1至WLPm。存储器器件100还包括沿存储器阵列104的列延伸的多个源极线SL0、SL1至SLk和多个位线BL0、BL1至BLk。读取字线在本文中通常被称为WLR，编程字线在本文中通常被称为WLP，读取字线WLR和编程字线WLP在本文中通常被称为作为字线，源极线在此通常被称为SL，而位线在此通常被称为BL。每个存储器单元MC通过相应的读取字线WLR、相应的编程字线WLP、相应的源极线SL和相应的位线BL耦接到控制器102。读取字线WLR和/或编程字线WLP被配置用于传输要从中读取和/或写入的存储器单元MC的地址等。读取字线WLR和/或编程字线WLP有时被称为“地址线”。源极线SL和/或位线BL被配置为传输要写入到由相应字线WLR、WLP等上的地址指示的存储器单元MC和/或从其读取的数据。源极线SL和/或位线BL有时被称为“数据线”。存储器器件100中的各种数量的字线WLR、WLP和/或位线BL和/或源极线SL在各种实施例的范围内。

在图1的示例配置中，控制器102包括被配置为执行读取操作或写入操作中的至少一个的字线驱动器112、源极线驱动器114、位线驱动器116和感测放大器(SA)118。在至少一个实施例中，控制器102还包括：一个或多个时钟发生器，用于为存储器器件100的各个组件提供时钟信号；一个或多个输入/输出(I/O)电路，用于与外部器件进行数据交换；和/或一个或多个控制器，用于控制存储器器件100中的各种操作。

字线驱动器112(也称为“WL解码器”)经由字线WLR、WLP耦接到存储器阵列104。字线驱动器112被配置为对在读取操作或写入操作中所选择存取的存储器单元MC的行地址进行解码。字线驱动器112被配置为向与解码的行地址相对应的选择的字线WLR、WLP提供一组电压，并且向其他未选择的字线WLR、WLP提供不同的一组电压。源极线驱动器114(也称为“SL解码器”)经由源极线SL耦接到存储器阵列104。位线驱动器116(也称为“BL解码器”)经由位线BL耦接到存储器阵列104。源极线驱动器114和/或位线驱动器116被配置为对在读取操作或写入操作中所选择存取的存储器单元MC的列地址进行解码。源极线驱动器114和/或位线驱动器116被配置为向与所选择的存储器单元MC相对应的所选择的源极线SL和所选择的位线BL提供一组电压，以及将不同的一组电压提供给其他未选择的源极线SL和位线BL。例如，在写入操作(也称为“编程操作”)中，源极线驱动器114被配置为向所选择的源极线SL提供写入电压(也称为“编程电压”)。在读取操作中，源极线驱动器114被配置为向所选择的源极线SL提供读取电压。SA 118经由位线BL耦接到存储器阵列104。在读取操作中，SA 118被配置为感测从存取的存储器单元MC读取并通过相应的所选择的位线BL取回的数据。所描述的存储器器件配置是示例，并且其他存储器器件配置在各种实施例的范围内。在至少一个实施例中，存储器器件100是一次性可编程(OTP)非易失性存储器，并且存储器单元MC是OTP存储器单元。其他类型的存储器在各种实施例的范围内。

图2是根据一些实施例的存储器单元200的示意性电路图。在至少一个实施例中，存储器单元200对应于存储器器件100中的存储器单元MC中的至少一个。

在图2中，存储器单元200耦接到编程字线WLP、读取字线WLR、源极线SL和位线BL。存储器单元200包括编程晶体管TP和读取晶体管TR。编程晶体管TP包括耦接到编程字线WLP的栅极端子210、耦接到源极线SL的第一端子211以及第二端子212。读取晶体管TR包括耦接到读取字线WLR的栅极端子220、耦接到位线BL的第一端子221和耦接到编程晶体管TP的第二端子212的第二端子222。换句话说，编程晶体管TP和读取晶体管TR彼此串联耦接。

编程晶体管TP和/或读取晶体管TR的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、P沟道金属氧化物半导体(PMOS)、N沟道金属氧化物半导体(NMOS)、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或N沟道场效应晶体管(PFET/NFET)、FinFET、具有升高的源极/漏极的平面型MOS晶体管、纳米片FET、纳米线FET等。第一端子211是编程晶体管TP的源极/漏极，第二端子212是编程晶体管TP的另外源极/漏极。第一端子221是读取晶体管TR的源极/漏极，第二端子222是读取晶体管TR的另外源极/漏极。在关于图2描述的示例配置中，编程晶体管TP和读取晶体管TR是NMOS晶体管，第一端子211是编程晶体管TP的源极，第二端子212是编程晶体管TP的漏极，第一端子221是读取晶体管TR的漏极，第二端子222是读取晶体管TR的源极。包括PMOS晶体管而不是NMOS晶体管的其他配置在各种实施例的范围内。在本文所述的一些实施例中，编程晶体管TP的第二端子212和读取晶体管TR的第二端子222是相同的，即，编程晶体管TP和读取晶体管TR共享公共的源极/漏极。在至少一个实施例中，编程晶体管TP和读取晶体管TR被相同地配置。例如，编程晶体管TP和读取晶体管TR具有相同的尺寸，并且通过相同的工艺制造。

编程晶体管TP包括栅极电介质(例如关于图8所述的栅极电介质)，该栅极电介质被配置为当在栅极电介质上施加足以击穿栅极电介质的预定击穿电压时被击穿。当编程晶体管TP的栅极电介质被击穿时，被击穿的栅极电介质被配置为电阻器并且对应于存储在存储器单元200中的第一数据，例如逻辑“0”。尚未击穿的存储器单元200存储不同的第二数据，例如逻辑“1”。栅极电介质的示例材料包括但不限于二氧化硅、高k电介质等。高k电介质的例子包括但不限于二氧化锆、二氧化铪、硅酸锆、硅酸铪等。在一些实施例中，存储器单元200是反熔丝存储器单元，并且存储器器件包括是反熔丝存储器的存储器单元200。反熔丝存储器是一种一次性可编程(OTP)非易失性存储器(NVM)。可应用的存储器单元200的其他存储器配置在各种实施例的范围内。

在一些实施例中，存储器单元200的操作由控制器(诸如存储器器件100的控制器102)控制。控制器102经由编程字线WLP、读取字线WLR、源极线SL和位线BL耦接到存储器单元200。

当在编程操作中选择存储器单元200时，控制器102被配置为经由源极线SL向编程晶体管T的第一端子211施加较高的电压，并经由编程字线WLP向编程晶体管T的栅极端子210施加较低的电压。控制器102被配置为在编程操作中使读取晶体管TR截止。第一端子211上的较高电压与栅极端子210上的较低电压之间的电压差等于或高于足以击穿编程晶体管T的栅极电介质的预定击穿电压。结果，编程晶体管TP的栅极电介质被击穿，编程电流Iprog从源极线SL通过编程晶体管TP流到编程字线WLP，并且存储器单元200被编程。在示例中，施加到编程字线WLP的较低电压是地电压，并且施加到源极线SL的较高电压是大约5V的编程电压。其他电压方案在各种实施例的范围内。

当在读取操作中选择存储器单元200时，控制器102被配置为经由读取字线WLR向读取晶体管的栅极端子220施加导通电压以使读取晶体管TR导通。控制器102还被配置为经由源极线SL和编程字线WLP分别向编程晶体管T的第一端子211和栅极端子210施加读取电压，以在读取晶体管TR导通的同时检测存储在存储器单元200中的数据。例如，控制器102被配置为例如通过使用SA 118来感测从编程晶体管TP通过导通的读取晶体管TR流到位线BL的读取电流Iread。当存储器单元200已经被预先编程为存储逻辑“0”时的读取电流Iread的电流值不同于当存储器单元200没有被预先编程并且仍存储逻辑“1”时的读取电流Iread的电流值。通过感测读取电流Iread的电流值，控制器102被配置为检测存储在存储器单元200中的数据。在示例中，导通电压是大约0.75V的核心电压，并且读取电压是约1.5V。其他电压方案在各种实施例的范围内。

与其中将高编程电压施加到编程晶体管的栅极端子的其他方法相比，根据一些实施例，将编程电压经由源极线SL施加到编程晶体管TP的源极/漏极。此外，在其他方法中，编程电流和读取电流在从编程晶体管到位线的相同电流路径中流动。相反，根据一些实施例，编程电流Iprog和读取电流Iread在如图2中示意性示出的不同的电流路径中流动。在至少一个实施例中，所描述的与其他方法的区别中的一个或多个区别有可能实现本文所述的一项或多项改进。

图3A-图3B是根据一些实施例的处于各种操作中的存储器器件300的示意性电路图。

在图3A和图3B中，存储器器件300包括多个存储器单元位(Bit)0、位1、...位7。每个存储器单元位0、位1、...位7具有存储器单元200的配置。例如、存储器单元位0、位1、...、位7相应地包括编程晶体管TP0、TP1、...、TP7以及读取晶体管TR0、TR1、...、TR7。编程晶体管TP0、TP2、TP4、TP6的栅极端子耦接到编程字线WLP0，并且编程晶体管TP1、TP3、TP5、TP7的栅极端子耦接到编程字线WLP1。读取晶体管TR0、TR2、TR4、TR6的栅极端子耦接到读取字线WLR0，并且读取晶体管TR1、TR3、TR5、TR7的栅极端子耦接到读取字线WLR1。编程晶体管TP0、TP1的第一端子耦接到源极线SL0，编程晶体管TP2、TP3的第一端子耦接到源极线SL1，编程晶体管TP4、TP5的第一端子耦接到源极线SL2。编程晶体管TP6、TP7的第一端子耦接到源极线SL3。读取晶体管TR0、TR1的第一端子耦接到位线BL0，编程晶体管TR2、TR3的第一端子耦接到位线BL1，编程晶体管TR4、TR5的第一端子耦接到位线BL2。在存储器器件100中，编程晶体管TR6、TR7的第一端子和耦接到位线BL3。编程晶体管TP0、TP1、...TP7中的每个的第二端子和读取晶体管TR0、TR1、...、TR7中的相应一个的第二端子耦接在一起。在至少一个实施例中，每个存储器单元位0、位1、...位7对应于存储器单元MC，每个位线BL0、BL1、BL2、BL3对应于位线BL，每个源极线SL0、SL1、SL2、SL3对应于源极线SL，每个编程字线WLP0、WLP1对应于编程字线WLP，并且每个读取字线WLR0、WLR1对应于读取字线WLR。图3A-图3B是一个例子。其他配置在各种实施例的范围内。

在图3A中，在编程操作中选择存储器单元位0，而未选择其他存储器单元位1、位2、...位7。存储器器件300的控制器(诸如控制器102)被配置为将编程电压Vprog施加至耦接到所选存储器单元位0的源极线SL0，并且将参考电压施加至其他源极线SL1、SL2、SL3。在图3A的示例配置中，参考电压是接地电压VSS，并且编程电压Vprog约为5V。其他电压方案在各种实施例的范围内。

控制器还被配置为将地电压VSS施加到耦接到所选存储器单元位0的编程字线WLP0，并且将第一电压Vio施加到其他编程字线WLP1。第一电压Vio高于接地电压VSS并且低于编程电压Vprog。在示例中，第一电压Vio是大约1.8V的输入/输出(I/O)电压。其他电压方案在各种实施例的范围内。

控制器还被配置为将接地电压VSS浮置或施加到每个读取字线WLR0、WLR1。结果，读取晶体管TR0、TR1、...TR7被截止。控制器还被配置为将接地电压VSS施加到位线BL0、BL1、BL2、BL3。

编程电压Vprog和接地电压VSS之间的电压差(例如5V)等于或高于预定击穿电压，并且足以击穿所选存储器单元位0中的编程晶体管TP0的栅极电介质。结果，对所选的存储器单元位0进行了编程。

编程电压Vprog与第一电压Vio之间的电压差，例如3.2V，低于预定击穿电压，以避免意外击穿编程晶体管TP1的栅极电介质(如果尚未击穿)在未选择的存储器单元位1中，其与选择的存储器单元位0耦接到相同的源极线SL0。

第一电压Vio与接地电压VSS之间的电压差(例如1.8V)低于预定击穿电压，以避免意外击穿未选择的存储器单元位3，位5，位7中的编程晶体管TP3、TP5、TP7的栅极电介质(如果尚未击穿)。

在通过编程字线将高编程电压施加到所选存储器单元中的编程晶体管的栅极端子的其他方法中，耦接到相同编程字线的其他未选择存储器单元可能会由于不希望的附加漏电流而遭受栅极引起的漏极泄漏(GIDL)效应。此外，编程字线上的高编程电压可能在其他未选择的存储器单元中的编程晶体管上产生不希望的高压应力，并且导致其他未选择的存储器单元中的编程晶体管的可靠性降低。在至少一个实施例中，通过将编程电压Vprog施加到所选择的存储器单元位0的编程晶体管TP0的源极/漏极而不是栅极端子，可以避免额外的泄漏电流和/或降低的可靠性。在另一个未选择的存储器单元的位2、位4、位6中，它们与所选存储器单元的位0耦接到相同编程字线WLP0。结果，在一个或多个实施例中，性能和/或器件可靠性得到了提高。

在图3B中，在读取操作中选择了存储器单元位0，而没有选择其他存储器单元位1、位2、...位7。控制器被配置为将读取电压Vread施加到耦接到所选存储器单元位0的源极线SL0和编程字线WLP0，并且将地电压VSS施加到其他源极线SL1、SL2、SL3和另一个编程字线WLP1。在一个示例中，读取电压Vread约为1.5V。其他电压方案在各种实施例的范围内。

控制器还被配置为将高于接地电压VSS的第二电压Vcore施加至耦接到所选存储器单元位0的读取字线WLR0，并将接地电压VSS施加至其他读取字线WLR1。第二电压也称为导通电压。在一个示例中，第二电压Vcore是大约0.75V的核心电压。其他电压方案在各种实施例的范围内。

控制器被配置为将接地电压VSS施加至耦接到所选存储器单元位0的位线BL0。控制器还被配置为将接地电压VSS浮置或施加至其他各个位线BL1、BL2、BL3。

控制器还被配置为将所选存储器单元位0的位线BL0耦接到诸如SA118的感测放大器。读取字线WLR0上的导通电压Vcore使读取晶体管TR0导通，这允许读取电流从编程晶体管TP0流到位线BL0，以由SA检测。

图4是根据一些实施例的存储器器件400的示意性电路图。

存储器器件400包括关于图3A-图3B描述的存储器单元位0、位1、...位7，以及相应的编程字线WLP0、WLP1，读取字线WLR0、WLR1，源极线SL0、SL1、SL2、SL3，位线BL0、BL1、BL2、BL3。为了简单起见，一些存储器单元在图4中省略源极线和位线。存储器器件400还包括WL解码器412、SL解码器414、BL解码器416和SA 418，它们一起对应于关于图3A-图3B描述的控制器来配置控制器。在至少一个实施例中，WL解码器412、SL解码器414、BL解码器416和SA418对应于关于图1描述的字线驱动器112、源极线驱动器114、位线驱动器116和SA 118。

WL解码器412被配置为接收和解码所选择的存储器单元的地址，并且根据所解码的地址和要在所选存储器单元处执行的操作(例如，读取操作或编程操作)，向编程字线WLP0、WLP1，读取字线WLR0、WLR1和源极线SL0、SL1、SL2、SL3中的一个或多个施加各种电压。例如，图4示出了编程电压Vprog和晶体管CT0、CT1，通过其选择性地将编程电压Vprog施加到源极线SL。为简单起见，省略了其他电压和/或用于选择性地施加这种电压的晶体管。

SL解码器414被配置为接收和解码所选存储器单元的地址，并且根据所解码的地址和将要在所选存储器单元上执行的操作，控制从WL解码器412向源极线SL0、SL1、SL2、SL3中的一个或多个的各种电压供给。例如，SL解码器414耦接到开关S1的控制端子，开关S1耦接在源极线SL0和WL解码器412中的晶体管CT0之间。类似地，SL解码器414耦接到开关S2的控制端子，开关S2耦接在源极线SL3和WL解码器412中的另一个晶体管之间。为了简单起见，省略了耦接为由SL解码器414控制的其他开关。在至少一个实施例中，开关S1、S2中的每个是晶体管，并且SL解码器414耦接到晶体管的栅极端子。在所选存储器单元位0的示例编程操作中，SL解码器414被配置为闭合开关S1，并且编程电压Vprog通过晶体管CT0和闭合的开关S1被提供给源极线SL0以对存储器单元位0进行编程，如本文所述。

BL解码器416被配置为接收和解码所选存储器单元的地址，并将位线BL0、BL1、BL2、BL3中的一个或多个耦接到接地电压VSS或SA 418，或根据解码的地址和要在所选存储器单元处执行的操作，使一个或多个位线BL0、BL1、BL2、BL3浮置。例如，BL解码器416耦接到开关S3-S6的控制端子。开关S3耦接在晶体管T1和T2的栅极之间。晶体管T1具有耦接到位线BL0的第一源极/漏极。晶体管T2具有耦接到SA 418的第一源极/漏极和耦接到地的第二源极/漏极。开关S4耦接在晶体管T1的第二源极/漏极与输出引脚OUT之间。开关S5耦接在晶体管T3和T2的栅极之间。晶体管T3具有耦接到位线BL3的第一源极/漏极。开关S6耦接在晶体管T3的第二源极/漏极和输出引脚OUT之间。为了简单起见，省略了耦接为由BL解码器416控制的其他开关。在至少一个实施例中，开关S3、S4、S5、S6中的每个是晶体管，并且BL解码器416耦接到晶体管的栅极端子。在存储器单元位0的示例读取操作中，BL解码器416被配置为闭合开关S3、S4以将位线BL0耦接到SA 418，以用于由SA 418检测存储在存储器单元位0中的数据。在至少一个实施例中，在存储器器件400中可实现本文所述的一个或多个优点。

图5A-图5C是根据一些实施例的在存储器器件的IC布局图500中的各个层处的示意图。在至少一个实施例中，IC布局图500对应于存储器器件300的IC布局图。

IC布局图500包括彼此邻接布置的存储器单元位0、位1、...、位7。在图5A-图5C的布局的示意图500A-500C上方示出了存储器单元位0的边界，为了简单起见，在图5A-图5C中省略了其他存储器单元位1、位2、...位7的边界。在至少一个实施例中，IC布局图500和/或一个或多个存储器单元位0、位1、...位7的布局图被存储在非暂时性计算可读取介质上的标准单元库中。

图5A包括在IC布局图500的器件层级处的示意图500A。

IC布局图500包括有源区OD1、OD2、OD3、OD4，栅极区PO1、PO2...PO6，伪栅极区DPO1、DPO2。有源区OD1、OD2、OD3、OD4沿第一方向(即X方向)延伸。有源区有时被称为氧化物定义(OD)区，并在附图中以标签“OD”示意性地示出。X方向有时被称为OD方向。有源区包括P型掺杂剂和/或N型掺杂剂，以形成一个或多个电路元件或器件。电路元件的示例包括但不限于晶体管和二极管。配置为在其中形成一个或多个PMOS器件的有源区称为“PMOS有源区”，配置为在其中形成一个或多个NMOS器件的有源区称为“NMOS有源区”。例如，有源区OD1、OD2、OD3、OD4都是被配置为在存储器单元位0、位1、...、位7中形成NMOS晶体管的NMOS有源区。

栅极区PO1、PO2...PO6沿着与X方向横向的第二方向(即Y方向)跨过有源区OD1、OD2、OD3、OD4延伸。在图5A-图5C的示例配置中，Y方向垂直于X方向。栅极区PO1、PO2、...、PO6中的每个包括诸如多晶硅的导电材料，并且在附图中以标号“PO”示意性地示出。Y方向有时称为Poly(多晶硅)方向。用于栅极区的其他导电材料(诸如金属)在各种实施例的范围内。

存储器单元位0的编程晶体管TP0(在图5A中未示出)由有源区OD1中的栅极区PO2和对应的源极/漏极区511、512配置。在X方向上，编程晶体管TP0的源极/漏极区511、512紧邻栅极区PO2并且位于栅极区PO2的相对侧。存储器单元位0的读取晶体管TR0(在图5A中未示出)由有源区OD1中的栅极区PO3和对应的源极/漏极区512、513配置。在X方向上，读取晶体管TR0的源极/漏极区512、513紧邻栅极区PO3并且位于栅极区PO3的相对侧。换句话说，存储器单元位0的编程晶体管TP0和读取晶体管TR0共享公共的源极/漏极区512。

其他存储器单元位1、位2、...、位7中的编程晶体管和读取晶体管与存储器单元位0中的编程晶体管TP0和读取晶体管TR0类似地配置。存储器单元位1的TP1(图5A中未示出)由有源区OD1中的栅极区PO5和对应的源极/漏极区514、515配置。在X方向上，编程晶体管TP1的源极/漏极区514、515紧邻栅极区PO5并且位于栅极区PO5的相对侧。存储器单元位1的读取晶体管TR1(图5A中未示出)由有源区OD1中的栅极区PO4和对应的源极/漏极区513、514配置。在X方向上，读取晶体管TR1的源极/漏极区513、514紧邻栅极区PO4并位于栅极区PO4的相对侧。换句话说，存储器单元位1的编程晶体管TP1和读取晶体管TR1共享公共的源极/漏极区514，并且存储器单元位0的读取晶体管TR0和存储器单元位1的读取晶体管TR1共享公共的源极/漏极区513。

在图5A中的示例配置中，栅极区PO1、PO6是伪栅极区。例如，栅极区PO1、PO6对应于基于IC布局图500制造的存储器器件中的导电栅极；然而，这种导电栅极不配置晶体管和/或不电耦接到其他电路元件。相反，伪栅极区DPO1、DPO2对应于基于IC布局图500制造的存储器器件中的非导电栅极。在至少一个实施例中，栅极区PO1、PO6和/或伪栅极区DPO1、...DPO2被包括在IC布局图500中，以满足一种或多种设计和/或制造要求。在至少一个实施例中，省略了栅极区PO1、PO6和/或伪栅极区DPO1、DPO2中的一个或多个。在图5A的示例配置中，栅极区PO1、PO2...PO6以及伪栅极区DPO1、DPO2沿着X方向以恒定的节距(图5A中未示出)布置，并且具有相同的栅极长度d1，栅极长度d1是栅极区或伪栅极区在X方向上的尺寸。在至少一个实施例中，栅极长度d1为约9nm。

在图5A中的示例配置中，有源区OD1、OD2、OD3、OD4不在X方向上延伸超过栅极区PO1、PO6。当将另一存储器单元放置为与图5A中的存储器单元位0的左侧邻接时，另一存储器单元中的有源区与有源区OD1不连续，从而导致不连续的有源区配置。其他有源区配置在各种实施例的范围内。

在一些实施例中，IC布局图500还包括切割多晶硅区域(图5A中未示出)，切割多晶硅区域在X方向上延伸跨过栅极区PO1、PO6延伸并且对应于其中没有形成栅极区PO1、PO6的区域。

在一些实施例中，IC布局图500还包括源极/漏极接触区(图5A中未示出)，其与有源区OD1、OD2、OD3、OD4重叠并且被配置为形成到有源区OD1、OD2、OD3、OD4的电连接。源极/漏极接触区有时被称为“MD区”。MD区在X方向上与栅极区PO1、PO2...PO6交替地布置。

IC布局图500还包括在对应的栅极区或MD区上方并与其电接触的导电通孔。在MD区上方且与MD区电接触的通孔有时称为至器件通孔，并在附图中用标号“VD”示意性示出。在栅极区上方且与栅极区电接触的通孔有时被称为至栅极通孔，并且在附图中以标号“VG”示意性地示出。在图5A的示例配置中，IC布局图500包括通孔VD1、VD2、...、VD12和通孔VG1、VG2、...、VG10。

IC布局图500还包括依次且交替地布置在VD和VG通孔上方的多个金属层和通孔层。在VD和VG通孔上方并与其电接触的最下面的金属层是M0层，即零金属(M0)层，紧接在M0层上方的下一个金属层是M1层，紧接在M1层上方的下一个金属层是M2层等。通孔层VIAn被布置在Mn层和Mn+1层之间并且将其电耦接，其中n是从零向上的整数。例如，零通孔(VIA0)层是布置在M0层和M1层之间并且将其电耦接的最下面的通孔层。其他通孔层是VIA1、VIA2等。

在图5A中，在M0层中的各种图案被示意性地标记为“M0A”和“M0B”。在至少一个实施例中，M0A图案对应于一个掩模，而M0B图案对应于另一掩模。在至少一个实施例中，将M0层中的图案分离成几个掩模是为了满足一种或多种设计和/或制造要求。在一些实施例中，M0层中的所有图案都属于相同的掩模。M0A图案包括字线图案，并且M0B图案包括源极线和位线图案。

具体地，M0A图案包括均与编程字线WLP0相对应的编程字线图案WLP0_1、WLP0_2、WLP0_3以及均与编程字线WLP1相对应的编程字线图案WLP1_1、WLP1_2。编程字线图案WLP0_1、WLP0_2、WLP0_3在栅极区PO2上方并且通过相应的通孔VG1、VG5、VG9耦接到栅极区PO2。编程字线图案WLP1_1、WLP1_2在栅极区PO5上方并且通过相应的通孔VG4、VG8耦接到栅极区PO5。M0A图案还包括均对应于读取字线WLR0的读取字线图案WLR0_1、WLR0_2，以及均对应于读取字线WLR1的读取字线图案WLR1_1、WLR1_2、WLR1_3。读取字线图案WLR0_1、WLR0_2在栅极区PO3上方并通过相应的通孔VG3、VG7耦接到栅极区PO3。读取字线图案WLR1_1、WLR1_2、WLR1_3在栅极区PO4上方并通过相应的通孔VG2、VG6、VG10耦接到栅极区PO4。

M0B图案包括对应于源极线SL0的源极线图案SL0_1、SL0_2，对应于源极线SL1的源极线图案SL1_1、SL1_2，对应于源极线SL2的源极线图案SL2_1、SL2_2以及对应于源极线SL3的源极线图案SL3_1、SL3_2。M0B图案包括与位线BL0、BL1、BL2、BL3相对应的位线图案BL0_1、BL1_1、BL2_1、BL3_1。源极线图案SL0_1、SL0_2和位线图案BL0_1在有源区OD1中的相应源极/漏极区上方并通过相应的通孔VD1、VD3、VD2耦接到有源区OD1中的相应源极/漏极区。源极线图案SL1_1、SL_2和位线图案BL1_1在有源区OD2中的相应源极/漏极区上方并通过相应的通孔VD4、VD6、VD5耦接到有源区OD2中的相应源极/漏极区。源极线图案SL2_1、SL2_2和位线图案BL2_1在有源区OD2中的相应源极/漏极区上方并通过相应的通孔VD7、VD9、VD8耦接到有源区OD2中的相应源极/漏极区。源极线图案SL3_1、SL3_2和位线图案BL3_1在有源区OD1中的相应源极/漏极区上方并通过相应的通孔VD10、VD12、VD11耦接到有源区OD1中的相应源极/漏极区。

编程字线图案WLP0_1、WLP0_2、WLP0_3、WLP1_1、WLP1_2中的每个在Y方向上的宽度w1大于读取字线图案WLR0_1、WLR0_2、WLR1_1、WLR1_2、WLR1_3中的每个在Y方向上的宽度w2。原因在于，随着宽度w1的增大，编程字线图案的电阻减小，这继而增加了读取电流并改善了读取操作。在至少一个实施例中，编程字线图案的宽度w1与读取的字线图案的宽度w2相同。

源极线图案SL0_1、SL0_2、SL1_1、SL1_2、SL2_1、SL2_2、SL3_1、SL3_2中的每个在Y方向上的宽度w3大于编程字线图案WLP0_1、WLP0_2、WLP0_3、WLP1_1、WLP1_2中的每个在Y方向上的宽度w1。原因在于，施加到源极线图案的编程电压(例如5V)大于施加到编程字线图案的电压(例如1.5V或1.8V)。随着宽度w3的增大，源极线图案的电阻减小，从而减小了源极线图案上的电压降，以确保将足够的编程电压施加到要击穿的栅极电介质。结果，可以实现可靠的编程操作。在至少一个实施例中，源极线图案的宽度w3与编程字线图案的宽度w1相同。

源极线图案SL0_1、SL0_2、SL1_1、SL1_2、SL2_1、SL2_2、SL3_1、SL3_2，编程字线图案WLP0_1、WLP0_2、WLP0_3、WLP1_1、WLP1_2和读取字线图案WLR0_1、WLR0_2、WLR1_1、WLR1_2、WLR1_3在X方向上伸长，即，源极线图案、编程字线图案和读取字线图案中的每个在X方向上的尺寸大于在Y方向上的尺寸。位线图案BL0_1、BL1_1、BL2_1、BL3_1在Y方向上伸长，即，位线图案中的每个在Y方向上的尺寸都大于在X方向上的尺寸。其他配置在各种实施例的范围内。

在存储器单元中，源极线图案和位线图案在Y方向上排列在编程字线图案和读取字线图案之间。例如，在存储器单元位0中，源极线图案SL0_1和位线图案BL0_1在Y方向上布置在对应的编程字线图案WLP0_1和读取字线图案WLR0_1之间，如图5A所示，编程字线图案WLP0_1和读取字线图案WLR0_1被布置在存储器单元位0的边界上。其他配置在各种实施例的范围内。例如，在至少一个实施例中，源极线图案SL0_1和位线图案BL0_1布置在存储器单元位0的边界上，并且编程字线图案WLP0_1和读取字线图案WLR0_1在Y方向上布置在源极线图案SL0_1和位线图案BL0_1之间。

在X方向上，存储器单元的编程字线图案和读取字线图案与邻接的存储器单元的读取字线图案和编程字线图案相应地重叠。例如，在X方向上，存储器单元位0的编程字线图案WLP0_1与邻接存储器单元位0的存储器单元位1的读取字线图案WLR1_1重叠。在至少一个实施例中，编程字线图案WLP0_1的中心线与读取字线图案WLR1_1的中心线重合。类似地，在X方向上，存储器单元位0的读取字线图案WLR0_1与邻接的存储器单元位1的编程字线图案WLP1_1重叠。在至少一个实施例中，读取字线图案的中心线WLR0_1与编程字线图案WLP1_1的中心线重合。

在相同的有源区上方，位线图案在X方向上布置在源极线图案之间。例如，在有源区OD1上，位线图案BL0_1在X方向上布置在与相同源极线SL0相对应的源极线图案SL0_1、SL0_2之间。其他配置在各种实施例的范围内。例如，在根据一些实施例的替代配置中，图5A中的图案BL0_1被配置为源极线图案，并且图5A中的图案SL0_1、SL0_2被配置为对应于相同位线BL0的位线图案。在这样的替代配置中，在有源区OD1上方，在位线图案之间沿X方向布置源极线图案。此外，在替代配置中，图案WLP0_1和WLP1_1被配置为读取字线图案，并且图案WLR0_1和WLR1_1被配置为编程字线图案。

在一些实施例中，至少在图5A所示的器件层级上，存储器单元的位0、位1、...、位7具有彼此对称的配置。例如，存储器单元位2中的各个层中的图案和/或区域在X方向上与存储器单元位0中的对应层中的对应图案和/或区域对称。通过沿X方向翻转存储器单元位0可获得位2。通过沿Y方向翻转存储器单元位0可获得存储器单元位3。通过沿X方向翻转存储器单元位3可获得存储器单元位1。存储器单元位4与存储器单元位0相同，存储器单元位5与存储器单元位1相同，存储器单元位6与存储器单元位2相同，存储器单元位7与存储器单元的位3相同。

图5B是IC布局图500的M2层处的示意图500B。

示意图500B还示出了有源区OD1、OD2、OD3、OD4，以及栅极区PO1、PO2...PO6和伪栅极区DPO1、DPO2。为了简单起见，在图5B中通过相应的中心线(也称为“栅极轨道”)示意性地示出了栅极区和伪栅极区。M2层包括通过VIA0层中的对应通孔、M1层中的对应图案以及VIA1层中的对应通孔耦接到M0层中的对应图案的各种图案。为了简单起见，省略了VIA0层、M1层和VIA1层。

在图5B中，将M2层中的各种图案示意性标记为“M2A”和“M2B”。在至少一个实施例中，M2A图案对应于一个掩模，并且M2B图案对应于另一掩模。在至少一个实施例中，将M2层中的图案分成几个掩模以满足一种或多种设计和/或制造要求。在一些实施例中，M2层中的所有图案都属于相同的掩模。M2A图案包括位线和字线图案，并且M2B图案包括源极线和其他字线图案。

具体地，M2A图案包括位线BL0、BL1、BL2、BL3，其在X方向上跨多个存储器单元连续地延伸。在至少一个实施例中，M2层中的位线BL0、BL1、BL2、BL3在X方向上跨IC布局图500中的整个存储器阵列连续地延伸。M2A图案还包括均对应于编程字线WLP0的编程字线图案WLP0_4、WLP0_5、WLP0_6、WLP0_6，以及均对应于读取字线WLR1的读取字线图案WLR1_4、WLR1_5、WLR1_6。

M2B图案包括源极线SL0、SL1、SL2、SL3，其在X方向上跨多个存储器单元连续地延伸。在至少一个实施例中，M2层中的源极线SL0、SL1、SL2、SL3在沿X方向上跨IC布局图500中的整个存储器阵列连续地延伸。M2B图案还包括均与编程字线WLP1相对应的编程字线图案WLP1_3、WLP1_4，以及均与读取字线WLR0相对应的读取字线图案WLR0_3、WLR0_4。

图5C是IC布局图500的M3层处的示意图500C。

示意图500C还示出了有源区OD1、OD2、OD3、OD4以及栅极区PO1、PO2...PO6和伪栅极区DPO1、DPO2作为栅极轨迹。M3层包括通过VIA2层中的对应通孔耦接到M2层中的对应图案的各种图案，为简单起见而被省略。

M3层包括编程字线WLP0、WLP1和读取字线WLR0、WLR1，其均在Y方向上跨多个存储器单元连续地延伸。在至少一个实施例中，M3层中的编程字线WLP0、WLP1和读取字线WLR0、WLR1在Y方向上跨IC布局图500中的整个存储器阵列连续地延伸。M3层还包括用于耦接其他电路元件的各种图案531-534。

在图5B-图5C的示例配置中，位线和源极线布置在M2层中，作为在X方向上延伸的导电轨道，而编程字线和读取字线布置在不同的M3层中，作为在不同的Y方向上延伸的导电轨道。其他配置在各种实施例的范围内。例如，在一些实施例中，位线和源极线布置在M3层中，并且编程字线和读取字线布置在M2层中。在另一示例中，位线和源极线布置在一个以上的金属层中，和/或布置在除M2层和M3层之外的金属层中。在另一示例中，编程字线和读取字线布置在一个以上的金属层中，和/或布置在除M2层和M3层以外的金属层中。在至少一个实施例中，在与IC布局图500相对应的存储器器件中可实现本文所述的一个或多个优点。

图6A是根据一些实施例的存储器器件的IC布局图600A的示意图。在至少一个实施例中，IC布局图600A对应于存储器器件300的IC布局图。图6A中的示意图在IC布局图600A的器件层级处，类似于图5A中的示意图500A。IC布局图600A和IC布局图500的对应组件在图6A中由与图5A相同的附图标记表示。在此描述IC布局图500和IC布局图600A之间的差异。

IC布局图600A省略了IC布局图500的栅极区PO1、PO6以及伪栅极区DPO1、DPO2。

有源区OD1、OD2、OD3、OD4在X方向上跨多个存储器单元延伸。例如，有源区OD1在X方向上跨存储器单元位0和位1连续地延伸，导致连续的有源区配置。其他有源区配置在各种实施例的范围内。

MD区MD1-MD5在图6A中示出，并且在X方向上与栅极区PO2-PO5交替地布置。区域MD1重叠并且被配置为将源极线图案SL0_1、SL1_1、SL2_1、SL3_1耦接到相应有源区OD1、OD2、OD3、OD4中的相应存储器单元中位0、位2、位4、位6中的相应编程晶体管的相应源极/漏极区。区域MD3重叠并且被配置为将位线图案BL0_1、BL1_1、BL2_1、BL3_1耦接到对应有源区OD1、OD2、OD3、OD4中的对应源极/漏极区。区域MD5重叠并且被配置为将源极线图案SL0_2、SL1_2、SL2_2、SL3_2耦接到相应有源区OD1、OD2、OD3、OD4中的相应存储器单元位1、位3、位5、位7的相应编程晶体管的相应源极/漏极区。在一些实施例中，IC布局图600A还包括在X方向上跨区域MD1、MD3、MD5延伸的切割MD区(图6A中未示出)、以彼此电隔离在相应存储器单元中的每个区域MD1、MD3、MD5的各个部分。区域MD1、MD3、MD5沿着存储器单元位0、位1、...位7的边界布置。区域MD2、MD4不被配置用于将下面的源极/漏极区电耦接到其他电路元件。

在一些实施例中，IC布局图600A的源极线图案、位线图案、编程字线图案和读取字线图案耦接到在其他金属层中的对应的源极线、位线、编程字线和读取字线，如关于图5B-图5C所描述的。

图6B是根据一些实施例的存储器器件的IC布局图600B的示意图。在至少一个实施例中，IC布局图600B对应于存储器器件300的IC布局图。图6B中的示意图在IC布局图600B的器件层级处，类似于图5A中的示意图500A。IC布局图600B和IC布局图600A的对应组件在图6B中由与图6A相同的附图标记表示。在此描述IC布局图600B和IC布局图600A之间的差异。

在图6B的IC布局图600B中，编程字线图案WLP0_1、WLP0_2、WLP1_1、WLP1_2和读取字线图案WLR0_1、WLR0_2、WLR1_1、WLR1_2布置在相应的有源区OD1、OD2、OD3、OD4上方。这与图6A中的IC布局图600A不同，在图6A中，源极线图案SL0_1、SL0_2、SL1_1、SL1_2、SL2_1、SL2_2、SL3_1、SL3_2以及位线图案BL0_1、BL1_1、BL2_1、BL3_1被布置在相应的有源区OD1、OD2、OD3、OD4上方。

在至少一个实施例中，IC布局图600A或600B中的每个栅极区PO2-PO5的栅极长度为大约55nm。尽管在IC布局图600A或600B的示例中的栅极长度大于在IC布局图500的示例中的栅极长度，但是从IC布局图600A或600B省略了诸如伪栅极区的各种部件，在一些实施例中，导致芯片面积减少约20％。在一个或多个实施例中，IC布局图600A或600B的其他效果包括降低对编程电流和/或读取电流的电阻。在至少一个实施例中，在与IC布局图600A或600B相对应的存储器器件中可实现本文所述的一个或多个优点。

返回图6A，IC布局图600A包括用于存储器单元的配置A和配置B。例如，存储器单元位0、位21、位4、位5具有配置A，而存储器单元第位2、位3、位6、位7具有配置B。配置B中的各个层中的图案和/或区域跨X方向与配置A中的相应层中的相应图案和/或区域对称。换句话说，可通过在X方向上翻转配置A来获得配置B。

在IC布局图600A中，在Y方向上彼此邻接的存储器单元位0、位2、位4、位6具有交替的配置“ABAB”。类似地，在Y方向上彼此邻接的存储器单元位1、位3、位5、位7也具有交替的配置“ABAB”。在一些实施例中，假设在Y方向上彼此邻接的存储器单元具有交替的配置，例如，如本文所述的“ABAB”，则在X方向上彼此邻接的存储器单元具有配置A和/或B的各种可能的模式，例如如关于图7A-图7C所描述的。

图7A-图7C是根据一些实施例的存储器器件中的存储器单元的各种布局700A-700C。

在每个布局700A-700C中，具有配置A和配置B的各种存储器单元以重复图案彼此邻接地布置。布局700A-700C包括在Y方向上的公共布置，其中邻接的存储器单元具有交替的配置“ABAB”。然而，在X方向上，布局700A-700C包括不同的布置，例如，图7A中的布局700A中的“AAAA”和“BBBB”，图7B中的布局700B中的“ABAB”和“BABA”，图7C中的布局700C中的“AABB”和“BBAA”。布局700A-700C是示例。存储器单元的其他布局在各种实施例的范围内。在至少一个实施例中，在与布局700A-700C中的每个相对应的存储器器件中，可以实现本文所述的一个或多个优点。

图8是根据一些实施例的IC器件800的示意性截面图。在至少一个实施例中，IC器件800对应于在此描述的一个或多个存储器器件和/或IC布局图。

IC器件800包括衬底810以及在衬底810上的编程晶体管820和读取晶体管830。在至少一个实施例中，编程晶体管820对应于关于图2、图5A、图6A、图6B所描述的一个或多个编程晶体管，读取晶体管830对应于关于图2、图5A、图6A、图6B所描述的一个或多个相应的读取晶体管。

在一些实施例中，衬底810是半导体衬底。将N型和P型掺杂剂添加至衬底以相应地形成N阱811、812、813和P阱(未示出)。在一些实施例中，在相邻的P阱和N阱之间形成隔离结构。为简单起见，图8中省略了一些部件，例如P阱和隔离结构。

编程晶体管820和读取晶体管830中的每个都包括栅极区和源极/漏极区。N阱811、812限定了编程晶体管820的源极/漏极区。N阱812、813限定了读取晶体管830的源极/漏极区。源极/漏极区812是P型晶体管820与读取晶体管830的公共源极/漏极区。编程晶体管820的栅极区包括栅电介质层823、824和栅电极825的堆叠。在编程操作中，栅电介质层823、824被配置为通过预定击穿电压将其击穿，该预定击穿电压从耦接到源极/漏极区811的源极线到耦接到栅电极825的编程字线施加在栅极介电层823、824上。读取晶体管830的栅极区包括栅电介质层833、834和栅电极835的堆叠。在至少一个实施例中，编程晶体管820和读取晶体管830中的每个都包括栅电介质层而不是多个栅电介质。一个或多个栅极介电层的示例材料包括HfO₂、ZrO₂等。栅电极825、835的示例材料包括多晶硅、金属等。

IC器件800还包括接触结构。接触结构包括对应于在源极/漏极区811、812、813上方并与源极/漏极区811、812、813电接触的MD区841、842、843。MD区841、843被配置为将下面的源极/漏极区811、813电耦接到其他电路。MD区842不被配置为将下面的源极/漏极区812电耦接到其他电路元件，例如，如关于图6A中的区域MD2、MD4所描述的。

接触结构还包括各种通孔。例如，VG通孔852、853相应地在栅电极825、835上方并且与栅电极825、835电接触，并且被配置为将栅电极825、835耦接到对应的编程字线和读取字线，如本文所述。VD通孔861、864相应地在MD区841、843上方并与MD区841、843电接触。VD通孔861配置为将编程晶体管820的源极/漏极区811耦接到源极线，如本文所述。VD通孔864被配置为将读取晶体管830的源极/漏极区813耦接到位线，如本文所述。

IC器件800还包括互连结构870。互连结构870包括多个金属层M0、Ml等，以及在第一层中交替布置的多个通孔层VIA0、VIA1等。互连结构870还包括各种层间电介质(ILD)层(未编号)，金属层和通孔层嵌入其中。互连结构870的金属层和通孔层被配置为将IC器件800的各种元件或电路彼此电耦接，并且与外部电路电耦接。互连结构870的M0层、M1层和VIA0层在图8中示出。为简单起见，省略了其他金属层和通孔层。

在图8的示例配置中，M0层包括相应地在通孔861、852、853、864上方并与通孔861、852、853、864电接触的M0图案871-874。M0图案871-874对应于源极线图案、编程字线图案、读取字线图案和位线图案，如在此所描述的。M0图案871-874通过VIA0层中的对应通孔881-884电耦接到M1层中的对应M1图案891-894。互连结构870的另外的通孔层和/或金属层将M1图案891-894电耦接到相应的源极线、编程字线、读取字线和位线，如本文所述。在至少一个实施例中，在IC器件800中可实现本文所述的一个或多个优点。

图9是根据一些实施例的方法900的流程图。在至少一个实施例中，方法900用于之中的以下一种或多种：为存储器单元生成布局图，或构建包括一个或多个存储器单元的标准单元库。

在一些实施例中，方法900的一个或多个操作被执行为形成本文所述的一个或多个存储器器件和/或IC器件的方法的部分。在一些实施例中，方法900的一个或多个操作被执行为自动布局和布线(APR)方法的部分。在一些实施例中，方法900的一个或多个操作由APR系统执行，例如，参照图12描述的EDA系统中包括的系统。在一些实施例中，作为关于图10描述的方法1000的部分执行方法900的一个或多个操作，用于生成IC器件的布局图。在一些实施例中，作为在关于图13描述的设计室中执行的设计过程的部分来执行方法900的一个或多个操作。在一些实施例中，方法900的一个或多个操作由处理器执行。例如，图12描述的EDA系统的处理器，例如图12描述的EDA系统的处理器。在一些实施例中，方法900的一个或多个操作由处理器(诸如图12描述的EDA系统的处理器)执行。在一些实施例中，在此描述的方法900中的一个或多个操作被省略。

在操作905处，将有源区和一对栅极区布置在存储器单元的边界内，以配置共享公共的源极/漏极区的编程晶体管和读取晶体管。举例来说，如本文关于图5A和图6A所描述的，有源区OD1和一对栅极区PO2、PO3布置在存储器单元位0的边界内，以配置共享公共的源极/漏极区512的编程晶体管和读取晶体管，如关于图5A所描述的。在至少一个实施例中，编程晶体管和读取晶体管对应于关于图2描述的晶体管TP和TR，和/或对应于关于图3A-图3B描述的晶体管TP0和TR0。

在操作915处，几个图案被布置在金属层中。图案包括在编程晶体管的栅极区上方并与其耦接的编程字线图案、在读取晶体管的栅极区上方并与其耦接的读取出字线图案、耦接到编程晶体管的另一源极/漏极区的源极线图案、和连接到读取晶体管的另一个源极/漏极区的位线图案。例如，如关于图5A和图6A所描述的，在M0层中布置有编程字线图案WLP0_1、读取字线图案WLR0_1、源极线图案SL0_1和位线图案BL0_1。编程字线图案WLP0_1在编程晶体管的栅极区PO2上方并且耦接到栅极区PO2。读取字线图案WLR0_1在读取晶体管的栅极区PO3上方并耦接到栅极区PO3。源极线图案SL0_1耦接到编程晶体管的另一源极/漏极区511。位线图案BL0_1耦接到读取晶体管的另一源极/漏极区513。结果，生成了存储器单元的布局图。

在操作925处，将所生成的存储器单元的布局图存储在非暂时性计算机可读取介质上的标准单元库中。在一些实施例中，具有不同配置的各种存储器单元被生成并存储在标准单元库中。在一示例中，关于图5A描述的一个或多个存储器单元位0、位1、位2、位3的对称布局图被生成并存储在标准单元库中。在另一个示例中，如关于图6A所描述的，用于各种存储器单元的配置A和配置B被生成并存储在标准单元库中。

在操作935处，基于所生成的布局图，例如，如关于图13所描述的，制造半导体掩模或IC器件的层中的组件中的至少一个。在至少一个实施例中，省略操作935。

在至少一个实施例中，方法900的所有操作例如由本文所述的处理器自动执行，而无需用户输入或干预。

图10是根据一些实施例的方法1000的流程图。在至少一个实施例中，方法1000用于基于从标准单元库接收的单元来生成IC器件的IC布局图。

在一些实施例中，方法1000的一个或多个操作被执行为形成本文所述的一个或多个存储器器件和/或IC器件的部分。在一些实施例中，作为APR方法的部分执行方法1000的一个或多个操作。在一些实施例中，方法1000的一个或多个操作由APR系统执行，例如，参照图12描述的EDA系统中包括的系统，并且被配置为执行APR方法。在一些实施例中，方法1000的一个或多个操作作为在关于图13描述的设计室中执行的设计过程的部分来执行。在一些实施例中，方法1000的一个或多个操作由处理器执行，诸如参照图12描述的EDA系统的处理器。

在操作1055处，将具有对称布局图的两个或更多个存储器单元邻接放置。在一个示例中，从标准单元库中读取参照图5A描述的存储器单元位0、位1、位2、位3，并且将它们沿X方向和Y方向以邻接的方式并重复图案的方式放置，以获得用于存储器器件的存储器单元阵列的IC布局图。在另一个示例中，从标准单元库读取针对各种存储器单元的配置A和配置B，如关于图6A所描述的，并且将其沿X方向和Y方向以邻接的方式并重复图案的方式放置，以获得用于存储器器件的存储器单元阵列的IC布局图。关于图7A-图7C描述了用于布置存储器单元的各种重复图案的示例。

在操作1065处，将所生成的IC布局图存储在非暂时性计算机可读取介质上。例如，IC布局图500、600A、600B被存储在非暂时性计算机可读取介质上。

在操作1075处，例如，参照图13所述，基于所生成的IC布局图制造半导体掩模或IC层中的组件中的至少一个。在至少一个实施例中，省略操作1075。在至少一个实施例中，方法1000的所有操作例如由本文所述的处理器自动执行，而无需用户输入或干预。

在一些实施例中，所描述的一个或多个单元、IC器件和方法适用于各种类型的晶体管或器件技术，包括但不限于平面晶体管技术、FINFET技术、纳米片FET技术、纳米线FET等。

图11是根据一些实施例的方法1100的流程图。在至少一个实施例中，方法1100是一种操作具有编程晶体管的存储器单元的方法。

方法1100包括编程操作1110，操作1110包括操作1115和操作1117。

在操作1115处，将较高的电压施加到存储器单元的编程晶体管的源极/漏极。在一个示例中，较高的编程电压Vprog经由源极线SL被施加到编程晶体管TP的第一端子211，该第一端子211是源极/漏极，如关于图2所描述的。经由源极线SL0将编程电压Vprog施加到编程晶体管TP0的源极/漏极，如关于图3A所描述的。

在操作1117处，将较低的电压施加到编程晶体管的栅极。较高电压与较低电压之间的电压差等于或高于预定击穿电压，以击穿编程晶体管的栅极电介质。在示例中，低于编程电压Vprog的参考电压经由编程字线WLP被施加到编程晶体管TP的栅极端子210，如关于图2所描述的。在另一示例中，经由编程字线WLP0将参考电压施加到编程晶体管TP0的栅极端子，如关于图3A所描述的。在至少一个实施例中，参考电压是接地电压。假设接地电压以外的参考电压在各种实施例的范围内，条件是较高的编程电压Vprog和较低的参考电压之间的电压差等于或高于足以击穿编程晶体管TP、TP0的栅极电介质的预定击穿电压。电压差导致栅极电介质击穿，并导致编程电流Iprog从源极线SL通过编程晶体管TP流到编程字线WLP，如关于图2所述。在一些实施例中，存储器单元还包括读取晶体管，该读取晶体管在编程操作期间被截止，如关于图2和图3A所描述的。

方法1100还包括读取操作1120，操作1120包括操作1125和操作1127。

在操作1125处，将导通电压施加到存储器单元的读取晶体管的栅极。例如，如关于图2和图3B所描述的，经由读取字线WLR、WRL0将诸如核心电压Vcore的导通电压施加到读取晶体管TR、TR0的栅极端子。结果，读取晶体管导通。

在操作1127处，将读取电压施加到编程晶体管的源极/漏极和栅极，以在读取晶体管导通的同时检测存储在存储器单元中的数据。例如，经由源极线SL/SL0向源极/漏极施加读取电压(例如Vread)，并经由编程字线WLP、WLP0施加到编程晶体管TP、TP0的栅极，同时读取晶体管TR、TR0被导通，如关于图2和图3B所描述的。结果，如关于图2所描述的，读取电流Iread从编程晶体管TP、TP0经过导通的读取晶体管TR、TR0流到对应的位线BL、BL0。位线BL、BL0耦接到检测读取出电流Iread的感测放大器，并基于检测到的读取出电流Iread确定存储在存储器单元的编程晶体管TP、TP0中的数据。如关于图2所描述的，编程电流Iprog和读取电流Iread的电流路径彼此不同。

在至少一个实施例中，因为高编程电压Vprog被施加到源极线而不是编程字线，所以一个或多个优点包括但不限于减小的漏电流，改善的器件可靠性等如本文所述是可实现的。

图12是根据一些实施例的电子设计自动化(EDA)系统1200的框图。

在一些实施例中，EDA系统1200包括APR系统。根据一个或多个实施例，可使用例如EDA系统1200来实施本文描述的设计布局图的方法表示根据一些实施例的电线布线布置。

在一些实施例中，EDA系统1200是通用计算器件，其包括硬件处理器1202和非暂时性计算机可读取存储介质1204。

处理器1202通过总线1208电耦接到计算机可读取存储介质1204。处理器1202也通过总线1208电耦接到I/O接口1210。网络接口1212也通过总线1208电耦接到处理器1202。网络接口1212连接到网络1214，以便处理器1202和计算机可读取存储介质1204能够通过网络1214连接到外部元件。处理器1202被配置为执行编码在计算机可读取存储器介质1204中的计算机程序代码1206，以便使系统1200可用于执行所述过程和/或方法的部分或全部。在一个或多个实施例中，处理器1202是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读取存储介质1204是电的、磁的、光的、电磁的、红外的和/或半导体系统(或器件或器件)。例如，计算机可读取存储介质1204包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读取存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读取存储介质1204包括光盘只读取存储器(CD-ROM)、光盘读取/写光盘(CD-R/W)和/或数字视频光盘(DVD)。

在一个或多个实施例中，存储介质1204存储计算机程序代码1206，该计算机程序代码1206被配置为使得系统1200(其中这种执行(至少部分地)代表EDA工具)可用于执行所提到的过程和/或方法的部分或全部。在一个或多个实施例中，存储介质1204还存储有助于执行过程和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质1204存储标准单元的库1207，该标准单元包括本文公开的标准单元。

EDA系统1200包括I/O接口1210。I/O接口1210耦接到外部电路。在一个或多个实施例中，I/O接口1210包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，用于将信息和命令传达给处理器1202。

EDA系统1200还包括耦接到处理器1202的网络接口1212。网络接口1212允许系统1200与网络1214通信，一个或多个其他计算机系统连接到网络1214。网络接口1212包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个系统1200中实现过程和/或方法的部分或全部。

系统1200被配置为通过I/O接口1210接收信息。通过I/O接口1210接收的信息包括指令、数据、设计规则、标准单元的库和/或其他用于处理的参数中的一个或多个。信息通过处理器1202经由总线1208传输到处理器1202。EDA系统1200配置为通过I/O接口1210接收与UI相关的信息。该信息作为用户界面(UI)1242存储在计算机可读取介质1204中。

在一些实施例中，所提到的过程和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，过程和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，过程和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，过程和/或方法的部分或全部被实现为EDA系统1200所使用的软件应用。在一些实施例中，使用诸如的工具来生成包括标准单元的布局图。可从CADENCE DESIGN SYSTEMS,Inc.或其他合适的布局生成工具获得。

在一些实施例中，这些过程被实现为存储在非暂时性计算机可读取记录介质中的程序的功能。非暂时性计算机可读取记录介质的示例包括但不限于外部/可移动和/或内部/内置存储或存储器单元，例如，DVD、诸如硬盘的磁盘、诸如ROM的半导体存储器、RAM、存储卡等。

图13是根据一些实施例的集成电路(IC)制造系统1300以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1300制造(A)一个或多个半导体掩模中的至少一个或(B)半导体集成电路的层中的至少一个组件中的至少一个。

在图13中，IC制造系统1300包括在设计、开发中相互交互的实体，例如设计工作室1320、掩模工作室1330和IC厂商/制造商(“fab”)1350以及与制造IC器件1360有关的制造周期和/或服务。系统1300中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如企业内部网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其中一个或多个其他实体接收服务。在一些实施例中，设计工作室1320、掩模工作室1330和IC fab 1350中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室1320、掩模室1330和IC fab 1350中的两个或更多个共存于公共设施中并使用公共资源。

设计室(或设计团队)1320生成IC设计布局图1322。IC设计布局图1322包括为IC器件1360设计的各种几何图案。几何图案对应于金属、氧化物或半导体层的图案，组成要制造的IC器件1360的各种部件。各个层组合形成各种IC功能。例如，IC设计布局图1322的部分包括各种IC部件，例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口。衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室1320实施适当的设计过程以形成IC设计布局图1322。设计过程包括逻辑设计、物理设计或布局布线操作中的一项或多项。IC设计布局图1322呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1322可以以GDSII文件格式或DFII文件格式表达。

掩模室1330包括数据准备1332和掩模制造1344。掩模室1330使用IC设计布局图1322来制造一个或多个掩模1345，以根据IC设计布局图1322来制造IC器件1360的各个层。掩模室1330执行掩模数据准备1332，其中IC设计布局图1322被翻译成代表性数据文件(“RDF”)。掩模数据准备1332提供RDF以进行掩模制造1344。掩模制造1344包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(掩模版)1345或半导体晶圆1353。由掩模数据准备1332处理设计布局图1322，以符合掩模写入器的特定特征。在图13中，掩模数据准备1332和掩模制造1344被示为单独的元件。在一些实施例中，掩模数据准备1332和掩模制造1344可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1332包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉、其他处理效果等引起的那些图像误差。OPC调整IC设计布局图1322。在一些实施例中，掩模数据准备1332包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。

在一些实施例中，掩模数据准备1332包括掩模规则检查器(MRC)，该掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1322，该掩模创建规则的集合包含确保足够的余量，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图1322以补偿掩模制造1344期间的限制，这可以撤消由OPC执行的修改的部分以满足掩模创建规则。

在一些实施例中，掩模数据准备1332包括光刻工艺检查(LPC)，其模拟将由IC fab1350实施以制造IC器件1360的处理。LPC基于IC设计布局图1322来仿真该处理以创建仿真的LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关的参数、与用于制造IC的工具相关的参数和/或制造过程的其他方面。LPC考虑了各种因素，例如，航空图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在LPC创建了模拟的制造器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图1322。

应当理解，为了清楚起见，掩膜数据准备1332的以上描述已被简化。在一些实施例中，数据准备1332包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局图1322。另外，可以以各种不同的顺序执行在数据准备1332期间向IC设计布局图1322施加处理。

在掩模数据准备1332之后以及在掩模制造1344期间，基于修改的IC设计布局图1322来制造掩模1345或一组掩模1345。在一些实施例中，掩模制造1344包括基于在IC设计布局图1322上的电子束进行一次或多次光刻曝光。在一些实施例中，基于修改的IC设计布局，电子束(e-beam)或多个电子束的机构用于在掩模(光掩模或掩模版)1345上形成图1322。掩模1345可以以各种技术形成。在一些实施例中，使用二进制技术形成掩模1345。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束，例如紫外线(UV)束，被不透明区域阻挡并且透射通过透明区域。在一个示例中，掩模1345的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1345。在掩模1345的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1344生成的掩模被用于多种工艺中。例如，在离子注入工艺中使用这样的掩模，以在半导体晶圆1353中形成各种掺杂区域，在蚀刻工艺中使用这种掩模，以在半导体晶圆1353中形成各种蚀刻区域，和/或在其他合适的工艺中使用。

IC fab 1350是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC Fab 1350是半导体铸造厂。例如，可能有一个制造工厂用于多个IC产品的前端制造(前端(FEOL)制造)，而第二个制造工厂可以为互连和封装提供后端制造IC产品(后端(BEOL)的制造)，第三制造工厂可能会为铸造业务提供其他服务。

IC晶圆厂1350包括制造工具1352，该制造工具1352被配置为在半导体晶圆1353上执行各种制造操作，从而根据诸如掩模1345的掩模来制造IC器件1360。在各种实施例中，制造工具1352包括晶圆步进器、离子注入机、光致抗蚀剂涂布机、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或其他能够执行制造器件中的一项或多项或合适的制造工艺，如本文所描述的。

IC fab 1350使用由掩模罩1330制造的掩模1345来制造IC器件1360。因此，IC fab1350至少间接地使用IC设计布局图1322来制造IC器件1360。在一些实施例中，半导体晶圆1353由IC fab 1350使用掩模1345形成IC器件1360。在一些实施例中，IC制造包括至少间接基于IC设计布局图1322进行一次或多次光刻曝光。半导体晶圆1353包括硅衬底或在其上形成有材料层的其他合适的衬底。半导体晶圆1353进一步包含各种掺杂区、电介质部件、多层互连等中的一个或多个(在随后的制造步骤中形成)。

关于集成电路(IC)制造系统(例如，图13的系统1300)以及与之相关联的IC制造流程的细节例如在2016年2月9日授权的美国专利号9,256,709，2015年10月1日发布的授权前公开号第20150278429号，2014年2月6日发布的美国授权前公告号第20140040838号，以及2007年8月21日授权的美国专利第7,260,442号中找到，其全部内容通过引用结合于此。

例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。

例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。

例如，在授权前公开号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。

例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。

在一些实施例中，一种存储器器件包括至少一个位线，至少一个源极线，至少一个编程字线，至少一个读取字线以及至少一个包括编程晶体管和读取的存储器单元晶体管。编程晶体管包括耦接到至少一个编程字线的栅极端子，耦接到至少一个源极线的第一端子以及第二端子。读取晶体管包括耦接到至少一个读取字线的栅极端子，耦接到至少一个位线的第一端子以及耦接到编程晶体管的第二端子的第二端子。

在上述存储器器件中，至少一个存储器单元被配置为存储具有以下任何一个的基准，第一值，对应于编程晶体管的栅极电介质，编程晶体管在预定击穿电压或高于预定击穿电压的先前应用被击穿；和第二值，对应于未被击穿的栅极电介质。

在上述存储器器件中相同配置编程晶体管和读取晶体管。

在上述存储器器件中还包括：控制器，经由至少一个位线、至少一个源极线、至少一个编程字线和至少一个读取字线耦接到至少一个存储器单元，其中，在编程操作中控制器被配置为，经由至少一个源极线将更高电压施加到编程晶体管的第一端子，以及经由至少一个编程字线向编程晶体管的栅极端子施加较低电压，其中，较高电压和较低电压之间的电压差等于或高于预定击穿电压以击穿编程晶体管的栅极电介质。

在上述存储器器件中在读取操作中控制器被配置为。经由至少一个读取字线向读取晶体管的栅极端子施加导通电压，以导通读取晶体管，在读取晶体管导通时，经由至少一个源极线和至少一个编程字线和对应于编程晶体管的第一端子和栅极端子的至少一个编程字线来施加读取电压以进行检测，基准存储在取至少一个存储器单元中。

在上述存储器器件中，至少一个位线是多个位线，至少一个源极线是多个源极线，至少一个编程字线是多个编程字线，至少一个读取字线是多个读取字线，至少一个存储器单元是多个存储器单元，每个存储器单元耦接到多个位线中的对应位线、多个源极线中的相应源极线、多个编程字线中的对应编程字线以及多个读取字线中的对应读取字线，存储器器件还包括经由多个位线、多个源极线、多个编程字线和多个读取字线耦接到多个存储器单元的控制器，以及在多个存储器单元中的所选存储器单元的编程操作中，控制器被配置为，将编程电压施加到与所选存储器单元耦接的源极线，并将参考电压施加到多个源极线中的其他源极线，将参考电压施加到与所选存储器单元耦接的编程字线，并将第一电压施加到多个编程字线中的其他编程字线，其中第一电压高于参考电压并低于编程电压，对于多个读取字线中的每个读取字线，将参考电压施加到每个读取字线或浮置的每个读取字线，和将参考电压施加到多个位线。

在上述存储器器件中，编程电压和参考电压之间的电压差等于或高于预定击穿电压，以在所选存储器单元中击穿编程晶体管的栅极电介质，编程电压和第一电压之间的电压差低于预定击穿电压，以避免在多个存储器单元中的未选择存储器单元中击穿编程晶体管的栅极电介质，第一电压和参考电压之间的电压差低于预定击穿电压，以避免在未选择存储器单元中击穿编程晶体管的栅极电介质。

在上述存储器器件中，在所选存储器单元的读取操作中，控制器被配置为，将读取电压施加到源极线和与所选存储器单元耦接的编程字线，并将参考电压施加到其他源极线和其他编程字线，将高于参考电压的第二电压施加到与所选存储器单元耦接的读取字线，并将参考电压施加到多个读取字线中的其他读取字线中，将参考电压施加到与所选存储器单元耦接的位线，和对于多个位线中的彼此位线，将参考电压施加到彼此位线或浮置的彼此位线。

在上述存储器器件中，编程电压大于第一电压，第一电压大于读取电压，读取电压大于第二电压，并且第二电压大于参考电压。

在上述存储器器件中，还包括：字线解码器，被配置为响应于要被编程的至少一个存储器单元被选择而提供编程电压；开关，耦接在字线解码器和至少一个源极线之间；和源极线解码器，被配置为控制开关以响应于要被编程的所选的至少一个存储器单元导通，以将编程电压从字线解码器耦接到至少一个源极线。

在一些实施例中，集成电路(IC)器件包括：沿着第一方向延伸的第一有源区；沿着垂直于第一方向的第二方向跨第一有源区延伸的第一对栅极区；以及第一金属层。第一对栅极区和第一有源区构成共享公共源极/漏极区的第一编程晶体管和第一读取晶体管。第一金属层包括在第一编程晶体管的栅极区上方并耦接到其的第一编程字线图案，在第一读取晶体管的栅极区上方并耦接到其的第一读取字线图案，与之耦接的第一源极线图案。第一编程晶体管的另一个源极/漏极区，以及耦接到第一读取晶体管的另一个源极/漏极区的第一位线图案。

在上述IC器件中，第一源极线图案和第一位线图案在第二方向上布置在第一编程字线图案和第一读取字线图案之间。

在上述IC器件中，在第二方向上，第一编程字线图案具有比第一读取字线图案更大的尺寸。

在上述IC器件中，第一编程字线图案、第一读取字线图案和第一源极线图案在第一方向上伸长，并且第一位线图案在第二方向上伸长。

在上述IC器件中，还包括：第二对栅极区，在第二方向上横跨第一有源区延伸，其中，第二对栅极区和第一有源区配置第二编程晶体管并且第二读取晶体管共享公共源极/漏极区，其中，第一金属层还包括：第二编程字线图案，在第二编程晶体管的栅极区上方并耦接到第二编程晶体管的栅极区，第二编程字线图案在第一方向上与第一读取字线图案重叠，并且第二读取字线图案，在第二读取晶体管的栅极区上方并耦接到第二读取晶体管的栅极区，第二读取字线图案在第一方向上与第一编程字线图案重叠。

在上述IC器件中，第一金属层还包括耦接到第二编程晶体管的另一个源极/漏极区的第二源极线图案，第二读取晶体管具有是第一读取晶体管的另一个源极/漏极区的另一个源极/漏极区，和第一位线图案在第一方向上布置在第一源极线图案和第二源极线图案之间。

在上述IC器件中，还包括：第二金属层，在第一金属层上，包括：编程字线，耦接到第一个编程字线图案，和读取字线，耦接到第一读取字线图案；以及第三金属层，在第一金属层上，包括：源极线，耦接到第一源极线图案，和位线，耦接到第一位线图案，其中，编程字线和读取字线沿第一方向和第二方向中的一个延伸，源极线和位线沿第一方向和第二方向的另一个延伸。

在上述IC器件中还包括：多个相同的第一存储器单元和多个相同的第二存储器单元，以重复图案彼此邻接布置，多个第二存储器单元中的每个第二存储器单元与第一方向上的多个第一存储器单元之间的任何第一存储器单元对称，多个第二存储器单元中的每个第二存储器单元与多个第一存储器单元中的至少一个第一存储器单元邻接。

在一些实施例中，一种方法包括，在具有编程晶体管的存储器单元的编程操作中，向编程晶体管的源极/漏极施加较高的电压，以及向编程晶体管的栅极施加较低的电压。较高电压和较低电压之间的电压差等于或高于预定击穿电压，以击穿编程晶体管的栅极电介质。

在上述方法中，流过编程操作中的存储器单元的编程电流的电流路径与流过读取操作中的存储器单元的读取电流的电流路径不同。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。