具体实施方式

图1为依据本发明一实施例的电子装置10的示意图，其中电子装置10可包含有主机装置50以及存储装置100，主机装置50可包含有至少一处理器(例如一个或多个处理器)，其可被概括地视为处理器52，且另包含有电源供应电路54，耦接于处理器52。处理器52用来控制主机装置50的操作，而电源供应电路54用来提供电源给处理器52以及存储装置100，且将一个或多个驱动电压输出到存储装置100，存储装置100可用来提供存储空间给主机装置50，且从主机装置50取得一个或多个驱动电压作为存储装置100的电源，在本实施例中，该存储装置可以是一嵌入式多媒体记忆卡；以及当该嵌入式多媒体记忆卡在工厂内时，主机装置50可为一资料写入机器，用来将启动程式码、作业系统程式码、数位内容以及任何其它所需资料写入该嵌入式多媒体记忆卡；且当该嵌入式多媒体记忆卡被嵌上印刷电路板并且被置入于电子装置(例如智慧型手机、平板电脑或任何其它的可携式电子装置)中时，主机装置50可为一处理器。根据本实施例，存储装置100可包含有闪存控制器110，且可另包含有闪存模组120，其中闪存控制器110用来控制存储装置100的操作以及存取闪存模组120，且闪存模组120用来存储资讯，闪存模组120可包含有至少一闪存芯片，例如多个闪存芯片122-1、122-2、…、以及122-N，其中“N”可代表大于1的正整数。

如图1所示，闪存控制器110可包含有处理电路(例如微处理器112)、存储单元(例如唯读记忆体(read-cnly memory,ROM)112M)、控制逻辑电路114、随机存取记忆体(random-access memory,RAM)116以及传输介面电路118，其中上述元件可经由一汇流排来彼此耦接，随机存取记忆体116通过一静态随机存取记忆体(Staitc RAM,SRAM)来实作，但是本发明不限于此，随机存取记忆体116可用来提供内部存储空间给闪存控制器，举例来说，随机存取记忆体116可被用来作为一缓冲记忆体以对资料进行缓冲，此外，本实施例的唯读记忆体112M用来存储程式码112C，且微处理器112用来执行程式码112C以控制闪存模组120的存取，需要注意的是，在一些范例中，程式码112C可存储在随机存取记忆体116或任何类型的记忆体，此外，控制逻辑电路114可用来控制闪存模组120，且可含有编码器132、解码器134、随机化器(randomizer)136、去随机化器(de-randomizer)138以及其它电路，传输介面电路118可符合一特定通讯标准，例如串行先进技术附件(Serial AdvancedTechnology Attachment,Serial ATA或SATA)标准、外部组件互连(Peripheral ComponentInterconnect,PCI)标准、快速外部组件互连(Peripheral Component InterconnectExpress,PCIe)标准、通用闪存存储(Universal Flash Storage,UFS)标准等等，并且可根据该特定通讯标准来进行通讯，举例来说，进行主机装置50与存储装置100之间的通讯，其中主机装置50可包含有符合特定通讯标准的相对应的传输介面电路，以进行主机装置50与存储装置100之间的通讯。

在本实施例中，主机装置50可将主机命令以及相对应的逻辑位址传送到闪存控制器110，以存取存储装置100，闪存控制器110接收主机命令以及逻辑位址，并且将主机命令转译为存储操作命令(可简称为操作命令)，并且进一步地通过操作命令来控制闪存模组120，以对闪存120中具有实体位址的存储单元(例如资料页面)进行读取、写入以及编程(programing)等等，其中实体位址相对应于逻辑位址，当闪存控制器110对多个闪存芯片122-1、122-2、…、122-N的任一闪存芯片122-n进行一抹除操作(其中“n”可代表区间[1,N]中任一整数)，闪存芯片122-n的多个区块中的至少一区块可被抹除，其中该多个区块的任一区块可包含有多个页面(例如资料页面)，且可在一个或多个页面上进行一存取操作(例如读取或写入)。

图2为依据本发明一实施例的一三维反及闸(3D NAND)闪存的示意图，举例来说，在多个闪存芯片122-1、122-2、…、122-N的上述至少一闪存芯片中的任一存储元件可基于图2所示的三维反及闸闪存来实作，但本发明不限于此。

根据本实施例，三维反及闸闪存可包含有以三维结构作排列的多个存储单元，例如(Nx*Ny*Nz)个存储单元{{M(1,1,1),…,M(Nx,1,1)},{M(1,2,1),…,M(Nx,2,1)},…,{M(1,Ny,1),…,M(Nx,Ny,1)}},{{M(1,1,2),…,M(Nx,1,2)},{M(1,2,2),…,M(Nx,2,2)},…,{M(1,Ny,2),…,M(Nx,Ny,2)}},…,以及{{M(1,1,Nz),…,M(Nx,1,Nz)},{M(1,2,Nz),…,M(Nx,2,Nz)},…,{M(1,Ny,Nz),…,M(Nx,Ny,Nz)}}，其分别被设置于垂直于Z轴的Nz个层当中，且分别对齐于相对应于X轴、Y轴和Z轴的三个方向，且可进一步地包含有多个选取电路(selector circuit)以进行选取控制，例如设置在该Nz个层的上层的(Nx*Ny)个上选取电路(upper selector circuit){MBLS(1,1),…,MBLS(Nx,1)},{MBLS(1,2),…,MBLS(Nx,2)},…,{MBLS(1,Ny),…,MBLS(Nx,Ny)}，以及设置在该Nz个层的下层的(Nx*Ny)个下选取电路(lower selector circuit){MSLS(1,1),…,MSLS(Nx,1)},{MSLS(1,2),…,MSLS(Nx,2)},…,{MSLS(1,Ny),…,MSLS(Nx,Ny)}，此外，三维反及闸闪存可包含有用来进行存取控制的多个比特线(bit line)以及多个字元线(word line)，例如设置于上层之上的顶层的Nx个比特线BL(1)、…、BL(Nx)以及分别设置于该Nz个层中的(Ny*Nz)个字元线{WL(1,1),WL(2,1),…,WL(Ny,1)},{WL(1,2),WL(2,2),…,WL(Ny,2)},…,{WL(1,Nz),WL(2,Nz),…,WL(Ny,Nz)}，此外，三维反及闸闪存可包含有多个选取线(selection line)以进行选取控制，例如设置于上层的Ny个上选取线BLS(1)、BLS(2)、…、以及BLS(Ny)以及设置于下层的Ny个下选取线SLS(1)、SLS(2)、…、以及SLS(Ny)，且可进一步地包含有多个源极线(sourceline)以提供参考位准，例如被设置于底层的Ny个源极线SL(1)、SL(2)、…、以及SL(Ny)。

如图2所示，三维反及闸闪存可被划分为沿着Y轴分布的Ny个电路模组PS2D(1)、PS2D(2)、…、PS2D(Ny)，为了更好的理解，电路模组PS2D(1)、PS2D(2)、…、PS2D(Ny)可具有相似于具有设置于单一层的多个存储单元的平面反及闸(planar NAND)闪存的一些电子特性，并且可分别视为伪二维(pseudo-2D)电路模组，但本发明不限于此，此外，电路模组PS2D(1)、PS2D(2)、…、PS2D(Ny)中的任一电路模组PS2D(ny)可包含有Nx个次电路模组(secondary circuit module)S(1,ny)、…、S(Nx,ny)，其中“ny”可代表区间[1,Ny]中任一整数，举例来说，电路模组PS2D(1)可包含有Nx个次电路模组S(1,1)、…、S(Nx,1)，电路模组PS2D(2)可包含有Nx个次电路模组S(1,2)、…、S(Nx,2)、…，且电路模组PS2D(Ny)可包含有Nx个次电路模组S(1,Ny)、…、S(Nx,Ny)。在电路模组PS2D(ny)中，次电路模组S(1,ny)、…、S(Nx,ny)中任一次电路模组S(nx,ny)可包含有Nz个存储单元M(nx,ny,1)、M(nx,ny,2)、…、M(nx,ny,Nz)，且可包含有相对应于存储单元M(nx,ny,1)、M(nx,ny,2)、…、M(nx,ny,Nz)的一组选取电路，例如上选取电路MBLS(nx,ny)以及下选取电路MSLS(nx,ny)，其中“nx”可代表区间[1,Nx]内任一整数，且上选取电路MBLS(nx,ny)、下选取电路MSLS(nx,ny)以及存储单元M(nx,ny,1)、M(nx,ny,2)、…、M(nx,ny,Nz)可通过电晶体来实作，举例来说，上选取电路MBLS(nx,ny)以及下选取电路MSLS(nx,ny)可用一般的电晶体来实作而不需要用到任何浮闸(floating gate)，且存储单元M(nx,ny,1)、M(nx,ny,2)、…、M(nx,ny,Nz)中任一存储单元M(nx,ny,nz)可用一浮闸电晶体来实作，其中“nz”可代表区间[1,Nz]中任一整数，但是本发明不限于此，此外，电路模组PS2D(ny)中的上选取电路MBLS(1,ny)、…、MBLS(Nx,ny)可根据相对应的选取线BLS(ny)上的选取信号来进行选取，且电路模组PS2D(ny)中的下选取电路MSLS(1,ny)、…、MSLS(Nx,ny)可根据相对应的选取线SLS(ny)上的选取信号来进行选取。

在闪存模组120中，当闪存芯片122-1-122-N中任一者的区块作为单层单元(single-level cell,SLC)区块时，该区块中的每一实体页面皆会相对应于一个逻辑页面，也就是说，该实体页面的每一存储单元用来存储单一比特，其中一个实体页面可包含有所有由一字元线所控制的电晶体(例如相对应于字元线WL(1,Nz)的存储单元M(1,1,Nz)-M(Nx,1,Nz)构成一个实体页面)；当闪存芯片122-1-122-N中任一者的区块作为多层单元(multiple-level cell,MLC)区块时，该区块中的每一实体页面皆会相对应于两个逻辑页面，也就是说，该实体页面的每一存储单元用来存储两个比特；当闪存芯片122-1-122-N中任一者的区块作为三层单元(triple-level cell,TLC)区块时，该区块中的每一实体页面皆会相对应于三个逻辑页面，也就是说，该实体页面的每一存储单元用来存储三个比特；当闪存芯片122-1-122-N中任一者的区块作为四层单元(quad-level cell,QLC)区块时，该区块中的每一实体页面皆会相对应于四个逻辑页面，也就是说，该实体页面的每一存储单元用来存储四个比特。

图3为依据本发明一实施例的三层单元区块的一存储单元的多个状态(编程状态)的示意图，如图3所示，每一存储单元可具有八个状态，且每一状态代表三个比特的不同组合，三个比特分别是最低有效比特(least significant bit,LSB)、中间有效比特(centersignificant bit,CSB)以及最高有效比特(most significant bit,MSB)，在图3所示的实施例中，当存储单元被编程以具有状态S0时，存储在存储单元中的最低有效比特、中间有效比特、最高有效比特会分别是(1,1,1)；当存储单元被编程以具有状态S1时，存储在存储单元中的最低有效比特、中间有效比特、最高有效比特会分别是(1,1,0)；当存储单元被编程以具有状态S2时，存储在存储单元中的最低有效比特、中间有效比特、最高有效比特会分别是(1,0,0)；当存储单元被编程以具有状态S3时，存储在存储单元中的最低有效比特、中间有效比特、最高有效比特会分别是(0,0,0)；当存储单元被编程以具有状态S4时，存储在存储单元中的最低有效比特、中间有效比特、最高有效比特会分别是(0,1,0)；当存储单元被编程以具有状态S5时，存储在存储单元中的最低有效比特、中间有效比特、最高有效比特会分别是(0,1,1)；当存储单元被编程以具有状态S6时，存储在存储单元中的最低有效比特、中间有效比特、最高有效比特会分别是(0,0,1)；以及当存储单元被编程以具有状态S7时，存储在存储单元中的最低有效比特、中间有效比特、最高有效比特会分别是(1,0,1)。

当闪存控制器110要读取最低有效比特时，闪存控制器110可控制闪存模组120套用两个读取电压VR3、VR7来读取存储单元，若该存储单元于套用读取电压VR7时为导通或者该存储单元于套用读取电压VR3时为非导通，则判断这个最低有效比特为“1”；若该存储单元于套用读取电压VR7时为非导通，且套用读取电压VR3时为导通，则判断这个最低有效比特为“0”。当闪存控制器110要读取中间有效比特时，闪存控制器110可控制闪存模组120套用三个读取电压VR2、VR4以及VR6来读取该存储单元，若该存储单元于套用读取电压VR2时为非导通，则判断这个中间有效比特为“1”；若该存储单元于套用读取电压VR4时为非导通，且套用读取电压VR2时为导通，则判断这个中间有效比特为“0”；若该存储单元于套用读取电压VR6时为非导通，且套用读取电压VR4时为导通，则判断这个中间有效比特为“1”；以及，若该存储单元于套用读取电压VR6时为导通，则判断这个中间有效比特为“0”。当闪存控制器110要读取最高有效比特时，闪存控制器110可控制闪存模组120套用两个读取电压VR1、VR5来读取该存储单元，若该存储单元于套用读取电压VR5时为导通，或者该存储单元于套用读取电压VR1时为非导通，则判断这个最高有效比特为“1”；若该存储单元于套用读取电压VR5时为非导通，且若该存储单元于套用读取电压VR1时为导通，则判断这个最高有效比特为“0”。

在图3所示的实施例中，单一字元线上所有存储单元的最低有效比特构成了一最低有效比特资料页面(逻辑页面)，单一字元线上所有存储单元的中间有效比特构成了一中间有效比特资料页面(逻辑页面)，以及单一字元线上所有的存储单元的最高有效比特构成了一最高有效比特资料页面(逻辑页面)，也就是说，该三层单元区块的每一字元线具有三个资料页面：最低有效比特资料页面、中间有效比特资料页面以及最高有效比特资料页面。

值得注意的是，图3所示的格雷码(gray code)仅作为说明之用，而并非作为本发明的限制，任何适当的格雷码皆可应用于存储装置100，且用于判断最低有效比特、中间有效比特以及最高有效比特的读取电压可随之改变。

如图3所示，由于每两个相邻状态之间的电压差距很小，故闪存模组120可能很容易因为这些状态的电压偏移(voltage shifting)而遭遇资料质量问题，尤其是当存储装置100处于高温下，例如在前述的波峰焊接制程的情况下，因此，为了增加闪存模组120的资料稳固性，于存储装置100被嵌上印刷电路板并且被置入电子装置之前，资料仅会被写入至每一字元线中的单一资料页面或是两个资料页面以使这些状态具有较大的区间，接着，在存储装置100被置入于该电子装置并且处于较佳环境之后，闪存控制器110可对闪存模组120进行垃圾回收操作以重整资料，进而增加资料密度以及释放存储空间。

图4为依据本发明一实施例的存取闪存模组的方法的示意图，在步骤400中，流程开始，存储装置100连接于主机装置50，且主机装置50准备将资料写入存储装置100，在本实施例中，存储装置100为单一半导体封装，例如嵌入式多媒体记忆卡，亦即存储装置100尚未嵌上印刷电路板且并未置入电子装置中，此外，主机装置50为工厂内的资料写入装置，在步骤402中，闪存控制器110开始从主机装置50接收资料，在步骤404中，闪存控制器110决定写入机制，也就是说，闪存控制器110会将来自主机装置50的资料写入到多个区块中的每一字元线的仅单一资料页面、多个区块中的每一字元线的仅两个资料页面、或多个区块中的每一字元线的三个资料页面(即全部的资料页面)，在本实施例中，该写入机制可由资料大小以及闪存模组120的存储容量来决定，且该写入机制可由工程师来设定，在本实施例中，若该资料的大小小于闪存模组120的存储容量的三分之一，则该字元线中仅有单一资料页面会被用来存储来自主机装置50的资料；若该资料的大小大于闪存模组120的存储容量的三分之一且小于闪存模组120的存储容量的三分之二，则该字元线中仅有两个资料页面会被用来存储来自主机装置50的资料；以及，若该资料的大小大于闪存模组120的存储容量的三分之二，则该字元线中三个资料页面(即全部的资料页面)会被用来存储来自主机装置50的资料。若该写入机制指出该字元线中仅有单一资料页面被用来存储来自主机装置50的资料，则流程进入步骤406；若该写入机制指出该字元线中仅有两个资料页面被用来存储来自主机装置50的资料，则流程进入步骤410。

在步骤406中，闪存控制器110根据从主机装置50收到的资料来产生对应于该字元线中两个资料页面的虚拟资料(dummy data)，在步骤408中，对于用来存储来自主机装置50的资料的多个特定区块中的每一字元线，该虚拟资料会被写入到两个资料页面，以及来自主机装置50的资料则会仅使用该存储单元中两个非相邻状态来被写入到另外一个资料页面，其中该两个非相邻状态分别相对应于“0”和“1”，以图3为例，来自主机装置50的资料会被写入到最低有效比特资料页面，且具有“1”的状态S0以及具有“0”的状态S5可被选取作为上述两个非相邻状态，需注意的是，状态S0和状态S5并非作为本发明的限制，其它组合例如S0和S6、或S3和S7的组合等等皆可被选取，此时，若对应于一存储单元的接收资料具有逻辑值“1”，闪存控制器110可产生虚拟资料CSB＝1以及MSB＝1以对应于状态S0；以及，若接收资料具有逻辑值“0”，闪存控制器110可产生虚拟资料CSB＝1以及MSB＝1以相对应于状态S5，也就是说，在本实施例中，来自主机装置50的资料会被写入到多个特定区块的字元线的LSB资料页面，且由闪存控制器110所产生的该虚拟资料会被写入到该多个特定区块的字元线中的CSB资料页面以及MSB资料页面。

此外，对于该多个特定区块中任一特定区块，一逻辑至实体(logical-to-physical,L2P)映射表及/或一实体至逻辑(physical-to-logical,P2L)映射表可被建立来记录逻辑位址以及实体位址之间的映射关系，且该L2P表及/或该P2L表被写入到该特定区块的最后一个资料页面，在本实施例中，因为闪存控制器110所产生的虚拟资料被写入到该多个特定区块的字元线的CSB资料页面以及MSB资料页面，该特定区块中仅有大约三分之一的实体位址会对应于有效逻辑位址，以及该特定区块中大约三分之二的实体位址则不对应于有效逻辑位址。

在步骤410，闪存控制器110根据从主机装置50收到的资料来产生对应于字元线的单一页面的虚拟资料，在步骤412，该虚拟资料会被写入到该单一页面，且来自主机装置50的资料会仅使用四个彼此不相邻的状态被写入到其它两个页面，其中该四个状态分别相对应于该两个页面的(1,1)、(1,0)、(0,0)以及(0,1)，以图3为例，来自主机装置50的资料会被写入到LSB资料页面以及MSB资料页面，且对应于(LSB＝1、MSB＝1)的状态S0、对应于(LSB＝1、MSB＝0)的状态S2、对应于(LSB＝0、MSB＝0)的状态S4以及对应于(LSB＝0、MSB＝1)的状态S6可被选取作为上述四个状态，要注意的是，此非本发明的限制。此时，若对应于一存储单元的接收资料具有数值(LSB＝1、MSB＝1)，则闪存控制器110可产生对应于状态S0的虚拟资料CSB＝1；若对应于一存储单元的接收资料具有数值(LSB＝1、MSB＝0)，则闪存控制器110可产生对应于状态S2的虚拟资料CSB＝0；若对应于一存储单元的接收资料具有数值(LSB＝0、MSB＝0)，则闪存控制器110可产生对应于状态S4的虚拟资料CSB＝1；以及若对应于一存储单元的接收资料具有数值(LSB＝0、MSB＝1)，则闪存控制器110可产生对应于状态S6的虚拟资料CSB＝0，也就是说，在本实施例中，来自主机装置50的资料会被写入到多个特定区块的字元线的LSB资料页面以及MSB资料页面，而闪存控制器110所产生的虚拟资料会被写入到该多个特定区块的字元线的CSB资料页面。

此外，对于该多个特定区块中的任一特定区块，L2P表及/或P2L表被写入到该特定区块的最后一个资料页面，在本实施例中，因为闪存控制器110所产生的虚拟资料被写入到该多个特定区块的字元线的CSB资料页面，该特定区块中仅有大约三分之二的实体位址对应于有效逻辑位址，以及该特定区块中大约三分之一的实体位址则不对应于有效逻辑位址。

此外，若写入机制指示字元线的三个资料页面(即全部的资料页面)被使用来存储来自主机装置50的资料，则该资料通过传统技术被写入到闪存模组120。

简单总结步骤404～步骤412，闪存模组120的大部分或全部的区块可作为具有较高资料密度的三层单元区块，然而，考虑到记忆装置100可能在制造过程中处于高温，用来存储来自主机装置50的资料的多个特定区块作为具有较少状态以及较高资料稳固性的多层单元区块或单层单元区块，以避免制造过程中的资料损害。图5根据本发明一实施例绘示出在闪存模组中的多个区块，在图5中，假设该多个区块的总数为“3*M”个。若区块B_1～B(M-1)作为三层单元区块可存储接收自主机装置50的全部资料，当每一特定区块作为单层单元区块来使用时，闪存控制器110可将该资料写入到多个特定区块，例如B_1～B_(2*M+X)，其中“X”可以是任何小于M的适当数值。若区块B_1～B(M-1)作为三层单元区块并不足以存储接收自主机装置50的全部资料，然而区块B_1～B(2*M-1)作为三层单元区块则可存储接收自主机装置50的全部资料，则当每一特定区块作为多层单元区块来使用时，闪存控制器110可将该资料写入到多个特定区块，例如B_1～B_(2*M+X)。

在步骤414，在存储装置100被置入于电子装置以及该电子装置开始运作后，也就是说，图1所示的主机装置50此时成为该电子装置的一处理器或一芯片组，闪存控制器110会在闪存模组120上进行一垃圾回收操作以将多个区块中部份区块的有效资料移动到多个空白区块，以释放该部分区块的空间，其中该多个特定区块中部分特定区块的有效资料被写入到该多个空白区块的每一字元线的全部三个页面，以图5为例，若作为单层单元区块的特定区块B_1～B_(2*M+X)存储来自主机装置50的资料，接着该垃圾回收操作可被进行以将该有效资料从区块B_1～B_3移动到作为三层单元区块的空白区块B_(3*M-1)，且将该有效资料从区块B_4～B_6移动到作为三层单元区块的空白区块B_3*M，以增加资料密度，且区块B_1～B_6被抹除以释放存储空间。

值得注意的是，让该多个特定区块作为多层单元区块或单层单元区块来存储来自主机装置50的资料的目的在于增加资料稳固性以通过高温制程(例如波峰焊接制程)，且垃圾回收操作所释放之该多个特定区块中的部分特定区块将作为三层单元区块以供后续使用，也就是说，在区块B_1～B_6被抹除以释放存储空间后，区块B_1～B_6下一次将会作为三层单元区块来存储来自主机装置50的资料，在本实施例中，区块B_1～B_6仅在第一次资料写入操作时会作为单层单元区块或多层单元区块来使用。

在一实施例中，上述垃圾回收操作可以在用户第一次启动电子装置之后立即被进行，也就是说，在用户启动电子装置之后，存储装置100可以主动地排程该垃圾回收操作，以在适当的时间点进行该垃圾回收操作。

在一实施例中，闪存控制器110可以主动地进行垃圾回收操作，即使用来存储来自主机装置50的资料的多个区块的质量好到无需在一正常操作中进行该垃圾回收操作，换句话说，因为在步骤404～步骤412中故意将该多个区块作为单层单元区块或多层单元区块来使用，此时闪存控制器110便依序地重新排列该资料，以使该多个区块中一部分的区块成为具有较高资料密度的三层单元区块。

值得注意的是，上述实施例也可以应用于具有四层单元区块的闪存模组120，图6为依据本发明一实施例的四层单元区块的一存储单元的多个状态(编程状态)的示意图，如图6所示，每一存储单元可具有十六个状态，且每一状态代表被称为最高比特(top bit)、较高比特(upper bit)、中间比特(middle bit)以及较低比特(lower bit)的四个比特的不同组合，如图6所示的实施例，当该存储单元被编程以具有状态S0时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(1,1,1,1)；当该存储单元被编程以具有状态S1时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(1,1,1,0)；当该存储单元被编程以具有状态S2时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(1,0,1,0)；当该存储单元被编程以具有状态S3时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(1,0,0,0)；当该存储单元被编程以具有状态S4时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(1,0,0,1)；当该存储单元被编程以具有状态S5时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(0,0,0,1)；当该存储单元被编程以具有状态S6时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(0,0,0,0)；当该存储单元被编程以具有状态S7时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(0,0,1,0)；当该存储单元被编程以具有状态S8时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(0,1,1,0)；当该存储单元被编程以具有状态S9时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(0,1,0,0)；当该存储单元被编程以具有状态S10时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(1,1,0,0)；当该存储单元被编程以具有状态S11时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(1,1,0,1)；当该存储单元被编程以具有状态S12时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(0,1,0,1)；当该存储单元被编程以具有状态S13时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(0,1,1,1)；当该存储单元被编程以具有状态S14时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(0,0,1,1)；以及当该存储单元被编程以具有状态S15时，存储在该存储单元的最高比特、较高比特、中间比特以及较低比特是(1,0,1,1)。

在传统技术中，当闪存控制器110需要读取最高比特时，闪存控制器110可控制闪存模组120套用四个读取电压VR5、VR10、VR12以及VR15来读取存储单元；当闪存控制器110需要读取较高比特时，闪存控制器110可控制闪存模组120套用三个读取电压VR2、VR8以及VR14来读取存储单元；当闪存控制器110需要读取中间比特时，闪存控制器110可控制闪存模组120套用四个读取电压VR3、VR7、VR9以及VR13来读取存储单元；以及当闪存控制器110需要读取较低比特时，闪存控制器110可控制闪存模组120套用四个读取电压VR1、VR4、VR6以及VR11来读取存储单元。

图7为依据本发明另一实施例的存取闪存模组的方法的示意图，在步骤700，流程开始，存储装置100连接于主机装置50，且主机装置50准备将资料写入到存储装置100，在本实施例中，存储装置100尚未嵌上印刷电路板且未置入电子装置中，以及主机装置50为工厂内的资料写入装置，在步骤702，闪存控制器110开始从主机装置50接收资料，在步骤704，闪存控制器110决定写入机制，也就是说，闪存控制器110将来自主机装置50的资料写入到多个区块的每一字元线的仅单一资料页面、多个区块的每一字元线的仅两个资料页面、多个区块的每一字元线的仅三个资料页面，或多个区块的每一字元线的四个资料页面(即全部的资料页面)，在本实施例中，该写入机制可由该资料的大小以及闪存模组120的存储容量来决定，且该写入机制可为工程师所设定，在本实施例中，若该资料的大小小于闪存模组120的存储容量的四分之一，该字元线仅有单一资料页面会被用来存储来自主机装置50的资料；若该资料的大小大于闪存模组120的存储容量的四分之一且小于闪存模组120的存储容量的四分之二，该字元线仅有两个资料页面会被用来存储来自主机装置50的资料；若该资料的大小大于闪存模组120的存储容量的四分之二且小于闪存模组120的存储容量的四分之三，该字元线仅有三个资料页面会被用来存储来自主机装置50的资料；以及若该资料的大小大于闪存模组120的存储容量的四分之三，该字元线的全部四个资料页面会被用来存储来自主机装置50的资料。若该写入机制指示该字元线仅有单一资料页面会被用来存储来自主机装置50的资料，流程进入步骤706；若该写入机制指示该字元线仅有两个资料页面会被用来存储来自主机装置50的资料，流程进入步骤710；以及若该写入机制指示该字元线仅有三个资料页面会被用来存储来自主机装置50的资料，流程进入步骤714。

在步骤706，闪存控制器110根据从主机装置50收到的资料产生对应于字元线的三个资料页面的虚拟资料，在步骤708，对于用来存储来自主机装置50的资料的多个特定区块的每一字元线，该虚拟资料被写入到三个页面，以及来自主机装置50的资料通过使用仅两个非相邻状态被写入到其它一个页面，其中该两个非相邻状态分别相对应于“0”以及“1”。在步骤710，闪存控制器110根据从主机装置50收到的资料产生对应于字元线的两个资料页面的虚拟资料，在步骤712，该虚拟资料被写入到两个资料页面，以及来自主机装置50的资料通过使用仅四个彼此不相邻的状态被写入到其它两个资料页面。在步骤714，闪存控制器110根据从主机装置50收到的资料产生对应于字元线的单一资料页面的虚拟资料，在步骤716，该虚拟资料被写入到单一资料页面，以及来自主机装置50的资料通过使用仅八个彼此不相邻的状态被写入到其它三个资料页面。

此外，若写入机制指示字元线的四个资料页面(即全部的资料页面)被使用来存储来自主机装置50的资料，则该资料通过传统技术被写入到闪存模组120。

简单总结步骤704～716，闪存模组120的大部分或全部的区块可作为具有较高资料密度的四层单元区块，然而，考虑到记忆装置100可能在制造过程中处于高温，用来存储来自主机装置50的资料的多个特定区块作为具有较少状态以及较高资料稳固性的三层单元区块、多层单元区块或单层单元区块来使用，以避免在制造过程中的资料损害。

在步骤718，在存储装置100被置入于电子装置以及该电子装置开始运作后，也就是说，图1所示的主机装置50此时成为该电子装置的一处理器或一芯片组，闪存控制器110在闪存模组120上进行一垃圾回收操作以将多个区块中的部份区块的有效资料移动到多个空白区块，以释放该部分区块的空间，其中该多个特定区块中的部分特定区块的有效资料被写入到该多个空白区块的每一字元线的全部四个页面。

简单总结，在本发明中，可以控制嵌入式多媒体记忆卡来将闪存模组120的区块作为具有较少状态以及较高资料稳固性的多层单元区块或单层单元区块来使用，于该嵌入式多媒体记忆卡在正常温度下被嵌上印刷电路板之后，进行垃圾回收操作来增加资料密度以及释放存储空间，因此，该嵌入式多媒体记忆卡的流程可以变得很好。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。