具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例

一种用于核电厂SVDU的多图层显示协处理器，如图1所示，包括图层调度模块和图层处理模块；

图层调度模块，内置多个基础指令，包括：点阵绘制、趋势曲线连续化绘制、二维矩形图形DMA、图层融合以及Buffer数据存取访问，用于根据接收的控制指令选择相应的基础指令发送给图层处理模块；其中，控制指令由与多图层显示协处理器外接的主处理器生成；

图层处理模块，用于根据基础指令生成相应的图像数据，并将图像数据传输至外接的显示设备进行显示。

在现有的核电厂SVDU中，图像的处理操作全部基于SVDU中的主处理器进行完成，由于在核工业领域中，需要显示处理的数据量很多，一个处理器完成大量的数据处理存在效率低下和延时等现象，基于此，在本申请文件中，提供了一种多图层显示协处理器，在使用时，将多图层显示协处理器与SVDU带动主处理器连接，主处理器将部分的图像处理数据传输至多图层显示协处理器，从而减轻与SVDU主处理器的时间任务开销，进而有效提升核电厂SVDU响应时间、画面分辨率、趋势数据连续化精度等指标。

进一步地，本实施例中的图层调度模块包括指令队列单元、参数队列单元以及控制单元；

指令队列单元，用于存储控制指令中的指令数据，且本实施例中，指令队列单元中允许存储不多于64条图形协处理指令；参数队列单元，用于存储控制指令中的参数数据，且本实施例中，参数队列单元中允许存储不多于64条图形协处理参数；控制单元，用于根据指令数据选择相应的基础指令，并将基础指令和对应的参数数据传输至图层处理模块，完成图层处理模块的调度。具体地，如图2所示，假设图层调度模块接收的控制指令为图像协加速处理触发信号指令，该控制指令包括10个指令数据和10个参数数据，一个指令数据对应一个参数数据，当图层调度模块接收到该控制指令时，将10个指令数据传输至指令队列单元，10个参数数据指令传输参数队列单元；当控制单元开始处理该控制指令时，首先读取10个指令数据和10个参数数据，然后，判断这10个指令数据中是否存在能够进行超标量处理的指令数据A；如果存在可以进行超标量处理的指令数据A，则对能够进行超标量处理的指令数据A进行超标量处理，即：选择与指令数据A相关的基础指令同时发送至图层处理模块；对不能进行超标量处理的指令数据，则根据指令数据的处理时序依次选择对应的基础指令发送至图层处理模块，直至这10个指令数据全部执行完毕。

进一步地，本实施例中的图层处理模块由3个基础图层控制器(第一图层控制器单元、第二图层控制器单元以及第三图层控制器单元)和1个Buffer数据存取访问硬件功能Fun构成。其中：

第一图层控制器单元由趋势曲线连续化绘制硬件功能Fun及第一图层缓存组成，用于执行趋势曲线的连续化绘制指令，实现对离散采样的数据点在LCD上进行连续化显示。其中，趋势曲线连续化算法流程如图3所示，包括：

(1)当启动绘制并绘制完一列像素点后，计算出当前列的绘制范围；本实施例所说的绘制范围为当前列的像素点坐标上限和当前列的像素点坐标下限；

(2)判断新采样点的像素坐标与像素点坐标上限和像素点坐标下限的关系；在新采样点的像素点坐标小于像素点坐标下限时，从像素点坐标下限起连续绘制到新采样点的像素点坐标；在新采样点的像素点坐标大于像素点坐标上限时，从像素点坐标上限起连续绘制到新采样点的像素点坐标；在新采样点的像素点坐标位于像素点坐标下限和像素点坐标上限时，只绘制新采样点的像素点坐标；

(3)计算并更新绘制后的绘制范围；

(4)判断是否完成离散采样的数据点的绘制，在未完成绘制时，重复步骤(2)-步骤(3)。

因此，本实施例中的第一图层控制器单元包括计算子单元、第一判断子单元、绘制子单元、更新子单元以及第二判断子单元；

计算子单元，用于在绘制完一列像素点后，计算出当前列的绘制范围；

第一判断子单元，用于判断新采样点的像素坐标与像素点坐标上限和像素点坐标下限的关系；

绘制子单元，用于在新采样点的像素点坐标小于像素点坐标下限时，从像素点坐标下限起连续绘制到新采样点的像素点坐标；在新采样点的像素点坐标大于像素点坐标上限时，从像素点坐标上限起连续绘制到新采样点的像素点坐标；在新采样点的像素点坐标位于像素点坐标下限和像素点坐标上限时，只绘制新采样点的像素点坐标；

更新子单元，用于计算并更新绘制子单元绘制后的绘制范围；

第二判断子单元，用于判断是否完成离散采样的数据点的绘制，在未完成绘制时，将更新后的绘制范围传输至第一判断子单元。

第二图层控制器单元由点阵绘制硬件功能Fun及第二图层缓存组成，用于执行点阵绘制指令，包括线条类、ACII码、矩形、菱形等图形的绘制，点阵绘制硬件功能Fun按需生成点阵形态数据并写入第二图层缓存。

第三图层控制器单元由二维矩形图形DMA硬件功能Fun子单元及第三图层缓存子单元组成，用于执行二维矩形图形DMA指令，如图5所示，实现对预置图符元素读取、解压缩、搬运至目标存储空间；其中，二维矩形图形DMA硬件功能Fun子单元的内部结构如图4所示，包括控制子单元、解压缩流水线处理子单元以及速率调节器子单元；控制子单元，外接有图片资源库存储器，用于从图片资源库存储器中获取预置图符元素；解压缩流水线处理子单元，用于对需要解压缩的预置图符元素进行解压缩操作；速率调节器子单元，用于调节缓存子单元与解压缩后的预置图符元素之间的速度匹配关系，并根据映射关系将预置图符元素存储至缓存子单元，用于LCD显示。

本实施所说的映射关系为：行-列像素坐标映射。在图片资源库存储器中，图片数据线性存储即按照行排列的方式，紧密存储在一段连续的地址空间中，在进行预置图符元素拷贝时，如图6所示，需按照行-列像素坐标进行映射，映射后的存储空间不完全连续。转换流程如图7所示。

本实施例中的解压缩流水线处理子单元采用反RLE解压缩操作对所述预置图符元素进行解压缩操作。具体地，如图8所示：

解压缩前的数据中，当标识码为“0”时，标识码后的数据均为像素值，无需解压缩处理可直接被送往第三图层缓存子单元缓存。解压缩前的数据中，当标识码为“1”时，表明其后的数据是经过RLE算法压缩处理后的数据，数据可进一步细分为像素值重复次数和像素值。像素值重复次数与其后的像素值成组使用。典型解压缩流程如下：

典型的压缩数据包：“1”-“3A”-“5B”-“2C”。

第一步：判定标识码为“1”，需要启动解压缩操作。

第二步：“3A”被解压缩为“AAA”；“5B”被解压缩为“BBBBB”；“2C”被解压缩为“CC”。

最终生成的数据为“AAABBBBBCC”。

本实施例中的反RLE解压缩采取流水线技术进行加速处理，如图9所示。

Buffer数据存取访问硬件功能Fun子单元，外接有物理Buffer1、物理Buffer2Buffer以及LCD；数据存取访问硬件功能Fun子单元与物理Buffer1和物理Buffer2配合，实现“Buffer数据存取访问”和“图层融合”指令功能，并实现对LCD数据的周期性刷新。其中，物理Buffer1和物理Buffer2是两个相同的物理存储器。物理Buffer1和物理Buffer2均可用于“绘图图板”或“显存”，分时切换使用。“绘图图板”用于生成需要显示的图像；“显存”用于存储LCD显示需要的数据。

Buffer数据存取访问硬件功能Fun提供的图层融合功能，实现途径为：通过图层数据总线，将第一图层缓存、第二图层缓存以及第三图层缓存数据拷贝至物理Buffer1或物理Buffer2中指定的位置构成最终可送LCD显示的图像数据。

Buffer数据存取访问硬件功能Fun提供对物理Buffer1和物理Buffer2数据存取访问的时序驱动。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。