具体实施方式

本发明总体上涉及集成电路器件，并且更具体地涉及用于集成电路器件的隔离结构，诸如用于高压绝缘体上硅器件的深沟槽隔离结构。

以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，为了便于本发明描述一个部件与另一部件的关系，使用空间相对术语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等及其衍生词(例如，“水平地”、“向下地”、“向上地”等)。空间相对术语旨在涵盖包括部件的器件的不同取向。此外，当用“约”、“近似”等来描述数值或数值范围时，考虑如本领域的普通技术人员所理解的在制造期间固有地出现的变化，该术语旨在涵盖合理范围内的数值。例如，基于与制造具有与该数值相关联的特性的部件相关联的已知制造公差，数值或数值范围涵盖包括所描述的数值的合理范围，诸如在所描述的数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.5nm到5.5nm的尺寸范围，其中与沉积材料层相关联的制造公差被本领域的普通技术人员已知为+/-10％。更进一步地，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。

串扰由同一衬底上的集成电路(IC)器件和/或IC组件之间的电容耦接、电感耦接和/或导电耦接引起。已经采用绝缘体上半导体(SOI)技术以改善IC器件和/或IC组件之间的隔离并且抑制IC器件和/或IC组件之间的串扰。在SOI技术中，IC器件制造在半导体-绝缘体-半导体衬底上，诸如硅层-氧化物层-硅层衬底，而不是体半导体衬底。附加隔离结构(诸如浅沟槽隔离结构(STI)和/或深沟槽隔离结构(DTI))通常进一步结合到SOI衬底中，以进一步改善隔离并且抑制串扰。图1描绘了根据本发明的各个方面的可以集成到SOI衬底中的三个不同多晶硅DTI的部分或整体的制造的局部截面图。在图1中，每个多晶硅DTI的制造开始于接收SOI衬底10(包括例如设置在半导体层14和半导体层16之间的绝缘体层12)并且在SOI衬底10上方形成图案化层20，其中图案化层20中具有暴露SOI衬底10的部分的开口。图案化层20可以包括衬垫层和掩模层，其中衬垫层设置在半导体层14上，并且掩模层设置在衬垫层上。在一些实施例中，衬垫层包括硅和氧，并且掩模层包括硅和氮。例如，衬垫层为通过热氧化和/或其他合适的工艺形成的氧化硅层，并且掩模层为通过化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、热氮化(例如，硅的热氮化)、其他合适的工艺或它们的组合形成的氮化硅层或氮氧化硅层。在一些实施例中，衬垫层包括可以促进SOI衬底105和掩模层之间的粘附并且可以在去除掩模层时进一步用作蚀刻停止层的材料。本发明预期用于形成衬垫层和/或掩模层的其他材料和/或方法。

通过执行光刻工艺以在图案化层20上方形成图案化的光刻胶层并且执行蚀刻工艺以将形成在图案化的光刻胶层中的图案转印至图案化层20，在掩模层和衬垫层中形成开口。光刻工艺可以包括在掩模层上形成光刻胶层(例如通过旋涂)，执行曝光前烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺以及执行显影工艺。在曝光工艺期间，将光刻胶层暴露于辐射能量(诸如紫外(UV)光、深紫外(DUV)光或极紫外(EUV)光)，其中取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、透射和/或反射辐射至光刻胶层，使得图像被投射到与掩模图案对应的光刻胶层上。由于光刻胶层对辐射能量敏感，光刻胶层的曝光部分发生化学变化，并且取决于光刻胶层的特性和显影工艺中使用的显影液的特性，光刻胶层的曝光(或未曝光)部分在显影工艺期间溶解。在显影之后，图案化的光刻胶层包括与掩模对应的光刻胶图案。蚀刻工艺将图案化的光刻胶层用作蚀刻掩模，以去除掩模层和衬垫层的部分，从而形成延伸穿过图案化层20的开口。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在蚀刻工艺之后，可以例如通过光刻胶剥离工艺去除图案化的光刻胶层。可选地，曝光工艺可以采用无掩模光刻、电子束写入和/或离子束写入。

然后使用图案化层20作为蚀刻掩模执行隔离沟槽蚀刻工艺以在SOI衬底10中形成隔离沟槽30。通过隔离沟槽蚀刻工艺去除由图案化层20中的开口暴露的SOI衬底10的部分，使得隔离沟槽30延伸穿过半导体层14和绝缘体层12以暴露半导体层16。隔离沟槽30具有由半导体层14和绝缘体层12形成的侧壁32、由半导体层14和绝缘体层12形成的侧壁34以及由半导体层16形成的底部36。在图1中，隔离沟槽蚀刻工艺稍微蚀刻半导体层16，使得底部36由半导体层16的凹进的弯曲表面形成，该凹进的弯曲表面在半导体层16的最顶部表面38下方延伸。隔离沟槽30是高高宽比沟槽，高高宽比沟槽通常是指一个尺寸明显大于另一尺寸的沟槽。例如，隔离沟槽30具有沿着z方向限定的深度和沿着x方向限定的宽度w，其中深度d明显大于宽度w。在一些实施例中，深度d与宽度w的比率大于约5。隔离沟槽蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。

然后继续制造，在SOI衬底10和图案化层20上方沉积氧化物层40，其中氧化物层40部分地填充隔离沟槽30。在沉积之后，氧化物层40覆盖图案化层20并且进一步覆盖隔离沟槽30的侧壁32、侧壁34和底部36。然后执行蚀刻工艺，从隔离沟槽30的底部36去除氧化物层40。在蚀刻工艺之后，氧化物层40覆盖隔离沟槽30的侧壁32和侧壁34，但不覆盖隔离沟槽30的底部36的部分。实施用于形成氧化物层40的任何合适的沉积工艺，诸如CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、快速热CVD(RTCVD)、PECVD、等离子体增强ALD(PEALD)、LPCVD、原子层CVD(ALCVD)、大气压CVD(APCVD)、其他合适的方法或它们的组合。在所描绘的实施例中，通过高高宽比沉积工艺(HARP)(诸如HDPCVD)形成氧化物层40。HARP通常是指能够充分填充高高宽比结构(诸如高高宽比沟槽，诸如隔离沟槽30)的沉积工艺。蚀刻工艺是各向异性蚀刻工艺，通常是指在不同的方向上具有不同蚀刻速率的蚀刻工艺，使得蚀刻工艺在特定方向上去除材料，诸如基本上在一个方向上。例如，蚀刻具有大于水平蚀刻速率的垂直蚀刻速率(在一些实施例中，水平蚀刻速率等于零)。因此，各向异性蚀刻工艺基本上在垂直方向(此处为z方向)上去除材料，而在水平方向(此处为x方向和/或y方向)上最少(或不)去除材料。在这样的实施例中，各向异性蚀刻不去除或最少去除覆盖隔离沟槽30的侧壁32和侧壁34的氧化物层40，并且可以部分或完全地去除覆盖图案化层20的氧化物层40。在一些实施例中，诸如图1中所描绘的，通过各向异性蚀刻工艺稍微减小隔离沟槽30的上部拐角处的氧化物层40的厚度。在一些实施例中，通过各向异性蚀刻工艺减小覆盖图案化层20的氧化物层40的厚度。各向异性蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是干蚀刻工艺，诸如反应离子蚀刻(RIE)工艺。

然后制造可以继续进行工艺A以形成多晶硅DTI 50A，进行工艺B以形成多晶硅DTI50B，或进行工艺C以形成多晶硅DTI 50C。工艺A包括在氧化物层40上沉积多晶硅层52A以填充隔离沟槽30的剩余部分并且执行平坦化工艺以去除设置在氧化物层40上的多晶硅层52A的部分，使得多晶硅层52A的顶面和氧化物层40的顶面基本上是平面的。然后执行平坦化工艺(或继续平坦化工艺)以去除设置在图案化层20上方的氧化物层40的部分，使得多晶硅层52A的顶面、氧化物层40的顶面和图案化层20的顶面基本上是平坦的。此后，从SOI衬底10上方去除图案化层20。因此，多晶硅DTI 50A具有氧化物侧壁40-1(即，沿着隔离沟槽30的侧壁32设置的氧化物层40的剩余部分)、氧化物侧壁40-2(即，沿着隔离沟槽30的侧壁34设置的氧化物层的剩余部分)以及设置在氧化物侧壁40-1和氧化物侧壁40-2之间的多晶硅层52A。多晶硅层52A与SOI衬底10的半导体层16物理接触。多晶硅层52A包括多晶硅，也称为多结晶硅或多晶体硅。多晶硅通常包括由晶界分隔开的多个硅晶粒(晶体)(即单晶硅晶粒，可以随机取向，并且具有不同的晶体取向)。

在工艺A中，多晶硅层52A通过非选择性沉积工艺形成，非选择性沉积工艺通常是指在各种表面上方不加选择地形成材料的沉积工艺，诸如介电表面、半导体表面和金属表面。例如，多晶硅层52A通过CVD、HDPCVD、LPCVD、RTCVD或ALD形成。由于隔离沟槽30的高高宽比(以及因此隔离沟槽30的窄宽度)，通过非选择性沉积工艺形成的多晶硅材料可以在完全填充隔离沟槽之前填充或关闭(夹断)隔离沟槽30的顶部，产生具有缝隙(空隙)54A的多晶硅层52A，缝隙(空隙)54A在沉积之后垂直穿过多晶硅层52A的中心行进。在后续处理期间，诸如与在SOI衬底10上制造IC器件(例如晶体管)相关联的处理期间，多晶硅DTI 50A(以及因此多晶硅层52A)可以暴露于各种高温工艺，诸如高温退火工艺。高温(例如，高于约1000℃的温度)可以引起多晶硅层52A的硅晶粒的热迁移、生长和/或再结晶，从而改变多晶硅层52A的晶粒结构。例如，在图1中，多晶硅层52A的晶粒结构在后续处理期间发生变化，产生具有空隙56A、空隙56B和空隙56C的多晶硅层52A。空隙56A、空隙56B和/或空隙56B可以具有约0.3μm至约0.5μm的尺寸(例如，宽度、长度或高度)。空隙56A-56C会导致由多晶硅DTI 50A隔离的IC器件表现出比由多晶硅DTI(具有没有这种空隙的多晶硅层)隔离的IC器件更高的电阻。由多晶硅DTI 50A隔离的IC器件因此可以表现出增加的电阻-电容(RC)延迟和降低的器件可靠性。在一些实施例中，可以在多晶硅DTI 50A的顶部处形成空隙并且在后续处理期间用金属填充该空隙，这会降低IC器件的可靠性和/或导致电短路。

将诸如硼的掺杂剂引入到非选择性沉积的多晶硅层中可以降低电阻并且使多晶硅DTI中的空隙的影响最小化。例如，工艺B类似于工艺A，除了工艺B在非选择性沉积工艺期间将掺杂剂引入多晶硅材料中，诸如p型掺杂剂(例如，硼、铟、其他p型掺杂剂或它们的组合)、n型掺杂剂(例如磷、砷、其他n型掺杂剂或它们的组合)或它们的组合。在图1中，工艺B将硼引入多晶硅材料中，从而形成硼掺杂的多晶硅层52B。多晶硅DTI50B因此具有氧化物侧壁40-1、氧化物侧壁40-2和设置在氧化物侧壁40-1与氧化物侧壁40-2之间的硼掺杂的多晶硅层52B。由于隔离沟槽30的高高宽比和随后的高温处理，多晶硅DTI 50B还包括缝隙54B和空隙56D-56F，分别类似于多晶硅DTI 50A的缝隙54A和空隙56A-56C。将掺杂剂掺入多晶硅DTI 50B(即硼掺杂的多晶硅层52B)可以抵消或最小化由空隙56D-56F引起的电阻增加。在一些实施例中，由多晶硅DTI 50B隔离的IC器件表现出比由多晶硅DTI 50A隔离的IC器件更小的电阻。在一些实施例中，与没有掺杂硼的多晶硅DTI相比，将硼掺入多晶硅DTI可以将电阻降低多达三倍。然而，如图1所示，在后续处理期间硼掺杂剂脱气(向外扩散)到环境和/或非预期层中也会不期望地改变IC器件特性。

工艺C可以降低电阻并且最小化多晶硅DTI中的空隙的影响，同时也最小化掺杂剂脱气。工艺C类似于工艺A和工艺B，除了工艺C在氧化物层40上方沉积硼掺杂的多晶硅层52C，其中硼掺杂的多晶硅层52C部分地填充隔离沟槽30，然后在硼掺杂的多晶硅层52C上方沉积多晶硅层52D，其中多晶硅层52D填充隔离沟槽30的剩余部分。硼掺杂的多晶硅层52C和多晶硅层52D通过诸如上述的非选择性沉积工艺形成。多晶硅DTI 50C因此具有氧化物侧壁40-1、氧化物侧壁40-2和设置在氧化物侧壁40-1与氧化物侧壁40-2之间的双层多晶硅层(即，硼掺杂的多晶硅层52C和多晶硅层52D)。硼掺杂的多晶硅层52C将多晶硅层52D与氧化物侧壁40-1、氧化物侧壁40-2和半导体层16分隔开。在图1中，硼掺杂的多晶硅层52C和多晶硅层52D在x-z平面中具有基本上u形的轮廓。由于隔离沟槽30的高高宽比和随后的高温处理，多晶硅DTI 50C还包括缝隙54C和空隙56G-56I，分别类似于多晶硅DTI 50A、50B的缝隙54A、54B和空隙56A-56C、56D-56F。将掺杂剂掺入多晶硅DTI 50C(即硼掺杂的多晶硅层52C)可以抵消或最小化由空隙56G-56I引起的电阻增加，使得由多晶硅DTI 50C隔离的IC器件比由多晶硅DTI 50A隔离的IC器件具有更低的电阻。与多晶硅DTI 50B相比，多晶硅DTI 50C的双层多晶硅层还可以表现出更少的掺杂剂脱气。然而，如图1所示，在后续处理期间，硼掺杂剂的一些脱气(向外扩散)到环境和/或非预期层中仍然发生，并且会不期望地改变IC器件特性。

本发明提出了含硅DTI，它解决了由多晶硅DTI 50A-50C引起的空隙问题和脱气问题。转到图2，图2描绘了根据本发明的各个方面的可集成到SOI衬底中的含硅DTI 60的部分或整体的制造的局部截面图。在图2中，含硅DTI 60的制造开始类似于多晶硅DTI 50A-50C的制造。例如，制造包括在SOI衬底10上方形成图案化层20，在SOI衬底10中形成隔离沟槽30，在SOI衬底10和图案化层20上方沉积氧化物层40(其中氧化物层40沿着隔离沟槽30的侧壁和底部设置，并且氧化物层40部分地填充隔离沟槽30)，并且诸如上述从隔离沟槽30的底部36去除氧化物层40。与多晶硅DTI 50A-50C的制造相反，含硅DTI 60的制造根据工艺D进行，其中在工艺室中接收具有隔离沟槽30的SOI衬底10，并且在隔离沟槽30中形成硅层62。硅层62包括单晶硅，也称为单晶体硅或晶体硅。单晶硅通常包括具有一个晶向并且没有晶界的单一、连续的硅晶体，而多晶硅通常是指由晶界分隔开的多个硅晶体(晶粒)(即单晶硅晶粒，可以随机取向，并且具有不同的晶体取向)。在一些实施例中，硅层62包括本征晶体硅，它通常是指未掺杂或无意掺杂(UID)硅。在这样的实施例中，硅层62基本上不含掺杂剂。在一些实施例中，硅层62包括掺杂有p型掺杂剂(例如，硼、铟、其他p型掺杂剂或它们的组合)、n型掺杂剂(例如，磷、砷、其他n型掺杂剂或它们的组合)或它们的组合的晶体硅。例如，硅层62可以包括掺杂有硼的晶体硅。在一些实施例中，硅层62是硼掺杂剂浓度为约1×10¹⁴掺杂剂/cm³(cm^-3)至约5×10²⁰cm^-3的硼掺杂的硅层。在一些实施例中，诸如硼浓度的掺杂剂浓度沿着硅层62的厚度基本相同。在一些实施例中，硅层62具有梯度掺杂剂浓度，梯度掺杂剂浓度可以沿着硅层62的厚度逐渐增大或减小。在一些实施例中，硅层62包括具有不同掺杂剂浓度的离散部分，诸如具有第一掺杂剂浓度的第一硅部分和具有不同于第一掺杂剂浓度的第二掺杂剂浓度的第二硅部分。应该注意，无论是由本征晶体硅还是掺杂晶体硅构成的硅层62都可以包括晶体缺陷，诸如位错(例如，单晶硅的硅原子的有序排列中的不规则和/或破坏)。硅层62的厚度小于隔离沟槽30的深度。在一些实施例中，硅层62的厚度小于半导体层14和绝缘体层12的厚度之和，使得硅层62的顶面在SOI衬底10的顶面下方(例如，在半导体层14的顶面下方)。在一些实施例中，硅层62的厚度为约6μm至约9μm。

硅层62通过选择性的、自底向上沉积工艺形成。自底向上沉积工艺通常是指从底部到顶部填充开口的沉积工艺(即，自底向上填充隔离沟槽30)。选择性的自底向上沉积工艺避免了在完全填充隔离沟槽30之前无意填充隔离沟槽30的顶部，并且因此避免了分别在多晶硅DTI 50A-50C中导致缝隙54A-54C的夹断问题。例如，在图2中，硅层62是无缝隙的。自底向上沉积工艺是硅选择性外延生长(SEG)工艺，该工艺选择性地从半导体表面(例如，SOI衬底10的半导体层16)沉积(生长)硅，同时限制(或防止)硅从介电表面和/或非半导体表面(例如，氧化物层40)的生长。例如，硅从半导体层16生长但不从氧化物层40生长，使得硅层62填充隔离沟槽30的底部的剩余部分，而不覆盖氧化物层40的顶面和/或图案化层20的顶面。在一些实施例中，SEG工艺是将含硅前体和载气引入工艺室的选择性CVD工艺，其中含硅前体与SOI衬底10和氧化物层40相互作用以形成硅层62。含硅前体包括硅烷(SiH₄)、乙硅烷(Si₂H₆)、二氯硅烷(SiH₂Cl₂)(DCS)、三氯硅烷(SiHCl₃)、四氯化硅(SiCl₄)、其他合适的含硅前体或它们的组合。载气可以是惰性气体，诸如含氢气体(例如H₂)、含氩气体(例如Ar)、含氦气体(例如He)、含氮气体(例如，N₂)、含氙气体、其他合适的惰性气体或它们的组合。在所描绘的实施例中，SOI衬底10和氧化物层40暴露于包括DCS(含硅前体)和H₂(载气)的沉积混合物。虽然可以调整(调节)选择性CVD工艺的各种参数以确保含硅前体选择性地从半导体层16成核和生长和/或从半导体层16比从氧化物层40更快地成核和生长，但是一些硅材料可以在氧化物层40上成核和生长。为了防止或限制这种生长，选择性CVD工艺进一步将含蚀刻剂前体引入工艺室中，该前体可以与SOI衬底10、氧化物层40和/或沉积在SOI衬底10和/或氧化物层40上的硅材料相互作用。含蚀刻剂前体包括氯气(Cl₂)、氯化氢(HCl)、可以实现期望的硅生长选择性的其他含蚀刻剂前体或它们的组合。因为与在半导体层16上和从半导体层16上的硅材料的生长(这可能是连续的和合并的)相比，在氧化物层40上和从氧化物层40上的硅材料的生长在很大程度上是不连续和离散的，所以含蚀刻剂前体可以比从半导体层16去除硅材料更快地从氧化物层40去除任何硅材料。因此，选择性CVD工艺同时沉积和蚀刻硅材料，但是配置为具有大于蚀刻速率的沉积速率以确保硅材料的净沉积。在一些实施例中，含蚀刻剂前体防止氧化物层40上的硅材料的任何成核。在所描绘的实施例中，沉积混合物还包括HCl，HCl可以蚀刻在氧化物层40上成核的硅材料和/或防止硅材料在氧化物层40上成核，从而去除和/或防止氧化物层40上的硅材料的生长。在一些实施例中，选择性CVD工艺进一步将含掺杂剂前体引入工艺室，含掺杂剂前体可以与SOI衬底10、氧化物层40和/或沉积在SOI衬底10和/或氧化物层40上方的硅材料相互作用。含掺杂剂前体包括硼(例如，B₂H₆)、磷(例如，PH₃)、砷(例如，AsH₃)、其他合适的掺杂剂或它们的组合。例如，沉积混合物还可以包括B₂H₆，B₂H₆促进硅层62的原位硼掺杂。

通过调整(调节)选择性CVD工艺的各种参数来实现目标硅生长(沉积)速率和/或硅生长选择性，诸如含硅前体流量、载气流量、含蚀刻剂前体流量、含掺杂剂前体流量、温度、压力、其他选择性CVD工艺参数或它们的组合。在一些实施例中，选择性CVD工艺包括将SOI衬底10加热至约800℃至约1050℃的温度。在一些实施例中，在选择性CVD工艺期间保持在工艺室中的压力为约10托至约100托。在一些实施例中，选择性CVD工艺是LPCVD工艺，其中工艺室中保持的压力小于约50托。在一些实施例中，选择性CVD工艺的持续时间为约5分钟至约20分钟。在一些实施例中，调节选择性CVD工艺的参数以实现至少1μm/分钟的硅生长速率(即，硅生长速率≥1μm/分钟)。在一些实施例中，含硅前体(诸如DCS)的流量为约50标准立方厘米每分钟(sccm)至约200sccm。在一些实施例中，诸如H₂的载气的流量为约10000sccm至约40000sccm。在一些实施例中，含蚀刻剂前体(诸如HCl)的流量为约200sccm至约500sccm。在一些实施例中，含掺杂剂前体(诸如B₂H₆)的流量为约0.01sccm至约1sccm。在一些实施例中，控制含掺杂剂前体的流量以在硅层62中实现不同的掺杂剂浓度轮廓，诸如沿着硅层62的厚度的基本上均匀的掺杂剂轮廓、沿着硅层62的厚度的梯度掺杂剂轮廓(即，掺杂剂增加或减少)和/或硅层62的离散掺杂部分(例如，轻掺杂硅部分和重掺杂硅部分)。在晶圆上同时形成多个DTI的实施例中，隔离沟槽中形成的硅层的厚度可以取决于隔离沟槽在晶圆上的位置而变化。例如，在位于晶圆的中心处的隔离沟槽中形成的硅层的第一厚度可以大于在位于晶圆的边缘处的隔离沟槽中形成的硅层的第二厚度。因此，本发明进一步预期调节选择性CVD工艺以最小化形成在晶圆上的隔离沟槽中的硅层厚度的变化，从而提高厚度均匀性。在一些实施例中，调节在选择性CVD工艺期间采用的功率/温度比率以改进形成在晶圆上的隔离沟槽中的硅层的厚度均匀性。例如，相对于边缘功率/温度调整中心功率/温度以提高厚度均匀性。在一些实施例中，将中心功率/温度相对于边缘功率/温度减小约5％实现小于约20％的中心到边缘的厚度均匀性。例如，当中心功率/温度比边缘功率/温度小约5％时，第一厚度和第二厚度之间的差异小于约20％。

在一些实施例中，调节控制硅材料的沉积(生长)速率的含硅前体(D)的流量和控制硅材料的蚀刻速率的含蚀刻剂前体(E)的流量以增强硅层62的生长动力学。例如，调节含蚀刻剂前体和含硅前体的比率(E/D比率)以最小化选择性损失并且防止(或最小化)缺陷。在一些实施例中，缺陷是在选择性CVD工艺期间形成在氧化物层40上的硅核(即，硅材料和/或颗粒)。由于缺陷密度与E/D比率成反比(例如，缺陷密度随着E/D比率增大而减小)，可以增大含蚀刻剂前体(例如，HCl)的流量以最小化选择性损失和/或将缺陷密度限制在可接受的水平。例如，图3提供了将对数缺陷密度与E/D比率相关联的对数线性图70，其中E/D比率沿着x轴表示，对数缺陷水平(以每平方厘米(cm²)晶圆面积的缺陷的log-10表示)沿着y轴表示，并且缺陷密度的容许水平由线72表示。在所描绘的实施例中，缺陷密度的容许水平小于或等于约100(即，小于或等于每平方厘米晶圆约10个缺陷)。在一些实施例中，线72之上的缺陷密度表示选择性CVD工艺中的选择性损失，这意味着不仅在沟槽区域中(即，在隔离沟槽30中的半导体层16上)而且在非沟槽区域(即，在氧化物层40的顶面上)中形成硅材料，而线72下方的缺陷密度表示在选择性CVD工艺中没有选择性，这意味着硅材料仅在沟槽区域中形成，而不在非沟槽区域中形成。在图3中，线74a和线74b表示作为用于第一硅沟槽开口比率(即，沟槽面积与总晶圆面积的比率)和第二硅沟槽开口比率的E/D比率的函数的对数缺陷密度，其中第一硅沟槽开口比率大于第二硅沟槽开口比率。线74a、74b表示当E/D比率大于约5时，缺陷密度随着E/D比率的增大而减小，并且缺陷密度达到容许水平。线74a、74b还表示实现缺陷密度的容许水平随着硅沟槽开口比率的减小而增大所需的E/D比率。因此，在选择性CVD工艺中，含蚀刻剂前体的流量可以相对于含硅前体的流量增大，以增大E/D比率并且优化选择性(即，消除或最小化选择性损失并且确保从半导体层16而不是从氧化物层40的硅材料生长)并且最小化缺陷，但不能增加到导致净蚀刻效应的水平。在图2中的一些实施例中，选择性CVD工艺的E/D比率为约5至约10(换句话说，5≤E/D比率≤10)。小于5的E/D比率可能导致硅选择性损失和/或不可接受的缺陷密度水平，而大于10的E/D比率可能导致从半导体层16的硅生长不足(因此隔离沟槽30的填充不足)和/或从半导体表面(诸如半导体层16)的硅材料的不想要的蚀刻。在一些实施例中，代替或除了增大E/D比率，可以通过降低选择性CVD工艺的温度和压力来实现减小缺陷密度和选择性损失。在一些实施例中，将SOI衬底10加热至约800℃至1050℃的温度并且维持约10托至约100托的工艺室中的压力可以实现至少1μm/分钟的硅生长速率，并且防止缺陷密度水平上升到10个缺陷/cm²以上。

氧化物层40的表面上的缺陷(例如，原生氧化物或其他污染物)可以用作成核位点，在硅SEG工艺期间，硅材料可以从该成核位点不期望地生长。在一些实施例中，在硅SEG工艺之前执行清洁工艺以从氧化物层40和/或半导体层16去除缺陷，诸如氧化物层40和/或半导体层16上的任何原生氧化物、污染物和/或其他缺陷。清洁工艺是在包含蚀刻剂的环境中执行的烘烤工艺，其中在烘烤工艺期间从氧化物层40和/或半导体层16去除(蚀刻)缺陷。例如，清洁工艺可以包括将SOI衬底10加热到清洁温度并且将含蚀刻剂前体和载气引入工艺室中。含蚀刻剂前体包括Cl₂、HCl、可以去除缺陷的其他含蚀刻剂前体或它们的组合。载气包括惰性气体，诸如含氢气体、含氩气体、含氦气体、含氮气体、含氙气体、其他合适的惰性气体或它们的组合。在所描绘的实施例中，在形成硅层62之前，对氧化物层40执行基于氯的烘烤前工艺，诸如HCl烘烤前工艺，以去除(清洁)氧化物层40上的表面成核位点。减少氧化物层40上的表面成核位点可以降低与形成硅层62相关联的缺陷密度。

然后工艺D继续在硅层62和氧化物层40上方形成多晶硅层64，其中多晶硅层64填充隔离沟槽30的剩余上部。多晶硅层64包括多晶硅，诸如本文所述。多晶硅层64未掺杂或无意掺杂(即，多晶硅层64基本上不含掺杂剂，特别是基本上不含硼掺杂剂)。在一些实施例中，多晶硅层64包括掺杂有p型掺杂剂、n型掺杂剂或它们的组合的多晶硅，但是将形成含硅DTI 60的最顶部表面的多晶硅层的区域基本上不含掺杂剂。例如，多晶硅层64可以包括未掺杂的多晶硅部分和掺杂的多晶硅部分，其中未掺杂的多晶硅部分位于多晶硅层64的形成含硅DTI 60的最顶部表面的区域处。在一些实施例中，掺杂的多晶硅部分包括硼掺杂的多晶硅。在一些实施例中，硼掺杂的多晶硅部分具有约1×10¹⁵cm^-3至约5×10²⁰cm^-3的硼掺杂剂浓度。在一些实施例中，多晶硅层64具有从硅层62和多晶硅层64之间的界面处的第一硼浓度减小到多晶硅层64的顶面处的第二硼浓度的梯度硼浓度。在一些实施例中，梯度硼浓度从约5x10²⁰cm^-3减小到约1×10¹⁷cm^-3。多晶硅层64的厚度小于硅层62的厚度并且足以填充隔离沟槽30的剩余部分。在形成硅层62期间发生的任何选择性损失可能导致在氧化物层40上形成颗粒(例如，硅颗粒)。在一些实施例中，这些颗粒非常大，例如，具有大至5μm至7μm的尺寸。为了防止这些颗粒在随后的平坦化工艺期间划伤晶圆表面，多晶硅层64的厚度足以覆盖并且抑制这些颗粒的移动。例如，多晶硅层64的厚度为约0.5μm至约3μm以确保覆盖在硅层62的沉积期间形成的任何颗粒/污染物。

多晶硅层64通过非选择性、毯式沉积工艺形成，非选择性、毯式沉积工艺通常是指在各个表面上方不加选择地形成材料的沉积工艺，诸如介电表面、半导体表面和金属表面。例如，多晶硅层64覆盖(毯式)所有暴露表面，诸如氧化物层40的顶面和硅层62的顶面。在一些实施例中，非选择性、毯式沉积工艺是毯式CVD工艺，毯式CVD工艺将含硅前体和载气引入工艺室，其中含硅前体与氧化物层40和硅层62相互作用以沉积形成多晶硅层64的多晶硅材料。毯式CVD工艺不将含蚀刻剂前体(诸如HCl)引入工艺室。含硅前体包括SiH₄、Si₂H₆、DCS、SiHCl₃、SiCl₄、其他合适的含硅前体或它们的组合。载气可以是惰性气体，诸如含氢气体、含氩气体、含氦气体、含氮气体、含氙气体、其他合适的惰性气体或它们的组合。在所描绘的实施例中，氧化物层40和硅层62暴露于包括DCS(含硅前体)和H₂(载气)的沉积混合物。在一些实施例中，毯式CVD工艺进一步将含掺杂剂前体引入工艺室中，含掺杂剂前体可以与氧化物层40、硅层62和/或沉积的多晶硅材料相互作用。含掺杂剂前体包括硼、磷、砷、其他合适的掺杂剂或它们的组合。例如，沉积混合物还可以包括B₂H₆，B₂H₆促进多晶硅层64的原位硼掺杂。

非选择性、毯式沉积工艺的各种参数，诸如含硅前体流量、载气流量、含掺杂剂前体流量、温度、压力、其他选择性CVD工艺参数或它们的组合。在一些实施例中，毯式CVD工艺包括将SOI衬底10加热至约650℃至约1000℃的温度。在一些实施例中，在毯式CVD工艺期间保持在工艺室中的压力为约10托至约100托。在一些实施例中，选择性CVD工艺的持续时间为约20分钟至约50分钟。在一些实施例中，调节毯式CVD工艺的参数以实现至少0.1μm/分钟的多晶硅生长速率(即，多晶硅生长速率≥2μm/分钟)。在一些实施例中，含硅前体(诸如DCS)的流量为约50sccm至约300sccm。在一些实施例中，诸如H₂的载气的流量为约10000sccm至约40000sccm。在一些实施例中，含掺杂剂前体(诸如B₂H₆)的流量为约0.01sccm至约1.0sccm。在一些实施例中，控制含掺杂剂前体的流量以实现多晶硅层64的无掺杂剂部分，诸如将形成含硅DTI 60的顶面(或区域)的多晶硅层64的部分。在一些实施例中，控制含掺杂剂前体的流量以在多晶硅层64中实现梯度掺杂剂浓度。例如，含掺杂剂前体的流量随着多晶硅层64的厚度增大而减小。在一些实施例中，在多晶硅层64达到目标厚度之前停止含掺杂剂前体的流量。

此后，执行诸如CMP的平坦化工艺以从SOI衬底10的顶面上方去除多晶硅层64的部分、氧化物层40的部分和图案化层20。多晶硅层64的剩余部分形成含硅DTI 60的多晶硅覆盖层64’，并且氧化物层40的剩余部分形成含硅DTI 60的氧化物侧壁40-1和氧化物侧壁40-2。多晶硅覆盖层64’的至少顶面(或顶部区域)基本上不含掺杂剂，使得多晶硅覆盖层64’可以用作密封层或阻挡层，密封层或阻挡层防止掺杂剂(诸如硼)在后续处理期间脱气。例如，多晶硅覆盖层64’覆盖含硅DTI 60的任何含掺杂剂部分，使得含硅DTI 60没有暴露的含掺杂剂部分，诸如含硼部分，如多晶硅DTI 50A-50C。在一些实施例中，多晶硅覆盖层64’的顶面和SOI衬底10的顶面在平坦化工艺之后基本上是平坦的。在一些实施例中，平坦化工艺包括多个步骤，诸如在氧化物层40处停止的第一平坦化、在图案化层20处停止的第二平坦化和/或在SOI衬底10的顶面处停止的第三平坦化。在这样的实施例中，第一平坦化可以形成多晶硅覆盖层64’，而第二平坦化和第三平坦化可以减小多晶硅覆盖层64’的厚度。

因此，含硅DTI 60具有氧化物侧壁40-1、氧化物侧壁40-2和设置在氧化物侧壁40-1和氧化物侧壁40-2之间的双层含硅层(即，硅层62和多晶硅覆盖层64’)。含硅DTI 60比多晶硅DTI(诸如多晶硅DTI 50A–50C)提供多种优势。例如，与用于制造多晶硅DTI 50A-50C的工艺相比，用于制造含硅DTI 60的工艺表现出更好的间隙填充特性，特别是对于高高宽比隔离沟槽。因此，含硅DTI 60可以制造成没有缝隙(或空隙)，这导致由无缝隙的含硅DTI 60隔离的IC器件与由多晶硅DTI 50A–50C隔离的IC器件相比表现出更低的电阻，从而提高了器件可靠性。即使含硅DTI 60中具有空隙(可能由小缝隙引起)，这种空隙也明显小于多晶硅DTI 50A-50C中存在的空隙56A-56I，并且仍然提供表现出更低电阻和改进的器件可靠性的IC器件。在另一示例中，含硅DTI 60可以掺入掺杂剂，诸如硼，以降低IC器件的电阻，但在高温热工艺期间不会表现出脱气。特别地，多晶硅覆盖层64’防止掺杂剂在后续处理(诸如与制造IC器件相关联的处理)期间脱气。防止掺杂剂脱气减少掺杂剂污染。在一些实施例中，多晶硅覆盖层64’防止在用于制造高压IC器件的高温退火工艺期间脱气，诸如将晶圆暴露于高于约1000℃的温度以驱入掺杂剂并且在SOI衬底中形成n阱和/或p阱的退火工艺。在一些实施例中，多晶硅覆盖层64’防止在栅极形成(诸如栅极电介质形成)期间脱气。在又一示例中，在形成硅层62之后形成多晶硅层64减少(并且在一些实施例中，消除)其中结合含硅DTI 60的晶圆的晶圆表面的划伤，从而防止在后续处理期间的晶圆损坏。特别地，因为多晶硅层64覆盖可能由于在硅层62的形成期间发生的选择性损失而在氧化物层40上形成的任何颗粒(例如，硅颗粒)，所以多晶硅层64防止这些颗粒在随后的平坦化工艺期间自由移动，从而防止(或限制)颗粒在平坦化工艺期间划伤晶圆表面和/或对晶圆表面造成其他损坏。不同的实施例可以具有不同的优点，并且没有特别的优点是任何实施例都需要的。

硅层62和多晶硅层64“原位”形成在隔离沟槽30中。例如，选择性CVD工艺和毯式CVD工艺在同一工艺室中执行，诸如CVD工具的工艺室，使得晶圆(例如，SOI衬底10和在其上制造的各种层和/或部件)保持在真空条件下。因此，“原位”通常也指对晶圆执行各种工艺而不将晶圆暴露于外部环境(例如，IC处理系统的外部)，诸如氧气。因此，执行选择性CVD和毯式CVD工艺可以最小化(或消除)在处理期间暴露于氧气和/或其他外部环境。在一些实施例中，清洁工艺也与选择性CVD工艺和毯式CVD工艺一起原位执行。在一些实施例中，在形成硅层62和多晶硅层64的各个阶段处执行净化工艺，诸如在执行选择性CVD工艺之前和毯式CVD工艺之前。净化工艺可以从工艺室中去除任何副产物。净化工艺将惰性气体引入工艺室以从工艺室去除任何副产物，惰性气体诸如含氢气体、含氮气体、含氩气体、含氦气体、其他合适的惰性气体或它们的组合。在一些实施例中，通过调整供应到工艺室的沉积混合物，处理从选择性CVD工艺进行到毯式CVD沉积工艺。例如，从沉积混合物中去除含蚀刻剂前体以从选择性CVD工艺切换到毯式CVD工艺。

图4A是根据本发明的各个方面的IC器件100的部分或整体的局部顶视图。图4B是根据本发明的各个方面的沿着图4A的线B-B截取的IC器件100的部分或整体的局部截面图。IC器件100具有绝缘体上半导体(SOI)衬底105和设置在SOI衬底105中的隔离部件110，其中隔离部件110围绕IC器件100的有源区域115。有源区域115(也称为OD区域)配置为用于晶体管并且可以称为晶体管区域。在一些实施例中，在有源区域115中的SOI衬底105上制造高压器件，诸如高压晶体管。高压器件在高压下运行，诸如在大于约100V的电压下运行的晶体管。用于制造高压器件的工艺通常包括高温热工艺，其中一些可能将高压器件暴露在高于约60℃的温度下。IC器件100包括下文和在此所述的隔离结构，隔离结构可以承受这种高温热固定翼并且提高高压器件(诸如高压晶体管)的性能、完整性和/或可靠性。在一些实施例中，为了清楚起见，简化了图4A和图4B以更好地理解本发明的发明构思。可以在IC器件100中添加附加部件，并且可以在IC器件100的其他实施例中替换、修改或消除下面描述的一些部件。

SOI衬底105包括半导体层120、绝缘体层122和半导体层124，其中绝缘体层122设置在半导体层120和半导体层124之间并且将半导体层120和半导体层124分隔开。绝缘体层122将半导体层120与半导体层124电隔离。半导体层120和半导体层124包括半导体材料，并且绝缘体层122包括介电材料。半导体材料可包括硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、其他合适的半导体材料或它们的组合。介电材料可包括硅、氧、氮、碳、其他合适的隔离成分或它们的组合。在所描绘的实施例中，半导体层120和半导体层124包括相同的半导体材料，诸如硅，并且绝缘体层122包括氧。在这样的实施例中，半导体层120、124可以称为硅层，绝缘体层122可以称为氧化物层，并且SOI衬底105可以称为绝缘体上硅衬底。在一些实施例中，半导体层120和半导体层124包括不同的半导体材料。在一些实施例中，SOI衬底105是绝缘体上硅锗(SGOI)衬底。在一些实施例中，SOI衬底105是绝缘体上锗(GOI)衬底。SOI衬底105可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造。取决于IC器件100的设计要求，SOI衬底105可以包括各种掺杂区域。例如，SOI衬底105可以包括p型掺杂区域(称为p阱)、n型掺杂区域(称为n阱)或它们的组合。n型掺杂区域掺杂有n型掺杂剂，诸如磷、砷、其他n型掺杂剂或它们的组合。p型掺杂区域掺杂有p型掺杂剂，诸如硼、铟、其他p型掺杂剂或它们的组合。在一些实施例中，SOI衬底105包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。

隔离部件110围绕有源区域115并且将有源区域115与IC器件100的其他有源区域和/或无源区域电隔离。在图4B中，隔离部件110设置在SOI衬底105中并且围绕有源区域115，使得隔离部件110可以称为隔离环。隔离部件110可以具有任何合适的配置并且可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、硅的局部氧化(LOCOS)结构、其他合适的隔离结构或它们的组合。在一些实施例中，STI结构的深度通常小于半导体层124的厚度，而DTI结构的深度通常等于或大于半导体层124，使得DTI结构至少延伸至绝缘体层122。在一些实施例中，STI结构具有小于约0.5μm的深度，而DTI结构具有大于约5μm的深度。在所描绘的实施例中，隔离部件110包括STI结构130和DTI结构135，它们中的每个都围绕有源区域115并且可以分别称为STI环和DTI环。STI结构130具有宽度w1和深度d1。DTI结构135具有宽度w2和深度d2，其中宽度w2小于宽度w1，并且深度d2大于深度d1。在一些实施例中，宽度w1为约0.3μm至约3μm。在一些实施例中，宽度w2为约0.1μm至约1μm。在一些实施例中，深度d1为约0.5μm至约3μm。在一些实施例中，深度d2为约1μm至约50μm。在图4B中，宽度w1和宽度w2分别在STI结构130和DTI结构135的侧壁之间沿着x方向限定，并且深度d1和深度d2分别在半导体层124的顶面与STI结构130和DTI结构135的底部之间沿着z方向限定。DTI结构135延伸穿过STI结构130，使得DTI结构135设置在具有宽度w3的STI结构130的第一部分和具有宽度w4的STI结构130的第二部分之间。在一些实施例中，宽度w3为约0.1μm至约1μm，并且宽度w4为约0.1μm至约1μm。在所描绘的实施例中，DTI结构135的中心与STI结构130的中心对准，使得宽度w3约等于宽度w4。在一些实施例中，DTI结构135的中心不与STI结构130的中心对准，使得宽度w3不同于宽度w4。在一些实施例中，DTI结构135的侧壁与STI结构130的侧壁对准，使得STI结构130没有如所描绘的那样分成第一部分和第二部分。在这样的实施例中，取决于侧壁对准，STI结构130设置在有源区域115和DTI结构135之间并且将有源区域115和DTI结构135分隔开，或者DTI结构135设置在有源区域115和STI结构130之间并且将有源区域115和STI结构130分隔开。

STI结构130包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或它们的组合。可以通过以下步骤来形成STI结构130：在SOI衬底105上方形成图案化的掩模层，其中图案化的掩模层中具有暴露SOI衬底105的半导体层124的开口；将图案化的掩模层用作蚀刻掩模(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)在半导体层124中蚀刻沟槽；以及沉积填充沟槽的绝缘体材料(例如，通过化学气相沉积(CVD)工艺或旋涂玻璃工艺)。可以执行化学机械抛光(CMP)工艺以去除过量的绝缘体材料，诸如设置在半导体层124的顶面上方的绝缘体材料，和/或平坦化STI结构130的顶面和/或半导体层124的顶面。在另一示例中，其中图案化SOI衬底105以具有各种鳍(例如，有源区域115是由半导体层124形成的鳍中的一个)，可以通过在形成鳍之后沉积绝缘体材料并且回蚀刻绝缘体材料以形成STI结构130来形成STI结构130。在这样的实施例中，绝缘体材料可以填充鳍之间的间隙(沟槽)。在一些实施例中，STI结构130包括填充沟槽的多层结构，诸如设置在氮化硅衬里和/或氧化物衬里上方的氧化硅层。在另一个示例中，STI结构130包括设置在掺杂衬里层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。在又一示例中，STI结构130包括设置在介电衬里上方的体介电层。在一些实施例中，STI结构130通过可流动CVD(FCVD)工艺形成，该FCVD工艺包括例如在SOI衬底105上方沉积可流动材料(诸如液体化合物)以及通过合适的技术(诸如热退火和/或紫外线辐射处理)将可流动材料转化为固体材料。在一些实施例中，通过高密度等离子体(HDP)工艺和/或高高宽比沉积(HARP)工艺形成STI结构130。

DTI结构135延伸穿过SOI衬底105至至少绝缘体层122。在一些实施例中，DTI结构135是高高宽比隔离结构，高高宽比隔离结构通常是指具有大于约5的深度与宽度的比率(D/W)的隔离结构。例如，深度d2与宽度w2的比率(d2/w2)为约5至约50。在图4B中，DTI结构135完全穿过半导体层124和绝缘体层122延伸至半导体层120(特别地至半导体层120的顶面)。深度d2因此等于半导体层124的厚度和绝缘体层122的厚度之和。在一些实施例中，深度d2大于半导体层124的厚度和绝缘体层122的厚度之和，使得DTI结构135完全延伸穿过半导体层124和绝缘体层122并且部分地穿过半导体层120。在一些实施例中，深度d2等于半导体层124的厚度、绝缘体层122的厚度和半导体层120的厚度之和，使得DTI结构135完全延伸穿过SOI衬底105(即，完全穿过半导体层124、绝缘体层122和半导体层120)。在一些实施例中，深度d2小于半导体层124的厚度，使得DTI结构部分地延伸穿过半导体层124。在一些实施例中，深度d2等于半导体层124的厚度，使得DTI结构135完全穿过半导体层124延伸至绝缘体层122的顶面。在一些实施例中，深度d2大于半导体层124的厚度并且小于半导体层124的厚度和绝缘体层122的厚度之和，使得DTI结构135完全延伸穿过半导体层124并且部分地穿过绝缘体层122。

DTI结构135包括氧化物DTI部分140A和多层含硅DTI部分140B，它们的每个都围绕有源区域115。在一些实施例中，氧化物DTI部分140A称为氧化物环，并且多层含硅DTI部分140B称为多层含硅环。在图4A和图4B中，有源区域115由单环隔离结构、单环STI结构和单环DTI结构围绕。在一些实施例中，有源区域115由多环DTI结构围绕，诸如图9中所描绘的，图9包括围绕有源区域115的两个多层含硅环。氧化物DTI部分140A衬里DTI结构135的侧壁并且因此可以称为氧化物衬里。在图4B中，氧化物DTI部分140A包括氧化物层142和氧化物层144。氧化物层142设置在多层含硅DTI部分140B的第一侧壁和SOI衬底105(例如，半导体层124和绝缘体层122)之间并且将多层含硅DTI部分140B的第一侧壁和SOI衬底105分隔开，并且氧化物层144设置在多层含硅DTI部分140B的第二侧壁和SOI衬底105之间并且将多层含硅DTI部分140B的第二侧壁和SOI衬底105分隔开。氧化物层142和氧化物层144也分别设置在多层含硅DTI部分140B的第一侧壁和第二侧壁与STI结构130之间。在一些实施例中，氧化物层142和氧化物层144代表包裹/围绕多层含硅DTI部分140B的单个连续氧化物层的部分。氧化物层142具有厚度t1，并且氧化物层144具有厚度t2。厚度t1和厚度t2沿着x方向在DTI结构135的相应侧壁和多层含硅DTI部分140B的相应侧壁之间限定。在所描绘的实施例中，厚度t1约等于厚度t2。在一些实施例中，取决于DTI结构135和STI结构130的对准，厚度t1不同于厚度t2。氧化物层142具有沿着z方向限定的长度，并且氧化物层144具有沿着z方向限定的长度，其中氧化物层142的长度和氧化物层144的长度约等于深度d2。厚度t1和厚度t2沿着x方向在DTI结构135的相应侧壁和多层含硅DTI部分140B的相应侧壁之间限定。氧化物层142、144包括具有氧与另一种化学元素(诸如硅、氮、碳、其他合适的电隔离成分或它们的组合)的介电材料。例如，氧化物层142、144的每个都包括氧和硅并且可以称为氧化硅衬里。

多层含硅DTI部分140B包括两层——硅层146和多晶硅覆盖层148--并且可以称为双层含硅DTI结构。硅层146和多晶硅覆盖层148的每个沿着x方向从氧化物层142连续且不间断地延伸至氧化物层144，以分别形成多层含硅DTI部分140B的底部和顶部。硅层146和多晶硅覆盖层148分别类似于上述的硅层62和多晶硅层64。例如，硅层146包括单晶硅，并且多晶硅覆盖层148包括多晶硅。在所描绘的实施例中，硅层146包括本征、未掺杂的晶体硅(即，硅层146基本上不含掺杂剂)，或硅层146包括掺杂有p型掺杂剂、n型掺杂剂或它们的组合的晶体硅。在一些实施例中，硅层146是具有约1×10¹⁴cm^-3至约1×10²⁰cm^-3的硼掺杂剂浓度的硼掺杂的硅层。在所描绘的实施例中，多晶硅覆盖层148未掺杂或无意掺杂。换句话说，多晶硅覆盖层148基本上不含掺杂剂，特别是基本上不含硼掺杂剂。硅层146具有沿着z方向限定的厚度t3，并且多晶硅覆盖层148具有沿着z方向限定的厚度t4。厚度t4小于厚度t3且小于深度d1。在一些实施例中，厚度t3为约6μm至约8μm。在一些实施例中，厚度t4小于约2μm。例如，厚度t4为约0.5μm至约1μm。在图4B中，多层含硅DTI部分140B具有沿着深度d2基本均匀的宽度w5。在一些实施例中，宽度w5为约0.1μm至约1μm。在这样的实施例中，硅层146和多晶硅覆盖层148的每个分别沿着厚度t3和厚度t4具有基本均匀的宽度(例如，宽度w5)。

在有源区域115中制造晶体管150。在所描绘的实施例中，晶体管150是在高压下运行的高压晶体管。晶体管150包括设置在SOI衬底105的半导体层124中的p阱152和n阱154、设置在p阱152中的各种掺杂区域(例如，p掺杂区域160和n掺杂区域162)、设置在n阱154中的各种掺杂区域(例如，n掺杂区域164)和栅极170(包括例如栅极电介质172和栅电极174)。附加隔离结构可以设置在有源区域115中以分隔开和隔离器件部件，诸如设置在p阱152中的STI结构180和设置在n阱154中的STI结构182。STI隔离结构130延伸至p阱152和n阱154并且部分地设置在p阱152和n阱154中，其中p掺杂区域160设置在STI结构130和STI结构180之间，n掺杂区域164设置在STI结构130和STI结构182之间，并且STI结构180设置在p掺杂区域160和n掺杂区域162之间。在一些实施例中，栅极170设置在晶体管150的源极区域和漏极区域之间，其中沟道区域形成在源极区域和漏极区域之间的SOI衬底105的半导体层124中。栅极170接合沟道区域，使得在操作期间电流可以在源极区域和漏极区域(统称为源极/漏极区域)之间流动。在一些实施例中，栅极170还包括沿着栅极电介质172和栅电极174的侧壁设置的栅极间隔件。在一些实施例中，接触件设置在p掺杂区域160、n掺杂区域162和/或n掺杂区域164上。

图5是根据本发明的各个方面的IC器件200的部分或整体的示意性截面图。为了清楚和简单起见，图4A和图4B中的IC器件100和图5中的IC器件200的类似部件用相同的附图标记表示。例如，IC器件200包括设置在SOI衬底105的有源区域115中并且围绕有源区域115的隔离部件110，其中隔离部件110包括STI结构130和DTI结构135。与IC器件100相比，DTI结构135具有氧化物DTI部分140A和多层含硅DTI部分240B。多层含硅DTI部分240B具有类似于多层含硅部分140B的双层DTI结构，诸如硅层246和设置在硅层246上方的多晶硅覆盖层248。硅层246类似于上述硅层146，并且在所描绘的实施例中，是硼掺杂的硅层。多晶硅覆盖层248类似于上述的多晶硅覆盖层148，除了多晶硅覆盖层248具有从硅层246和多晶硅覆盖层248之间的界面处的第一硼浓度减小至多晶硅覆盖层248的顶面处的第二硼浓度的梯度硼掺杂剂浓度。在一些实施例中，第二硼浓度为零(或基本为零)。在一些实施例中，第二硼浓度小于或等于约1x10¹⁷cm^-3，这足够低以将顶面(或多晶硅层248的最顶部区域)视为未掺杂的并且避免在随后的处理期间硼的脱气。在一些实施例中，第一掺杂剂浓度为约6×10¹⁸cm^-3。在图5中，硅层246的厚度t5小于厚度t3，并且多晶硅覆盖层248的厚度t6大于厚度t4。在一些实施例中，厚度t5为约4μm至约7μm，并且厚度t6为约1μm至约6μm。在一些实施例中，硅层246和多晶硅覆盖层248具有厚度t3和厚度t4。在一些实施例中，诸如所描绘的，硅层246沿其厚度t6具有基本均匀的硼浓度，诸如沿其厚度t6的第一掺杂剂浓度。为了清楚起见，已经简化了图5以更好地理解本发明的发明构思。可以在IC器件200中添加附加部件，并且可以在IC器件200的其他实施例中替换、修改或消除下面描述的一些部件。

图6是根据本发明的各个方面的IC器件200的部分或整体的示意性截面图。为了清楚和简单起见，图4A和图4B中的IC器件100和图6中的IC器件300的类似部件由相同的附图标记表示。例如，IC器件300包括设置在SOI衬底105的有源区域115中并且围绕有源区域115的隔离部件110，其中隔离部件110包括STI结构130和DTI结构135。与IC器件100相比，DTI结构135具有氧化物DTI部分140A和多层含硅DTI部分340B。多层含硅DTI部分340B具有三层DTI结构，而不是像多层含硅部分140B那样的双层结构。例如，多层含硅DTI部分340B具有双层硅层346和多晶硅覆盖层348。双层硅层346包括具有第一硼浓度的硅层346A和具有第二硼浓度的硅层346B，其中硅层346B设置在硅层346A和多晶硅覆盖层348之间，并且第一硼浓度大于第二硼浓度。在一些实施例中，硅层346A和硅层346B可以分别称为重掺杂硅层和轻掺杂硅层。多晶硅覆盖层348类似于上述多晶硅覆盖层148。在所描绘的实施例中，多晶硅覆盖层348是未掺杂的多晶硅层。硅层346A具有厚度t7，硅层346B具有厚度t8，并且厚度t7和厚度t8之和等于厚度t3。在一些实施例中，厚度t7为约4μm至约7μm。在一些实施例中，厚度t8为约0.2μm至约2μm。为了清楚起见，已经简化了图3以更好地理解本发明的发明构思。可以在IC器件300中添加附加部件，并且可以在IC器件300的其他实施例中替换、修改或消除下面描述的一些部件。

图7是根据本发明的各个方面的IC器件400的部分或整体的示意性截面图。为了清楚和简单起见，图4A和图4B中的IC器件100和图7中的IC器件400的类似部件用相同的附图标记表示。例如，IC器件400包括隔离部件110，隔离部件110设置在SOI衬底105的有源区域115中并且围绕有源区域115。隔离部件110与有源区域115相邻并且接触。隔离部件110包括STI结构130和DTI结构135。与IC器件100相比，DTI结构135具有氧化物DTI部分140A和多层含硅DTI部分440B。多层含硅DTI部分440B具有类似于多层含硅部分140B的双层DTI结构，除了多层含硅DTI部分440B的轮廓不同于多层含硅部分140B的轮廓。例如，多层含硅DTI部分440B包括分别类似于上述的硅层146和多晶硅覆盖层148(例如，未掺杂)或多晶硅覆盖层248(例如，梯度掺杂剂浓度)的硅层446和多晶硅覆盖层448，但是多层含硅部分DTI部分240B的宽度沿着DTI结构135的深度d2而变化，而不是像多层含硅DTI部分140B那样沿着深度d2基本均匀。例如，多层含硅DTI部分440B分成顶端T、底端B和设置在顶端T和底端B之间的中间M。中间具有厚度t9和沿着其厚度t9的基本均匀的宽度，诸如宽度w5。顶端T具有厚度t10，其中顶端T的宽度沿着厚度t10从宽度w6减小到宽度w5。底端B具有厚度t11，其中底端B的宽度沿着厚度t11从宽度w5减小到宽度w7。因此多层含硅DTI部分440B具有较宽的顶端(部分)和较窄的底端(部分)。在图7中，多晶硅覆盖层448和硅层446的部分形成顶端T。在这样的实施例中，硅层446具有设置在锥形端之间的中间。在一些实施例中，仅多晶硅覆盖层448形成顶端T。为了清楚起见，已经简化了图7以更好地理解本发明的发明构思。可以在IC器件400中添加附加部件，并且可以在IC器件400的其他实施例中替换、修改或消除下面描述的一些部件。

图8是根据本发明的各个方面的IC器件500的部分或整体的示意性截面图。为了清楚和简单起见，图4A和图4B中的IC器件100和图8中的IC器件800的类似部件用相同的附图标记表示。例如，IC器件500包括设置在SOI衬底105的有源区域115中并且围绕有源区域115的隔离部件110，其中隔离部件110包括STI结构130和DTI结构135。与IC器件100相比，DTI结构135具有氧化物DTI部分140A和多层含硅DTI部分540B。多层含硅DTI部分540B具有类似于IC器件300的多层含硅部分340B的三层DTI结构，除了多层含硅DTI部分540B的轮廓不同于多层含硅部分340B的轮廓。例如，多层含硅DTI部分540B具有双层硅层546(例如，硅层546A和硅层546B)和多晶硅覆盖层548。硅层546A、硅层546B和多晶硅覆盖层548分别类似于如上所述的硅层346A、硅层346B和多晶硅覆盖层348，但是多层含硅DTI部分540B的宽度沿着DTI结构135的深度d2而变化，而不是像多层含硅DTI部分340B那样沿着深度d2基本上均匀。例如，在图8中，多层含硅DTI部分540B分为顶端T、底端B和位于顶端T和底端B之间的中间M，它们类似于上述的多层含硅DTI部分440B的顶端T、底端B和中间M。因此多层含硅DTI部分540B具有较宽的顶端(部分)和较窄的底端(部分)。在所描绘的实施例中，多晶硅覆盖层548和硅层546B的第一部分形成顶端T，硅层546B的第二部分和硅层546A的第一部分形成中间，并且硅层546A的第二部分形成底部。在这样的实施例中，硅层546A和硅层546B的每个具有锥形宽度部分和基本均匀宽度部分。在一些实施例中，仅多晶硅覆盖层548形成顶端T。在一些实施例中，多晶硅覆盖层548、硅层546A和硅层546B形成顶端T。为了清楚起见，已经简化了图8以更好地理解本发明的发明构思。可以在IC器件500中添加附加部件，并且可以在IC器件500的其他实施例中替换、修改或消除下面描述的一些部件。

IC器件100、IC器件200、IC器件300、IC器件400、IC器件500和/或IC器件600可以包括在微处理器、存储器和/或其他IC器件中。在一些实施例中，IC器件100、IC器件200、IC器件300、IC器件400、IC器件500和/或IC器件600可以是IC芯片的部分、SoC或其部分，它们包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。

本发明提供了许多不同的实施例。本文公开了用于高压绝缘体上半导体器件的深沟槽隔离结构。示例性深沟槽隔离结构围绕绝缘体上半导体衬底的有源区域。深沟槽隔离结构包括第一绝缘体侧壁间隔件、第二绝缘体侧壁间隔件以及设置在第一绝缘体侧壁间隔件和第二绝缘体侧壁间隔件之间的多层含硅隔离结构。多层含硅隔离结构包括设置在底部硅部分上方的顶部多晶硅部分。底部多晶硅部分由选择性沉积工艺形成，而顶部多晶硅部分由非选择性沉积工艺形成。

在一些实施例中，绝缘体上半导体衬底包括：第一半导体层；第二半导体层，设置在第一半导体层上方；以及绝缘体层，设置在第一半导体层和第二半导体层之间。在这样的实施例中，隔离结构穿过绝缘体上半导体衬底的第二半导体层和绝缘体层延伸至绝缘体上半导体衬底的第一半导体层。在一些实施例中，顶部多晶硅部分具有第一厚度，底部硅部分具有第二厚度，第一厚度和第二厚度之和等于绝缘体上半导体衬底中的隔离结构的深度，并且第二厚度大于第一厚度。在一些实施例中，底部硅部分包括掺杂剂，诸如硼，并且顶部多晶硅部分不含掺杂剂。在一些实施例中，底部硅部分包括第一硅层和第二硅层，第一硅层具有第一掺杂剂浓度，第二硅层具有第二掺杂剂浓度，第一硅层设置在顶部多晶硅部分和第二硅层之间，并且第一掺杂剂浓度小于第二掺杂剂浓度。在一些实施例中，顶部多晶硅部分具有从顶部多晶硅部分和底部硅部分的界面处的第一掺杂剂浓度减小到顶部多晶硅部分的顶面处的第二掺杂剂浓度的梯度掺杂剂浓度。在这样的实施例中，顶部多晶硅部分的最顶部表面可以基本上不含掺杂剂。在一些实施例中，顶部多晶硅部分具有锥形宽度。在一些实施例中，底部硅部分具有第一部分、第二部分和第三部分，第一部分具有第一锥形宽度，第二部分具有基本均匀宽度，并且第三部分具有第二锥形宽度，其中第二部分设置在第一部分和第三部分之间。

示例性器件包括绝缘体上硅衬底，绝缘体上硅衬底具有第一硅层、设置在第一硅层上方的绝缘体层和设置在绝缘体层上方的第二硅层。该器件还包括设置在绝缘体上硅衬底中的第一隔离结构和第二隔离结构。第一隔离结构延伸至绝缘体上硅衬底中的第一深度，并且第二隔离结构穿过第一隔离结构延伸至绝缘体上硅衬底中的第二深度，第二深度大于第一深度。第二隔离结构包括设置在硅层上方的多晶硅覆盖层。多晶硅覆盖层的第一厚度与硅层的第二厚度之和等于第二隔离结构的第二深度。在一些实施例中，第二隔离结构还包括氧化物层，氧化物层将多晶硅覆盖层的第一侧壁与第一隔离结构分隔开并且还将硅层的第二侧壁与第一隔离结构和绝缘体上硅衬底分隔开。在一些实施例中，氧化物层的长度等于第二隔离结构的第二深度。

在一些实施例中，多晶硅覆盖层的第一厚度小于第一隔离结构的第一深度。在一些实施例中，第一隔离结构和第二隔离结构形成隔离环，隔离环围绕绝缘体上硅衬底的有源区域。器件可以设置在有源区域中。在一些实施例中，第二隔离结构与绝缘体上硅衬底的第二硅层物理接触。在一些实施例中，第二隔离结构的顶端比第二隔离结构的底端宽。在一些实施例中，硅层是硼掺杂的硅层，并且多晶硅覆盖层不含硼。

示例性方法包括接收绝缘体上半导体衬底，该绝缘体上半导体衬底包括第一半导体层、设置在第一半导体层上方的绝缘体层和设置在绝缘体层上方的第二半导体层。该方法还包括在绝缘体上半导体衬底中形成隔离沟槽。隔离沟槽延伸穿过第二半导体层和绝缘体层以暴露绝缘体上半导体衬底的第二半导体层。该方法还包括执行选择性沉积工艺以形成填充隔离沟槽的底部的硅层，以及执行非选择性沉积工艺以形成填充隔离沟槽的顶部的多晶硅层。在一些实施例中，原位执行选择性沉积工艺和非选择性沉积工艺。在一些实施例中，执行选择性沉积工艺包括使用含硅前体和含蚀刻剂前体，并且执行非选择性沉积工艺包括使用含硅前体但不使用含蚀刻剂前体。在一些实施例中，绝缘体层是第一绝缘体层，并且该方法还可以包括在执行选择性沉积工艺之前沿着隔离沟槽的侧壁形成第二绝缘体层。在这样的实施例中，硅层填充隔离沟槽的底部的剩余部分，并且多晶硅层填充隔离沟槽的顶部的剩余部分。

另一示例性器件包括绝缘体上硅衬底，该绝缘体上硅衬底包括第一硅层、设置在第一硅层上方的第二硅层以及设置在第一硅层和第二硅层之间的第一绝缘体层。该器件还包括围绕并且隔离有源器件区域的多层含多晶硅隔离结构。多层含多晶硅隔离结构穿过绝缘体上硅衬底的第二硅层和第一绝缘体层延伸至绝缘体上硅衬底的第一硅层。多层含多晶硅隔离结构包括设置在底部含多晶硅部分上方的顶部含多晶硅部分。顶部含多晶硅部分不同于底部含多晶硅部分。该器件还包括第二绝缘体层，该第二绝缘体层设置在底部含多晶硅部分与第二硅层之间并且将底部含多晶硅部分与第二硅层分隔开。第二绝缘体层还设置在顶部含多晶硅部分与第二硅层之间并且将顶部含多晶硅部分与第二硅层分隔开。在一些实施例中，顶部含多晶硅部分具有第一硼浓度，底部含多晶硅部分具有第二硼浓度，并且第一硼浓度小于第二硼浓度。在一些实施例中，第一硼浓度从顶部含多晶硅部分和底部含多晶硅部分之间的界面到顶部含多晶硅部分的最顶部表面减小。在一些实施例中，顶部含多晶硅部分的最顶部表面处的第一硼浓度小于约6×10¹⁸原子/cm³。在一些实施例中，多层含多晶硅隔离结构的总深度为顶部含多晶硅部分的第一厚度与底部含多晶硅部分的第二厚度之和，其中第一厚度小于第二厚度。

在一些实施例中，底部含多晶硅部分包括第一底部含多晶硅部分和第二底部含多晶硅部分。第一底部含多晶硅部分设置在第二底部含多晶硅部分与顶部含多晶硅部分之间。在这样的实施例中，顶部含多晶硅部分可以具有第一硼浓度，第一底部含多晶硅部分可以具有第二硼浓度，并且第二底部含多晶硅部分可以具有第三硼浓度，其中第一硼浓度小于第二硼浓度，并且第一硼浓度小于第三硼浓度。在一些实施例中，第一底部含多晶硅部分的第二硼浓度小于第二底部含多晶硅部分的第三硼浓度。在一些实施例中，底部含多晶硅部分包括掺杂剂，并且顶部含多晶硅部分不含掺杂剂。在一些实施例中，顶部含多晶硅部分包括第一顶部含多晶硅部分和第二顶部含多晶硅部分。第一顶部含多晶硅部分设置在第二顶部含多晶硅部分与底部含多晶硅部分之间。第一顶部含多晶硅部分与底部含多晶硅部分为掺杂层，并且第二顶部含多晶硅部分为非掺杂层。在一些实施例中，多层含多晶硅隔离结构的顶端的第一宽度大于多层含多晶硅隔离结构的底端的第二宽度。在一些实施例中，第一宽度是锥形的。在一些实施例中，第二宽度是锥形的。在一些实施例中，多层含多晶硅隔离结构部分地延伸穿过绝缘体上硅衬底的第一硅层。

另一示例性方法包括提供绝缘体上硅衬底，该绝缘体上硅衬底包括第一硅层、设置在第一硅层上方的第二硅层以及设置在第一硅层和第二硅层之间的第一绝缘体层。该方法还包括在绝缘体上硅衬底中形成隔离沟槽。隔离沟槽穿过绝缘体上硅衬底的第二硅层和第一绝缘体层延伸至绝缘体上硅衬底的第一硅层。该方法还包括形成部分地填充隔离沟槽的第二绝缘体层以及在第二绝缘体层上方形成多层含多晶硅隔离结构。多层含多晶硅隔离结构填充隔离沟槽的剩余部分并且围绕和隔离有源器件区域。在一些实施例中，形成多层含多晶硅隔离结构包括执行选择性沉积工艺以在绝缘体上硅衬底的第一硅层和第二绝缘体层上方形成第一含硅层，以及执行非选择性沉积工艺以在第一含硅层和第二绝缘体层上方形成第二含硅层。第一含硅层填充隔离沟槽的剩余部分的下部，并且第二含硅层填充隔离沟槽的剩余部分的上部。该方法还包括在有源器件区域中形成器件。在一些实施例中，调节选择性沉积工艺的参数以促进从绝缘体上硅衬底的第一硅层生长第一含硅层。在一些实施例中，执行选择性沉积工艺包括使用沉积前体和蚀刻前体，并且执行非选择性沉积工艺包括仅使用沉积前体。在一些实施例中，执行选择性沉积工艺还包括使用掺杂剂前体。在一些实施例中，原位执行选择性沉积工艺和非选择性沉积工艺。在一些实施例中，形成多层含多晶硅隔离结构还包括执行平坦化工艺以从绝缘体上硅衬底的顶面上方去除第二含硅层。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。